KR20100051092A - 일반화된 슬롯-대-인터레이스 매핑을 위한 시스템들 및 방법들 - Google Patents

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Abstract

송신기 또는 수신기 장치는 하나 이상의 파일럿 인터레이스 벡터들 및 하나 이상의 거리 벡터들을 가지도록 구성되는 프로세싱 시스템을 포함한다. 프로세싱 시스템은 하나 이상의 파일럿 인터레이스 벡터들에 기반하여 제 1 슬롯에 대한 제 1 슬롯 인터레이스를 생성하도록 구성되고, 그리고 제 1 슬롯 인터레이스 및 하나 이상의 거리 벡터들에 기반하여 제 2 슬롯에 대한 제 2 슬롯 인터레이스를 생성하도록 추가적으로 구성된다. 모든 다른 슬롯들에 대한 추가적인 슬롯 인터레이스들은 또한 제 1슬롯 인터레이스들 및 하나 이상의 거리 벡터들에 기반하여 생성될 수 있다.

Description

일반화된 슬롯-대-인터레이스 매핑을 위한 시스템들 및 방법들{SYSTEMS AND METHODS FOR GENERALIZED SLOT-TO-INTERLACE MAPPING}
특허를 위한 본 출원은 가출원 번호 60/951,951이고, 명칭이"Systems and Methods for Generalized Slot-to-Interlace Mapping"이며, 2007년 7월 25일에 출원된 가출원 및 가출원 번호 60/951,950이고, 명칭이 "Multiplexing and Transmission of Multiple Data Streams in a Wireless Multi-Carrier Communication System"이며, 2007년 7월 25일에 출원된 가출원의 우선권을 주장하며, 이들 모두는 출원인에게 양도되었으며, 여기에 참조된다.
본 기술은 일반적으로 텔레커뮤니케이션에 관련된 것이며, 더 특정하게는 일반화된 슬롯-대-인터레이스 매핑을 위한 시스템들 및 방법법들에 관련된다.
FLO(Foward Link Only)는 무선 제공자들의 산업-주도 그룹에 의해 개발되어온 디지털 무선 기술이다. FLO 기술은 모바일 멀티미디어 환경의 한 경우에서 설계되고 셀룰러 헤드셋에서 사용되기에 적합한 성능 특성들을 나타낸다. 이는 실-시간 콘텐츠 스트리밍 및 다른 데이터 서비스들 모두에 대해 고-품질 수신을 달성하기 위한 코딩 및 인터리빙의 발전을 이용한다. FLO 기술은 전력 소모를 타협하지 않고도 견고한 모바일 성능 및 고 용량을 제공할 수 있다. 이 기술은 또한 사용될 필요가 있는 송신 장치들의 수를 극적으로 감소시킴으로써 멀티미디어 콘텐츠를 전달하는 네트워크 비용을 감소시킨다. 또한, FLO 기술-기반 멀티미디어 멀티캐스팅은 무선 운영자의 셀룰러 네트워크 데이터 및 음성 서비스들을 보완하고, 3G 네트워크들에서 사용되는 동일한 셀룰러 핸드셋들로 콘텐츠를 전달한다.
FLO 무선 시스템은 모바일 사용자들에게 비-실시간 서비스들은 별도로 하고, 실시간 오디오 및 비디오 신호들을 브로드캐스트하기 위해 설계되었다. 각각의 FLO 전송은 주어진 지리적 영역에서 넓은 커버리지를 보장하기 위해 길고(tall) 큰 전력 송신기 장치들을 이용하여 수행된다. 또한, FLO 신호가 주어진 시장에서 인구의 대부분에게 도달하는 것을 보장하기 위해 대부분의 시장들에서 3-4개의 송신기 장치들을 사용하는 것이 일반적이다. FLO 데이터 패킷의 프로세스 획득(acquisition)동안, 각각의 무선 수신기 장치에 대한 주파수 오프셋과 같은 양상들을 결정하기 위해 몇몇 결정들 및 연산들이 수행된다. 멀티미디어 데이터 획득을 지원하는 FLO 브로드캐스트들의 특성이 주어지는 경우, 이러한 데이터 및 연관된 오버헤드 정보의 효율적인 프로세싱은 탁월하다. 예를 들어, 주파수 오프셋들 또는 다른 파라미터들을 결정하는 경우, 위상 및 연관된 각도(angle)들의 결정이 데이터의 FLO 전송 및 수신을 원활하게 하기 위해 사용되는 경우 복잡한 프로세싱 및 결정들이 요구된다.
FLO와 같은 무선 통신 시스템들은, 큰 에너지를 가지는 채널의 수의 관점에서의 채널 특성들, 경로 이득들 및 경로 지연들이 시간 기간 동안 꽤 크게 가변할 것으로 예상되는 모바일 환경에서 동작하도록 설계된다. 직교 주파수 분할 멀티플렉싱(OFDM) 시스템에서, 수신기 장치의 타이밍 동기화 블록은 고속 푸리에 트랜스폼(FFT) 윈도우에서 캡쳐되는 에너지를 최대화하기 위해 적절하게 OFDM 심벌 경계를 선택함으로써 채널 프로파일에의 변화에 응답한다. 이러한 타이밍 정정들이 발생하는 경우, 채널 추정 알고리즘이 타이밍 정정등을 고려하고, 주어진 OFDM 심벌을 복조하기 위해 사용되는 채널 추정을 연산하는 것이 중요하다. 임의의 구현들에서, 채널 추적은 또한, 장래 심벌들에 적용될 필요가 있는 심벌 경계에 대한 타이밍 조정을 결정하기 위해 사용될 수 있으며, 따라서, 이미 도입된 타이밍 정정들 및 장래 심벌들에 대해 결정될 타이밍 정정들 사이의 미묘한 상호작용을 야기한다. 또한, 채널 추정 블록이 더 양호한 잡음 평균화를 가지는 채널 추정을 야기하고 더 긴 채널 지연 확산을 해결하기 위해 다수의 OFDM 심벌들로부터 파일럿 관찰을 처리하는 것이 일반적이다. 다수의 OFDM 심벌들로부터의 파일럿 관찰들이 채널 추정을 생성하기 위해 함께 처리된다면, 기초적인 OFDM 심벌들이 심벌 타이밍과 관련하여 정렬(align)되는 것이 중요하다.
다음의 내용은 본 구성의 임의의 양상들의 기본적인 이해를 제공하기 위해 본 기술의 다양한 구성들의 단순화된 요약을 나타낸다. 이 요악은 포괄적인 개요가 아니다. 이는 키/핵심 엘리먼트들을 식별하거나 여기에 설명된 구성들의 범위를 포함하려는 의도가 아니다. 그 유일한 목적은 후에 제시되는 상세한 설명에 대한 도입부로서 간략화된 형태로 하나 이상의 실시예들의 개념을 제공하기 위함이다.
본 명세서의 일 양상에 따르면, 송신기 또는 수신기 장치는 하나 이상의 파일럿 인터레이스(interlace) 벡터들 및 하나 이상의 거리 벡터들을 포함하도록 구성되는 프로세싱 시스템을 포함한다. 상기 프로세싱 시스템은 상기 하나 이상의 파일럿 인터레이스 벡터들에 기반하여 제 1 슬롯 인터레이스를 제공하도록 추가적으로 구성되고, 상기 프로세싱 시스템은 상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 제 2 슬롯 인터레이스를 제공하도록 추가적으로 구성된다.
본 발명의 다른 양상에서, 송신기, 또는 수신기 장치는 하나 이상의 파일럿 인터레이스 벡터들을 포함하기 위한 수단, 하나 이상의 거리 벡터들을 포함하기 위한 수단, 상기 하나 이상의 파일럿 인터레이스 벡터들에 기반하여 제 1 슬롯 인터레이스를 제공하기 위한 수단 및 상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 제 2 슬롯 인터레이스를 제공하기 위한 수단을 포함한다.
본 발명의 추가적인 양상에서, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법이 개시된다. 방법은 하나 이상의 파일럿 인터레이스 벡터들을 수신하는 단계, 하나 이상의 거리 벡터들을 수신하는 단계, 상기 하나 이상의 파일럿 인터레이스 벡터들에 기반하여 제 1 슬롯 인터레이스를 제공하는 단계 및 상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 제 2 슬롯 인터레이스를 제공하는 단계를 포함한다.
본 명세서의 또 다른 추가적인 양상에서, 판독가능한 매체는 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함한다. 그 명령들은 하나 이상의 파일럿 인터레이스 벡터들을 수신하기 위한 코드, 하나 이상의 거리 벡터들을 수신하기 위한 코드 상기 하나 이상의 파일럿 인터레이스 벡터들에 기반하여 제 1 슬롯 인터레이스를 제공하기 위한 코드 및 상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 제 2 슬롯 인터레이스를 제공하기 위한 코드들을 포함한다.
본 발명의 또 다른 추가적인 양상에서, 송신기 또는 수신기 장치는 하나 이상의 파일럿 인터레이스 벡터들을 포함하도록 구성되는 파일럿 인터레이스 벡터 유닛 및 하나 이상의 거리 벡터들을 포함하도록 구성되는 거리 벡터 유닛을 포함한다. 송신기 및 수신기 장치는 상기 하나 이상의 파일럿 인터레이스 벡터들에 기반하여 제 1 슬롯 인터레이스를 제공하도록 구성되고 상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 제 2 슬롯 인터레이스를 제공하도록 추가적으로 구성되는 슬롯 인터레이스 계산 유닛을 추가적으로 포함한다.
본 발명의 또 다른 추가적인 양상에서, 모든 다른 슬롯들에 대한 추가적인 슬롯 인터레이스들이 제 1 슬롯 인터레이스 및 하나 이상의 거리 벡터들에 기반하여 생성될 수 있다.
다른 구성들이 당업자에게 다음의 상세한 설명으로부터 쉽게 명백해질 수 있음을 이해할 것이며, 여기서, 상세한 설명은 설명을 위해 다양한 구성들의 일부만을 도시하고 설명한다. 이해될 바와 같이, 여기의 지시들은 다르고 상이한 구성들로 연장될 수 있으며, 이들의 몇몇 세부내용들은 다른 양상들에서 수정될 수 있으며, 이들 모두는 본 명세서의 범위를 벗어나지 않는다. 따라서, 도면들 및 상세한 설명은 본래 설명을 위한 것으로 간주되고, 제한적인 것으로 받아들여지지 않는다.
도 1은 순방향 링크 전용(Foward Link Only) 네트워크들에 대한 무선 네트워크 시스템의 예시를 도시한 개념적인 블록 다이어그램이다.
도 2는 무선 통신 환경에서 사용될 수 있는 수신기 장치의 예시를 도시한 개념적 블록 다이어그램이다.
도 3은 송신기 장치 및 하나 이상의 수신기 장치들을 포함하는 시스템의 예시를 도시한 개념적 블록 다이어그램이다.
도 4는 예시적인 FLO 물리 계층 수퍼프레임을 도시한다.
도 5는 예시적인 인터레이스 구조를 도시한다.
도 6은 슬롯-대-인터레이스 매핑에 대한 예시적인 테이블이다.
도 7은 일반화된 슬롯-대-인터레이스 맵들에 대한 예시적인 하드웨어 구현 구조를 도시하는 개념적인 블록 다이어그램이다.
도 8은 송신기 또는 수신기 장치에서 프로세싱 시스템의 기능의 예시를 도시하는 개념적인 블록 다이어그램이다.
도 9는 송신기 또는 수신기 장치에서 통신을 제공하고 또는 슬롯 인터레이스들을 제공하는 예시적인 동작을 도시한 순서도이다.
첨부된 도면들과 함께 설명된 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 여기에 설명된 개념들이 실행될 수 있는 유일한 구성을 나타내기 위한 의도가 아니다. 상세한 설명은 본 기술의 전체적인 이해를 제공하기 위한 목적으로 특정 세부내용들을 포함한다. 그러나, 당업자는 본 기술이 이러한 특정한 세부내용없이 실행될 수 있음을 이해할 것이다. 일부 경우들에서,잘-알려진 구조들 및 컴포넌트들이 본 기술의 개념들을 불명확하게 하는 것을 피하기 위해 블록 다이어그램의 형태로 도시된다.
도 1은 순방향 링크 전용(Foward Link Only) 네트워크들에 대한 무선 네트워크 시스템(100)의 예시를 도시한 개념적인 블록 다이어그램이다. 시스템(100)은 하나 이상의 수신기 장치들(120)로 무선 네트워크(112)를 통해 통신할 수 있는 하나 이상의 송신기 장치들(110)을 포함한다.
수신기 장치(120)는 셀룰러 전화기, 무선 전화기, 유선 전화, 랩탑 컴퓨터, 데스크탑 컴퓨터, 개인 휴대용 단말기(PDA), 데이터 트랜시버, 모뎀, 페이저, 카메라, 게임 콘솔, MPEG 오디오 계층-3(MP3) 플레이어, 미디어 게이트웨이 시스템, 오디오 통신 장치, 비디오 통신 장치, 멀티미디어 통신 장치, 전술한 장치들의 임의의 컴포넌트(예를 들어, 인쇄 회로 기판(들), 집적 회로(들) 또는 회로 컴포넌트(들)) 또는 임의의 다른 적합한 오디오, 비디오 또는 멀티미디어 장치 또는 이들의 조합과 같은 임의의 적합한 통신 장치일 수 있다. 송신기 장치(110)는 기지국 또는 방송 스테이션과 같은 송신할 수 있는 임의의 적합한 통신 장치일 수 있다. 또한, 본 단락에서 전술한 임의의 장치들은, 그것이 신호를 수신할 수 있으면, 수신기 일 수 있고, 그것이 신호를 전송할 수 있으면, 송신기 장치일 수 있다. 따라서, 전술한 임의의 수신기 장치들은 그것이, 신호를 전송할 수 있다면, 송신기 장치일 수 있으며, 전술한 임의의 송신기 장치들은 그것이 신호를 수신할 수 있다면, 수신기 장치일 수 있다. 또한, 장치는 사용자에 의해 사용되거나 사용될 경우에, 사용자 장치로서 지칭될 수 있다.
수신기 장치들(120)의 일부는 심벌 서브셋(130) 및 멀티미디어 데이터와 같은 다른 데이터를 디코딩하기 위해 사용될 수 있다. 심벌 서브셋(130)은 멀티미디어 데이터 전달을 위해 FLO(Foward Link Only) 프로토콜들을 사용하는 직교 주파수 분할 멀티플렉싱(OFDM) 네트워크로 전송될 수 있다. 채널 추정은 각각의 OFDM 심벌들에서, 주파수 도메인에 삽입된 균일하게 스페이싱된 파일럿 톤들에 기반할 수 있다.
도 2는 여기에 설명된 하나 이상의 양상들에 따라 무선 통신 환경에서 사용될 수 있는 수신기 장치(200)의 예시를 도시한 개념적 블록 다이어그램이다. 수신기 장치(200)는 예를 들어, 수신 안테나(미도시)로부터 신호를 수신하고 수신된 신호상에 일반적인 동작들(예를 들어, 필터링, 증폭, 다운 컨버팅 등)을 수행하고, 샘플들을 획득하기 위해 컨디셔닝된 신호를 디지털화하는 수신기(202)를 포함할 수 있다. 복조기(204)는 채널 추정을 위해 수신된 파일럿 심벌들을 복조하고 프로세싱 시스템(206)으로 제공할 수 있다. FLO 채널 컴포넌트(210)는 FLO 신호들을 처리하기 위해 제공될 수 있다. 이는, 예를 들어, 다른 프로세스 중에서 위치 계산들을 처리하고 그리고/또는 위치측정하는 디지털 스트림을 포함할 수 있다. 프로세싱 시스템(206)은 예를 들어, 수신기(202)에 의해 수신된 정보를 분석하거나 그리고/또는 송신기(206)에 의한 전송을 위해 정보를 생성하기 위해 지정된 프로세서, 송신기 장치(200)의 하나 이상의 컴포넌트들을 제어하는 프로세서, 또는 수신기(202)에 의해 수신되는 정보를 분석하고, 그리고 송신기(216)에 의한 전송을 위해 정보를 생성하고, 수신기 장치의 하나 이상의 컴포넌트들을 제어하는 프로세서일 수 있다.
프로세싱 시스템(206)은 소프트웨어, 하드웨어 또는 이들의 조합을 이용하여 구현될 수 있다. 소프트웨어는 이들이, 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 하드웨어 기술 언어, 등으로 지칭되는지 여부와 관계없이 명령들, 데이터 또는 이들의 조합을 의미하는 것으로 넓게 이해되어야만 한다. 예를 들어, 프로세싱 시스템(206)은 하나 이상의 프로세서들을 이용하여 구현될 수 있다. 프로세서는 범용 프로세서, 마이크로 컨트롤러, 디지털 신호 프로세서(DSP), 주문형 반도체(ASIC), 필드 프로그램가능한 게이트 어레이(FPGA), 프로그램가능한 로직 장치(PLD), 컨트롤러, 상태 머신, 게이팅된 로직, 이산 하드웨어 컴포넌트들, 또는 계산을 또는 정보의 다른 조작을 수행할 수 있는 임의의 다른 적합한 엔티티일 수 있다.
수신기 장치(200)는 추가적으로 프로세싱 시스템(206)과 동작가능하게 연결되고 데이터 프로세싱에 관련되는 정보를 저장할 수 있는 메모리(208)를 포함할 수 있다.
판독가능한 매체는 ASIC의 경우와 같이 프로세서 내에 통합(integrate)되는 스토리지 및/또는 메모리(208)와 같이 프로세서 외부 스토리지를 포함할 수 있다. 설명을 위해, 판독 가능한 매체는 하나 이상의 휘발성 메모리, 비휘발성 메모리, 랜덤 액세스 메모리(RAM), 플래쉬 메모리, 판독 전용 메모리(ROM), 프로그램 가능한 판독-전용 메모리(PROM), 삭제가능한 PROM(EPROM), 레지스터, 하드 디스크, 제거가능한 디스크, CD-ROM, DVD, 또는 임의의 다른 적합한 스토리지 장치를 포함할 수 있으나, 이에 제한되지 않는다. 또한, 판독 가능한 매체는 전송선 또는 데이터 신호를 인코딩하는 캐리어 웨이브를 포함할 수 있다. 판독가능한 매체는 컴퓨터 프로그램 또는 명령들이 인코딩되고 저장되는 컴퓨터-판독가능한 매체일 수 있다. 컴퓨터 프로그램 또는 명령들은 송신기 또는 수신기 장치에 의해 송신기 또는 수신기 장치의 프로세싱 시스템에 의해 실행가능할 수 있다.
수신기 장치(200)는 FLO 데이터를 처리하기 위한 백그라운드 모니터(214), 심벌 변조기(214), 변조된 신호를 전송하는 송신기(216)를 더 포함할 수 있다.
도 3은 송신기 장치(302) 및 하나 이상의 수신기 장치들(304)을 포함하는 시스템(300)의 예시를 도시한 개념적 블록 다이어그램이다. 송신기 장치(302)는 하나 이상의 수신 안테나들(306)을 통해 하나 이상의 수신기 장치들(304)로부터 신호(들)를 수신하는 수신기(310) 및 하나 이상의 전송 안테나들(308)을 통해 하나 이상의 수신기 장치들(304)로 전송하는 송신기(322)를 포함할 수 있다. 수신기(310)는 수신된 정보를 복조하는 복조기(312)와 동작가능하게 연관될 수 있다. 변조된 심벌들은 전술한 프로세싱 시스템(206)과 유사한 프로세싱 시스템(314)에 의해 분석될 수 있으며, 프로세싱 시스템(315)은 데이터 프로세싱과 관련되는 정보를 저장하는 메모리(316)에 연결될 수 있다.
프로세싱 시스템(314)은 하나 이상의 각각의 수신기 장치들(304)과 연관되는 FLO 정보의 처리를 원활하게 하는 FLO 채널 컴포넌트(318)에 추가로 연결될 수 있다. FLO 채널 컴포넌트(318)는 새로운 최적 채널이 식별되고 확인(acknowledge)되었다는 표시를 제공하기 위해 수신기 장치들(304)과 통신을 위한 주어진 전송 스트림에 대한 업데이트된 데이터 스트림과 관련된 신호에 정보를 첨부할 수 있다. 변조기(320)는 송신기(322)에 의한 전송을 위한 신호를 멀티플렉싱하기 위해 제공될 수 있다. 도 2와 관련한 프로세싱 시스템 및 판독가능한 매체에 대해 위에서 제공된 설명들이 도 3의 컴포넌트들에 유사하게 적용된다.
도 4는 예시적인 FLO 물리 계층 수퍼프레임(400)을 도시한다. 수퍼프레임(400)은, 다른 것들 중에서, 시분할 멀티플렉싱(TDM) 파일럿들(예를 들어, TDM 파일럿 1, TDM 파일럿 2), 와이드-영역 식별 채널(WIC), 로컬-영역 식별 채널(LIC), 오버헤드 정보 심벌들(OIS), 데이터의 네 개의 프레임들(예를 들어, 프레임 1 내지 프레임 4), 포지셔닝 파일럿 채널(PPC), 및 시그널링 파라미터 채널(SPC)을 포함할 수 있다. TDM 파일럿들은 OIS의 빠른 획득(aquisition)을 허용할 수 있다. OIS는 수퍼프레임에서 각각의 매체 서비스에 대한 데이터의 위치를 설명할 수 있다. 수퍼프레임 구조는 도 4에 도시된 것에 제한되지 않으며, 수퍼프레임은 도 4에 도시된 것보다 더 적거나 많은 엘리먼트들로 구성될 수 있다.
OFDM은 멀티-캐리어 변조의 형태이다. 사용가능한 대역폭은 N개의 빈(bin)들로 나뉠 수 있으며, 서브캐리어들로서 지칭될 수 있으며, 각각의 서브캐리어는 예를 들어, QAM(quadrature amplitude modulated) 심벌에 의해 변조된다. FLO에서, 전송 및 수신은 4096개(4K)의 서브캐리어들을 이용하는 것에 기반할 수 있으며, QAM 변조 심벌들은, 예를 들어, QPSK 또는 16-QAM 알파벳으로부터 선택될 수 있다.
각각의 수퍼프레임은 다수의 OFDM 심벌들을 포함할 수 있다. 설명을 위해, 수퍼프레임은 사용가능한 대역폭의 MHz당 200개의 OFDM 심벌들(예를 들어, 6MHz에 대해 1200개의 OFDM 심벌들)을 포함할 수 있다. 각각의 심벌에서, 다수의 서브캐리어들(예를 들어 4000 개의 서브캐리어들)이 존재할 수 있다. 이러한 서브캐리어들은 인터레이스들로 뿔뿔이 그룹화될 수 있다.
도 5에 도시된 바와 같이, 예시적인 인터레이스 구조는 예를 들어, 8 개의 인터레이스들을 포함할 수 있다. 이 예에서, 인터레이스 인덱스들은 0 부터 7까지 범위를 지닌다(즉, I0, I1, I2, I3, I4, I5, I6, I7, 및 I8). 각각의 인터레이스는 예를 들어, 신호 대역폭을 통해 동일하게 스페이싱된 500 개의 서브캐리어들로 구성될 수 있다. 각각의 인터레이스 내의 인접한 서브캐리어들 사이에, 7개의 서브캐리어들이 존재하고, 이들 각각은 상이한 인터레이스에 속한다. 각각의 OFDM 심벌에서, 하나의 인터레이스는 파일럿 인터레이스에 할당될 수 있으며, 채널 추정을 위해 사용될 수 있다. 따라서, 500 개의 서브캐리어들은 알려진(파일럿) 변조 심벌들과 변조될 수 있다. 나머지(remaining) 7 개의 인터레이스들, 또는 3500 개의 서브캐리어들은, 데이터 심벌들과 변조를 위해 사용될 수 있다. 도 5가 예시적인 인터레이스 구조/기능을 도시하나, 인터레이스 구조/기능은 이러한 구성에 제한되지 않으며, 이는 다른 타입의 구성(예를 들어, 임의의 수의 인터레이스들을 가지는)일 수 있다.
각각의 인터레이스는 주파수에서 균일하게 분산되어, 사용가능한 대역폭 내에서 총 주파수 다이버시티를 달성할 수 있다. 이러한 인터레이스들은 듀레이션 및 실제 사용되는 인터레이스들의 수의 관점에서 가변하는 논리 채널들에 할당될 수 있다. 이는 임의의 주어진 데이터 소스에 의해 달성되는 시간 다이버시티에서 유연성을 제공한다. 더 낮은 데이터 레이트 채널들은 시간 다이버시티를 개선하기 위해 더 적은 인터레이스들을 할당받을 수 있으며, 더 높은 데이터 레이트 채널들은 무선의 온-타임(on-time)을 최소화하고 전력 소모를 줄이기 위해 더 많은 인터레이스들을 사용할 수 있다.
도 6은 슬롯-대-인터레이스 매핑에 대한 예시적인 테이블이다. 수직 축은 슬롯 인덱스들을 표시한다. 수평축은 심벌 인덱스들을 표시한다. 테이블의 값들은 인터페이스 인덱스들을 표시한다. 본 명세서의 일 양상에 따르면, 슬롯은 심벌들의 그룹을 지칭하며, 인터레이스는 서브캐리어들의 그룹을 지칭하며, 그리고 각각의 슬롯은 슬롯-대-인터레이스 매핑 방식에 기반하여 각각의 심벌 기간에서 인터레이스들로 매핑될 수 있다. 전송 슬롯으로 지칭될 수 있는, 슬롯은 하나의 심벌 기간에서 인터레이스 또는 변조 심벌들의 그룹에 대응할 수 있다. 본 명세서의 다른 양상에서, 슬롯은 하나 이상의 인터레이스들에 매핑될 수 있으며, 인터레이스는 하나 이상의 슬롯들로 매핑될 수 있다. 프레임에 대한 시간 유닛은 MAC (또는 할당) 계층에서 MAC 시간 유닛 그리고 물리 (PHY) 계층에서 OFDM 심벌 기간을 포함할 수 있다. 심벌 기간은 물리 계층 채널(PLC) 할당의 관점에서 MAC 시간 유닛으로, 서브캐리어 할당의 관점에서 OFDM 심벌 기간으로 지칭될 수 있다. 심벌 기간은 심벌 인덱스의 시간 유닛으로 지칭될 수 있다.
서브캐리어들의 수(예를 들어, FFT 크기)가 4K일 수 있으며, 전술한 바와 같이, 본 기술은 FFT크기 또는 서브캐리어들의 크기에 제한되지 않는다. 본 기술은 다양한 FFT 크기들의 OFDM 시스템들에서 다수의 데이터 스트림들을 멀티플렉싱하고 전송할 수 있다. 4K FFT 크기를 가지는 OFDM 시스템에서, 슬롯을 형성하는 500개의 변조 심벌들의 그룹은, 하나의 인터레이스로 매핑될 수 있다.
본 명세서의 일 양상에 따르면, 슬롯은 상이한 FFT 크기들을 통해 고정될 수 있다. 또한, 인터레이스의 크기는 활성 서브캐리어들의 1/8배의 수일 수 있으며, 슬롯은 FFT 크기에 기반하여 분수의(fractional) 또는 다수의(1을 포함하는) 인터레이스들로 매핑될 수 있다. 슬롯에 할당되는 인터레이스(들)는 다수의 OFDM 심벌 기간들에 상주할 수 있다. 예를 들어, 2K FFT 크기에 대해, 슬롯(즉 500 개의 변조 심벌들)은 2 개의 연속적은 1K OFDM 심벌들에 걸쳐 4개의 인터레이스들로 매핑한다. 유사하게, 1K FFT 크기에 대해, 슬롯은 4개의 연속적인 1K OFDM 심벌들에 걸쳐 4개의 인터레이스들로 매핑된다. 또한, 예를 들어, 1K, 2K, 4K, 및 8K FFT 크기들에 대해 사용가능한 서브캐리어들의 수는, 각각, 1000, 2000, 4000 및 8000개일 수 있으며, 이는 사용가능한 서브캐리어들이, 예를 들어, 보호(guard) 서브캐리어들을 포함하지 않을 수 있기 때문이다. 즉, 1K의 FFT 크기는 1024개의 서브캐리어들을 포함하며, 서브캐리어들 중 24개는 예를 들어, 보호 서브캐리어들로서 사용될 수 있다. 보호 서브캐리어들의 수는 예를 들어, FFT 크기에 비율적으로 증가할 수 있다.
8K FFT 크기에 대하여, 슬롯은 8K OFDM 심벌의 절반에 걸쳐 인터레이스의 절반으로 매핑될 수 있다. FFT 크기에 관계없이, MAC 시간 유닛은 예를 들어, 8개의 슬롯들을 포함할 수 있음을 주의한다. 아래의 표 1은 1K, 2K, 4K 및 8K의 FFT 크기들 및 그들 각각의 MAC 시간 유닛 당 OFDM 심벌들의 수, 인터페이스 당 서브캐리어들의 수, 및 슬롯당 인터레이스들의 수 사이의 예시적인 관계를 보여준다.
FFT 크기 MAC 시간 유닛 당 OFDM 심벌들의 수 인터레이스 당 서브캐리어들의 수 슬롯 당 인터레이스들의 수
1024(1K) 4 125 4
2048(2K) 2 250 2
4096(4K) 1 500 1
8192(8K) ½ 1000 ½
OFDM 심벌 인덱스들 및 MAC 시간 인덱스들 사이의 예시적인 관계는 아래의 표 2에 도시된다.
FFT 크기 MAC 시간 인덱스 m에 대한 OFDM 심벌 인덱스들 (m=4, 5, ...)
1024(1K) 4m-12, 4m-11, 4m-10, 4m-9
2048(2K) 2m-4, 2m-3
4096(4K) m
8192(8K) (m+3)/2
본 명세서의 일 양상에 따라, MAC 시간 유닛들 및 OFDM 심벌들 사이의 관계 및 슬롯들 및 인터레이스들 사이의 관계에 의존하여, 본 기술은 OFDM 시스템의 FFT 크기에 관계없이, MAC 시간 유닛들을 통해 MAC 계층 멀티플렉싱을 할 수 있다. 물리 계층은 다양한 FFT 크기들에 대해, MAC 시간 유닛들을 OFDM 심벌들 및 인터레이스들로 각각 매핑할 수 있다.
전술한 예시들이 1K, 2K, 4K 및 8K FFT 크기들만을 지칭하지만, 본 기술은 특정한 FFT 크기에 제한되지 않으며, 다른 FFT 크기들이 본 기술의 범위를 벗어남이 없이 구현될 수 있다.
시스템은 심벌당 다수의 슬롯들(예를 들어, 도 6에 도시된 바와 같이 심벌 당 8개의 슬롯들)을 포함할 수 있다. 하나의 슬롯(예를 들어, 슬롯 0)이 파일럿 심벌들에 할당될 수 있으며, 다른 슬롯들(예를 들어, 슬롯들 1 내지 7)은 데이터 심벌들에 할당하는 것이 가능할 수 있다. 파일럿 심벌들은 송신기 및 수신기 장치들에 의해 선험적(priori)으로 알려져 있다. 파일럿 심벌들은 송신기 또는 수신기 장치에 의해, 예를 들어, 프레임 동기화, 주파수 획득, 타이밍 획득 및/또는 채널 추정을 위해 사용될 수 있다. 이 예에서, 슬롯 0이 파일럿 슬롯으로 지칭되며, 슬롯들 1 내지 7은 데이터 슬롯들로서 지칭될 수 있다. 선택적으로, 다수의 슬롯들(예를 들어, 슬롯 1 및 3)이 파일럿 심벌들일 수 있으며, 잔여 슬롯들은 데이터 심벌들로 할당될 수 있다. 이러한 선택적인 예시에서, 슬롯들 1 및 3은 파일럿 슬롯들로서 지칭되며, 잔여 슬롯들은 데이터 슬롯들로서 지칭된다. 도 6은 예시적인 슬롯 구조/기능을 도시하나, 슬롯 구조/기능은 이러한 구성에 제한되지 않는다. 슬롯 구조/기능은 다른 종류의 구성들(예를 들어, 슬롯 구조는 임의의 수의 슬롯들을 가질 수 있으며, 슬롯들은 다양한 종류의 정보들에 대해 그리고 많은 상이한 방법으로 할당될 수 있다)일 수 있다.
도 6에서, 슬롯들 각각은 인터레이스로 할당되거나 또는 매핑된다. 예를 들어, 슬롯 1은 이어지는(successive) OFDM 심벌 인덱스들(4, 5, 6, 6, 7, 8, 0, 등)에 걸쳐 인터레이스들 3, 1, 0, 7, 5, 4 등으로 할당된다. 본 명세서의 일 양상에 따라, 슬롯 인터레이스는 슬롯이 매핑되거나 매핑될 인터레이스를 지칭할 수 있다. 파일럿 인터레이스는 파일럿 슬롯과 연관되는 슬롯 인터레이스로 지칭될 수 있다. 본 명세서의 다른 양상에서, 슬롯 인터레이스는 인터레이스가 매핑되거나 매핑될 슬롯을 지칭할 수 있다. 파일럿 인터레이스는 파일럿 인터레이스와 연관되는 슬롯 인터레이스를 지칭할 수 있다. 본 명세서의 다른 양상에서, 슬롯 인터레이스는 슬롯-대-인터레이스 맵 함수 또는 인터레이스-대-슬롯 맵 함수로 지칭될 수 있다. 슬롯-대-인터레이스 맵 함수 및 인터레이스-대-슬롯 맵 함수는 동일하거나, 균등할 수 있으나, 슬롯-대-인터레이스 맵 함수는 슬롯(또는 슬롯 인덱스)을 입력으로서 사용하고, 인터레이스(또는 인터레이스 인덱스)를 출력으로서 제공하며, 인터레이스-대-슬롯 맵 함수는 인터레이스(또는 인터레이스 인덱스)를 입력으로서 사용하고 슬롯(또는 슬롯 인덱스)을 출력으로서 제공한다는 점에서는 예외이다. 슬롯, 인터레이스, 파일럿 슬롯, 파일럿 인터레이스, 심벌 등은 때때로 각각, 슬롯 인덱스, 인터레이스 인덱스, 파일럿 슬롯 인덱스, 파일럿 인터레이스 인덱스 및 심벌 인덱스를 지칭하기 위해 사용된다.
FLO 시스템은 라이브 비디오 및 오디오 스트림들(예를 들어, 뉴스, 음악 또는 스포츠 채널들)과 같은 다양한 서비스들을 멀티캐스팅할 수 있다. 서비스는 비디오, 오디오, 텍스트 또는 서비스와 관련된 시그널링과 같은 하나 이상의 관련된 데이터 컴포넌트들의 집합으로서 관찰될 수 있다. 각각의 FLO 서비스는 멀티캐스트 논리 채널(MLC)들로서 지칭되는 하나 이상의 논리 채널들을 통해 전달될 수 있다. 예를 들어, 주어진 서비스의 비디오 및 오디오 컴포넌트들은 다수의 MLC들(예를 들어, 두 개의 상이한 MLC들)상에서 전송될 수 있다. 데이터 심벌들에 대한 하나 이상의 슬롯들은 MLC들에 대해 사용될 수 있다. 예를 들어, 슬롯들1-3은 주어진 서비스의 비디오 컴포넌트들을 위해 사용될 수 있으며, 슬롯들 4-7은 주어진 서비스의 오디오 컴포넌트를 위해 사용될 수 있다.
FLO에 대한 일반화된 슬롯-대-인터레이스 맵을 위한 예시적인 시스템들 및 방법들이 아래에 자세히 설명된다. 이러한 시스템들 및 방법들은 FLO 송신기 및 수신기 장치들의 슬롯-대-인터레이스 맵들의 전체 패밀리(family)를 지원할 수 있다. 일반화된 슬롯-대-인터레이스 맵들은 수신기 장치에서 연산되는 상이한 길이 채널 추정 및 더 나은 도플러 탄성(Doppler resilience)을 제공할 수 있다. 일반화된 슬롯-대-인터레이스 맴들은 때때로, 유연한 슬롯-대-인터레이스 맵들로 지칭된다. 특정 슬롯-대-인터레이스 맵은 때때로 슬롯-대-인터레이스 맵에서 사용되는 대응하는 파일럿 스태거링 패턴에 의해 참조될 수 있다.
자신의 연관된 구현에 따른 4K 모드에 대한 FLO 무선 인터페이스 규격(TIA-1099)은 (2,6) 패턴으로서 지칭되는 스태거링 패턴을 지원할 수 있다. 이 경우에, 파일럿 인터페이스는 수퍼프레임의 이어지는(successive) OFDM 심벌들에 걸쳐 인터레이스들 2 및 6 사이를 교호(alternate)한다. (2,6) 스태거링 패턴은 두 개의 개별적인 인터레이스들 2 및 6으로부터 파일럿 관찰을 제공한다. 이는 채널 추정의 계산이 4K 모드 동작에서 최대 1024의 길이를 가지게 한다. 1024 길이 채널 추정치들이 미국과 같은 지역에서 사용하기 충분할 수 있으나, FLO 배치의 다른 모드(예를 들어, HF 대역 배치 또는 2K 모드)에서 더 긴 채널 추정치들(두 개의 파일럿 인터레이스들 보다 더 긴)이 요구될 수 있다.
(0,3,6) 및 (0,2,4,6) 파일럿 스태거링 패턴들과 같은 슬롯-대-인터레이스 맵 패턴들은 채널 추정의 유연성을 허용하기 위해 사용될 수 있다. 이러한 패턴들은, 일 예시적인 구현에 따라, 각각 최대 4096 및 2048 길이 채널 추정치들을 제공할 수 있다. 더 높은 채널 추정 오차가 존재하는 더 긴 채널 지연 스프레드(예를 들어,4096보다 크거나 2048보다 큰)를 추정하는 것이 가능하다.
본 명세서의 일 양상에 따르면, 유연한 슬롯-대-인터레이스 맵들은 OIS 및데이터 심벌들에 대해 사용될 수 있다. (TDM 파일럿 1 및 TDM 파일럿 2와 같은) TDM 파일럿, WIC, LIC, PPC 및 SPC 심벌들은 수퍼프레임의 나머지에 대해 사용되는 슬롯-대-인터레이스 맵에 독립적으로 고정된 인터레이스들을 가질 수 있다. 일반적인 동작 조건들 하에서, FLO 수신기 장치는 SPC 심벌들을 디코딩한 이후 사용될 슬롯-대-인터레이스 맵을 결정할 수 있으며, 이는 수퍼프레임의 끝에서 발생한다.
(0,3,6), (0,2,4,6) 및 (2,6) 파일럿 스태거링 패턴들을 사용하는 일반화된 슬롯-대-인터레이스 맵들의 예시적인 구현들이 아래에 자세히 설명된다. 슬롯-대-인터레이스 맵들 및 연관된 구현들은 상이한 데이터 슬롯들에 대한 거리 벡터들 및 파일럿 인터레이스들의 개념에 기반한다. 거리 벡터의 길이는 인터레이스들의 수 빼기 파일럿 인터레이스들의 수일 수 있다. 이러한 예시에서, 8 개의 인터레이스들은 및 8개의 슬롯들이 사용될 수 있다. 그러나, 본 기술은 이러한 수에 제한되지 않으며, 임의의 수의 인터레이스들 및 임의의 수의 슬롯들이 이용될 수 있다.
(0,3,6) 스태거링 패턴
파일럿 인터레이스 벡터(I0)는 스태거링 패턴에 의해 결정될 수 있다. 하나 이상의 거리 벡터들(D)이 각각의 슬롯-대-인터레이스 맵에 대해 정의될 수 있다. 거리 벡터들은 각각의 데이터 슬롯에 대한 인터레이스 인덱스를 결정하기 위해 사용될 수 있다. 파일럿 인터레이스를 결정한 이후에, 데이터 슬롯들은 잔여 인터레이스들을 이용하여 배열되어, 주어진 슬롯에 대한 결과 인터레이스의 상대 거리가 하나 이상의 거리 벡터들의 로테이션으로부터 획득될 수 있도록 할 수 있다. 이것의 예시적인 구현은 아래에 설명된다.
설명을 위해, (0,3,6) 스태거링 패턴에 대해, I0=[0,3,6,1,4,7,2,5]이며, D=[7,2,4,6,1,5,3]이라고 하자. (0,3,6) 스태거링 패턴에 대하여, 파일럿 점프는 3이고, I0는 다음과 같이 결정된다: (i) 스태거링 패턴으로부터 0에서 시작, (ii) 3을 다음 값으로 얻기 위해 초기 값 0에 파일럿 점프 3을 더함, (iii) 6을 획득하기 위해 3을 더함, (iv) 9를 획득하기 위해 3을 더함, 이는 1로서 번역됨, (v) 12를 획득하기 위해 3을 더함, 이는 4로 번역됨, (vi) 15를 획득하기 위해 3을 더함, 이는 7로 번역됨, (vii) 18을 획득하기 위해 3을 더함, 이는 2로 번역됨, 및 (vii) 21을 획득하기 위해 3을 더함, 이는 5로 번역됨. 전술한 번역은 예를 들어, 인터레이스들의 총 수 및 모듈로(modulo) 연산을 이용하여 수행될 수 있다.
n이 수퍼프레임에서 OFDM 심벌 인덱스를 표시하며, n은 0부터 1999까지라고 하자. 심벌 인덱스0은 TDM1에 대응함을 유의한다. s가 슬롯 인덱스를 표시하며, s는 0으로부터 7까라고 하자. 슬롯 인터레이스 I[s,n]이 슬롯 s 가 OFDM 심벌 인덱스 n에서 매핑되는 인터레이스에 대응한다고 하자. I[s,n]에서 s는 0부터 7까지의 값을 가짐을 유의한다. 슬롯 0(즉, s=0)은 선택된 스태거링 패턴에 의해 주어진 인터레이스들에 대한 파일럿 슬롯에 대응한다. 따라서, 슬롯 인터레이스 I[0,n]은 파일럿 인터레이스로서 지칭될 수 있다.
1. OFDM 심벌 인덱스 n이 주어지면, 파일럿 인터레이스(I[0,n])은 n을 이용하여 I0으로 인덱싱함으로써 결정될 수 있다. 예를 들어, I[0,n] = I0[(m mod 8)].
2. 데이터 슬롯들에 대해, 먼저, OFDM 심벌 인덱스 n에 기반하여 거리 벡터 D에대한 로테이션 인자 Rn을 계산한다. 예를 들어, Rn = 2n mod 7. 그리고 나서, Rn만큼 벡터 D의 우측 사이클릭 쉬프트를 수행한다. 우측 사이클릭 쉬프트이후의 벡터를
Figure pct00001
이라고 한다. 그리고 나서, OFDM 심벌 인덱스 n에서 데이터 슬롯들에 대한 슬롯-대-인터레이스 맵은 I[s,n] = (I[0,n] +
Figure pct00002
[s])mod 8(여기서, s=1,2,...,7)에 의해 주어질 수 있다.
결과 맵은 7개의 계속되는 OFDM 심벌들의 블록에서, 모든 슬롯이 파일럿 인터레이스로부터 모든 가능한 거리들에서 발생한다는 것을 확인한다. 또한, 56개의 계속되는 OFDM 심벌들의 블록에서, 각각의 슬롯은 정확히 7번 모든 사용가능한 인터레이스를 점유한다. 각각의 슬롯은 17 개의 OFDM 심벌들의 윈도우에서 모든 사용가능한 인터레이스들을 적어도 한번 거친다. 특정한 인터레이스가 동일한 슬롯에 할당되기 이전에 적어도 3개의 중간 OFDM 심벌들이 존재한다는 것이 보장된다.
(2.6) 스태거링 패턴
(2,6) 스태거링 패턴에 기반한 예시적인 일반화된 슬롯-대-인터레이스 맵은 파일럿 인터레이스 및 거리 벡터들을 이용하여 실현될 수 있다. 이 예시에서, 하나의 파일럿 인터레이스 벡터(I0) 및 두 개의 상이한 거리 벡터(D0 및 D1)가 전체 슬롯-대-인터레이스 패턴을 실현하기 위해 사용된다.
설명을 위해, (2,6) 스태거링 패턴에 대하여, I0=[2,6,2,6,2,6,2,6]이고, D0=[6,2,4,7,3,1,5] 및 D1=[2,6,4,3,7,5,1]이라고 하자. 전술한 표시를 이용하여, , OFDM 심벌 인덱스 n에서 슬롯 s에 대응하는 인터레이스인, 슬롯 인터레이스 I[s,n]는 다음과 같이 결정될 수 있다.
1. OFDM 심벌 인덱스 n이 주어지면, 파일럿 인터레이스(I[0,n])이 n을 이용하여 I0로 인덱싱함으로써 결정될 수 있다. 예를 들어, I[0,n] = I0[(n mod 8)].
2. n이 짝수이면, D는 D0가 되도록 설정한다. n이 홀수이면 D가 D1이 되도록 설정한다.
3. 데이터 슬롯들에 대해, 먼저, OFDM 심벌 인덱스 n에 기반하여 거리 벡터 D에대한 로테이션 인자 Rn을 계산한다. 예를 들어, Rn = 2n mod 7. 그리고 나서, Rn만큼 벡터 D의 우측 사이클릭 쉬프트를 수행한다. 우측 사이클릭 쉬프트이후의 벡터를
Figure pct00003
이라고 한다. 그리고 나서, OFDM 심벌 인덱스 n에서 데이터 슬롯들에 대한 슬롯-대-인터레이스 맵은 I[s,n] = (I[0,n] +
Figure pct00004
[s])mod 8(여기서, s=1,2,...,7)에 의해 주어질 수 있다.
두 개의 상이한 벡터들과 함께, OFDM 심벌 인덱스 n에 기반하여 적합한 거리 벡터를 선택하는 추가적인 단계가 존재함을 주의한다. 구조를 일반화하기 위해, 8개의 개별 거리 벡터들이 임의의 파일럿 인터레이스 벡터에 대해 사용될 수 있다. 또한, 두 개의 파일럿 스태거링 패턴들이 동일한 구조를 사용하여 생성될 수 있으며, 여기서 파일럿 인터레이스 및 거리 벡터들은 소프트웨어에서 적절하게 선택될 수 있다.
(0,2,4,6) 스태거링 패턴
(0,2,4,6) 스태거링 패턴에 기반한 예시적인 일반화된 슬롯-대-인터레이스 맵은 파일럿 인터레이스 및 거리 벡터들을 이용하여 실현될 수 있다. 이 예시에서, 하나의 파일럿 인터레이스 벡터(I0) 및 거리 벡터(D)가 전체 슬롯-대-인터레이스 패턴을 실현하기 위해 사용된다.
설명을 위해, (0,2,4,6) 스태거링 패턴에 대해, I0=[0,2,4,6,0,2,4,6]이고, D=[1,6,4,2,7,5,3]이라 하자. 전술한 표시를 사용하여 슬롯 인터레이스 I[s,n]이다음과 같이 결정될 수 있다:
1. OFDM 심벌 인덱스 n이 주어지면, 파일럿 인터레이스(I[0,n])이 n을 이용하여 I0로 인덱싱함으로써 결정될 수 있다. 예를 들어, I[0,n] = I0[(n mod 8)].
2. 데이터 슬롯들에 대해, 먼저, OFDM 심벌 인덱스 n에 기반하여 거리 벡터 D에대한 로테이션 인자 Rn을 계산한다. 예를 들어, Rn = 2n mod 7. 그리고 나서, Rn만큼 벡터 D의 우측 사이클릭 쉬프트를 수행한다. 우측 사이클릭 쉬프트이후의 벡터를
Figure pct00005
이라고 한다. 그리고 나서, OFDM 심벌 인덱스 n에서 데이터 슬롯들에 대한 슬롯-대-인터레이스 맵은 I[s,n] = (I[0,n] +
Figure pct00006
[s])mod 8(여기서, s=1,2,...,7)에 의해 주어질 수 있다.
이 예시적인 구현에 대하여, 각각의 슬롯(파일럿 슬롯 제외)는 매 10 개의 계속되는 OFDM 심벌들에서 적어도 한번 모든 인터레이스에 할당된다. 인터레이스는 세 개의 OFDM 심벌들 이후에만 슬롯에 대해 반복된다. 7길이를 가지는 거리 벡터가 주어지면, 모든 슬롯은 7개의 계속되는 OFDM 심벌들의 블록에서 파일럿 인터레이스로부터 모든 가능한 거리들을 점유한다. 또한, 28 개의 연속되는 OFDM 심벌들의 블록에서, 각각의 슬롯은 인터레이스 0, 2, 4 및 6를 세번 점유하고, 인터레이스들 1, 3, 5 및 7일 네번 점유한다.
도 6을 다시 참조하면, 이 개념이 자세히 설명된다. 전술한 (0,2,4,6) 스태거링 패턴에 대하여, 슬롯 1 내지 7 각각은 매 10 개의 계속되는 OFDM 심벌들 마다에서 적어도 한번 인터레이스들 0, 1, 2, 3, 4, 5, 6 및 7 각각에 할당된다. 예를 들어, 슬롯 1은 OFDM 심벌 인덱스3에 대해 인터레이스 3에 할당되며, OFDM 심벌 인덱스 5에 대해 인터레이스 1에 할당되고, OFDM 심벌 인덱스6에 대해 인터레이스 0에 할당되고, OFDM 심벌 인덱스 7에 대해 인터레이스 7에 할당되고, OFDM 심벌 인덱스 8에 대해 인터레이스 5에 할당되고, OFDM 심벌 인덱스 9에 대해 인터레이스 4에 할당되고, OFDM 심벌 인덱스 10에 대해 인터레이스 2에 할당되고, OFDM 심벌 인덱스 11에 대해 인터레이스 1에 할당되고, OFDM 심벌 인덱스 12에 대해 인터레이스 7에 할당되고, 그리고 OFDM 심벌 인덱스 13에 대해 인터레이스 6에 할당된다.
여전히 도 6을 참조하면, 인터레이스 인덱스는 3개의 심벌들 이후에만 반복된다. 예를 들어, 슬롯 0에 대해, 인터레이스 0은 3개의 계속되는 OFDM 심벌들 인덱스들 이후에만 반복된다. 이는 인터레이스 2, 인터레이스 4 및 인터레이스 6에 대해 동일하다. 또한, 도 6은 모든 슬롯이 7 개의 계속되는 OFDM 심벌들에서 파일럿 인터레이스로부터 모든 가능한 거리들을 점유한다는 것을 도시한다. 예를 들어, 슬롯 0은 파일럿 인터레이스에 대한 것이며, 그리고 OFDM 심벌 인덱스들 4, 5, 6, 7, 8, 9 및 10에 대하여 각각 인터레이스들 0, 2, 4, 6, 0, 2, 및 4로 할당된다. 슬롯 3은 OFDM 심벌 인덱스들 4, 5, 6, 7, 8, 9, 및 10에 대하여 각각 인터레이스들 6, 5, 3, 2, 1, 7, 및 6에 할당된다. 따라서, 슬롯 3 및 슬롯 0 사이의 거리는 슬롯 3 및 슬롯 0의 인터레이스 인덱스들 사이의 차이의 절대값이다. 이 예에서, 거리는 OFDM 심벌 인덱스들 4, 5, 6, 7, 8, 9, 및 10에 대하여 각각 6, 3, 7(이는 -1로서 번역), 4(이는 -4로서 번역), 1, 5 및 2이다. 절대값은, 예를 들어, 모듈로 연산을 수행함으로써 획득될 수 있다.
본 명세서의 일 양상에 따르면, 하나 이상의 파일럿 인터레이스벡터들(예를 들어, I0, I1, I2, 등)이 사용될 수 있으며, 하나 이상의 거리 벡터들(예를 들어, D0, D1, D2, 등)이 사용될 수 있다. 슬롯들의 수 및 인터레이스들의 수는 8로 제한되지 않으며, 이들 각각은 임의의 수 일 수 있다. 따라서, p 개의 슬롯들 및 q 개의 인터레이스들이 존재할 수 있다. 변수 p 및 q는 동일할 수 있다. 각각의 파일럿 인터레이스 벡터들의 길이는 q일 수 있다. 예시적인 구현은 다음과 같이 설명된다:
1. OFDM 심벌 인덱스 n이 주어지면, 파일럿 인터레이스 벡터 I가 예를 들어, n에 기반하여 하나 이상의 파일럿 인터레이스 벡터들로부터 선택될 수 있다. 파일럿 인터레이스는 n을 사용하여 선택된 I로 인덱싱됨으로써 결정될 수 있다. 예를 들어, I[0,n]=I[(n mod m1)], 여기서, m1은 임의의 정수이다. 하나 이상의 파일럿 인터레이스가 존재하는 것이 가능하다. 예를 들어, 파일럿 인터레이스들은 다음과 같이 표현될 수 있다: I[x,n]=I[(n mod m1)], 여기서 x는 파일럿 슬롯들의 인덱스들을 나타낼 수 있다. 파일럿 슬롯들에 대한 인덱스들은 연속적일 필요가 없다. 예를 들어, 파일럿 슬롯들은 슬롯 1, 슬롯 3, 및 슬롯 7을 점유할 수 있으며, 이 경우 x = 1, 3, 7이다.
2. OFDM 심벌 인덱스 n이 주어지면, 거리 벡터 D는 n(예를 들어, n mod m2에 기반하여, 여기서, m2는 임의의 정수) 및/또는 위의 단계1에서 선택된 파일럿 인터레이스에 기반하여 하나 이상의 거리 벡터들로부터 선택될 수 있다.
3. 데이터 슬롯들에 대해, 먼저, OFDM 심벌 인덱스 n에 기반하여 거리 벡터 D에대한 로테이션 인자 Rn을 계산한다. 예를 들어, Rn = k * n mod 3, 여기서, k 및 m3는 각각 정수이다. 그리고 나서, Rn만큼 벡터 D의 우측 사이클릭 쉬프트를 수행한다. 우측 사이클릭 쉬프트이후의 벡터를
Figure pct00007
이라고 한다. 그리고 나서, OFDM 심벌 인덱스 n에서 데이터 슬롯들에 대한 슬롯-대-인터레이스 맵은 I[s,n]=(I[0,n] +
Figure pct00008
[s])mod m4에 의해 주어지며, 여기서, s = 1,2,...,p-1,p, m4는 임의의 정수이다. I[x,n]과 같은 다수의 파일럿 인터레이스들이 존재하는 경우, 슬롯-대-인터레이스 맵은 다음과 같이 표현된다: I[s,n] = (I[x,n] +
Figure pct00009
[s])mod m4, 여기서 s는 비-파일럿 슬롯들(예를 들어, 데이터 슬롯들)의 인덱스들을 나타낼 수 있다. 변수 k, m1, m2, m3 및 m4는 동일하거나 상이할 수 있다. 하나 이상의 로테이션 인자가 존재하는 것도 가능하다.
본 명세서의 일 양상에 따르면, 다음의 특징들의 하나 이상의 (도는 모든) 특징들이 일반화된 슬롯-대-인터레이스 매핑과 연관될 수 있다:
1. 인터레이스는 비-연속 서브캐리어들과 연관된다(예를 들어, I0는 도 5에 도시된 바와 같이, 48, 56, 등과 같은 비-연속 서브캐리어 인덱스들과 연관된다).
2. 슬롯들 각각은 계속되는 심벌들의 세트를 통해 가능한 많은 상이한 인터레이스들을 점유한다. 예를 들어, 도 6에서, 슬롯 2는 심벌 인덱스들 4, 5, 6, 7, 및 8에 걸쳐 인터레이스들 1, 7, 6, 4 및 3을 점유한다. 따라서, 각각의 슬롯은 계속되는 심벌들을 통해 모든 사용가능한 인터레이스들을 점유할 수 있으며, 슬롯-대-인터레이스 할당은 시간에 따라 변할 수 있다.
3. 각각의 슬롯은 계속되는 심벌들의 세트를 통해 파일럿 인터레이스로부터 모든 가능한 거리들을 점유한다. 세트에서 계속되는 심벌들의 수는 인터레이스들의 수 빼기 파일럿 인터레이스들의 수일 수 있다. 예를 들어, 도 6에서, 슬롯 6(데이터 슬롯) 및 슬롯 0(파일럿 슬롯) 사이의 거리는, 심벌 인덱스들 4, 5, 6, 7, 8, 9, 및 10에 걸쳐 7, 4, 1, 5, 2, 6, 및 3일 수 있다. 따라서, 슬롯 6은 6개의 계속되는 심벌들에 걸쳐 파일럿 인터레이스로부터 모든 가능한 거리들(1 내지 7)을 점유한다.
4. 각각의 슬롯은 미리-결정된 수의 계속되는 심벌들 이후에만 동일한 인터레이스에 할당된다. 다시 말해서, 인터레이스 인덱스는 미리-결정된 수의 계속되는 심벌들 이후에만 주어진 슬롯에 대해 반복된다. 예를 들어, 도 6에서, 슬롯 0은 3개의 계속되는 심벌들 이후에만 다시 인터레이스 0에 할당된다.
하드웨어 구현 구조
도 7은 일반화된 슬롯-대-인터레이스 맵들에 대한 예시적인 하드웨어 구현 구조를 도시하는 개념적인 블록 다이어그램이다. 송신기 및 수신기 장치의 프로세싱 시스템(710)은 파일럿 인터레이스 벡터 유닛(710), 거리 벡터 유닛(730) 및 슬롯 인터레이스 계산 유닛(740)을 포함할 수 있다. 이러한 예시적인 구현에서, 8개의 슬롯들 및 8 개의 인터레이스들이 사용되나, 본 기술은 슬롯들 및 인터레이스들의 이러한 수에 제한되지 않는다.
파일럿 인터레이스 벡터, 거리 벡터들 및 shift_enable과 같은 다른 제어 파라미터들과 같은 슬롯-대-인터레이스 맵을 계산하기 위해 요구되는 다양한 파라미터들이 사용되는 매핑에서 쉬운 프로그램가능성을 허용하기 위해 소프트웨어에 의해 프로그램될 수 있다. 소프트웨어는 이러한 파라미터들의 일부를 포함하는 하드웨어 레지스터들(예를 들어, 파일럿 인터레이스 벡터 유닛(710) 및 거리 벡터 유닛(730))을 직접 프로그램할 수 있다. 이러한 파라미터들은 파워 업(power up)시에 (기본 파라미터들에 기반하여) 또는 SPC 심벌들을 처리한 이후에 프로그램될 수 있다. 또한, 하드웨어는 소프트웨어가 이러한 레지스터들을 프로그램하는 것을 시도하는 때에 깨어날(awake) 수 있다. 하드웨어 슬립(sleep) 타임라인(timeline)이 소프트웨어에서 사용가능하기 때문에, 소프트웨어는 쉽게 슬립-관련 문제들을 제어할 수 있다. 소프트웨어로 직접 제어를 제공하는 것은 OIS 디코딩이 소프트웨어에서 적절한 시간에 인에이블되는 것을 보장할 수 있다. OIS 디코딩은 슬롯-대-인터레이스 파라미터들이 하드웨어에서 프로그램된 이후에 인에이블 될 수 있다.
파일럿 인터레이스 벡터 유닛(710)은 예를 들어, 소프트웨어에 의해 프로그램되는 8 x 1 벡터를 포함하는 파일럿 인터레이스 벡터 I0을 포함할 수 있다. 벡터의 각각의 엘리먼트는 (000부터 111까지 8개의 인터레이스들 중 하나를 나타내기 위해) 3 비트 길이일 수 있다. (2,6)과 같은 스태거링 패턴들에 대하여, 패턴은 벡터의 모든 8 개의 엘리먼트들이 사용될 때까지 주기적으로 반복될 수 있다. 예를 들어, (2,6) 스태거링 패턴은 (2,6,2,6,2,6,2,6)의 파일럿 인터레이스 벡터 I0를 생성할 수 있다. (0,3,6) 스태거링 패턴은 (0,3,6,1,4,7,2,5)의 파일럿 인터레이스 벡터 I0를 생성할 수 있다. (0,2,4,6) 스태거링 패턴은 (0,2,4,6,0,2,4,6)의 파일럿 인터레이스 벡터 I0를 생성할 수 있다.
소프트웨어는 또한 거리 벡터 유닛(730)을 프로그램할 수 있으며, 이는, 예를 들어, 8 x 7 거리 벡터 테이블을 포함한다. 이 테이블의 각각의 엔트리는 세 개의 비트들을 이용하여 나타낼 수 있다. 그 결과로, 테이블은 8개의 열(row)들을 포함할 수 있으며, 이들 각각은 21 비트 길이이다. 이 테이블의 각각의 열은 하나의 거리 벡터에 대응한다. 파일럿 인터레이스 벡터의 경우에, 거리 벡터들의 수가 8보다 적으면, 거리 벡터들은 전체 테이블을 채우기 위해 주기적으로 반복된다. 따라서, (0,3,6) 패턴의 경우, 하나의 벡터는 테이블을 채우기 위해 8번 반복된다. (2,6) 스태거링 패턴의 경우에, 두 개의 개별 거리 벡터들이 존재하고, 각각의 거리 벡터는 테이블의 상대적인 위치에서 4번 나타난다. 소프트웨어는 테이블에 기록하는 동안 주기적인 반복을 제어할 수 있다.
shift_enable 플래그(775)(1비트)는 하드웨어에 의해 OFDM 심벌 인덱스에 기반하여 거리 벡터의 사이클릭 로테이션을 인에이블 또는 디스에이블하기 위해 사용될 수 있다. shift_enable 플래그(775)는 파일럿 인터레이스 벡터 및 거리 벡터들을 개시하는 동안 소프트웨어에 의해 개시될 수 있다.
모든 소프트웨어 프로그래밍이 완료되면, 하드웨어 동작들은 다음과 같이 수행될 수 있다. 다음의 설명에서 OFDM 심벌 인덱스 n가 수퍼프레임의 OFDM 심벌 인덱스에 대응함을 유의한다. 하드웨어는 먼저 슬롯-대-인터레이스 맵이 생성될 OFDM 심벌 인덱스 n을 사용하고, 세 개의 최하위 비트(LSB)들을 선택하며(모듈로 8 연산), 그리고 파일럿 인터레이스를 획득하기 위해 파일럿 인터레이스 벡터로 인덱싱하기 위해 상기 세 개의 LSB들을 사용한다. 레지스터 공간을 절약하기 위해, 파일럿 인터레이스 벡터는 32 비트 레지스터에서 8x3 = 24 비트들을 이용하여 패킷 형태로 저장될 수 있다. 포맷은 OFDM 심벌 인덱스 0에 대한 파일럿 인터레이스가 최하위 3 개의 비트들을 점유하도록 하기 위한 것일 수 있다. 파일럿 인터레이스는 (n mod 8) * 3, (n mod 8) * 3 + 1 및(n mod 8) * 3 +2 위치를 점유하는 벡터에서 세 개의 비트에 의해 주어질 수 있다. 이를 I[0,n]에 의해 표시하도록 하자.
OFDM 심벌 인덱스 n은 또한 거리 벡터 및 거리 벡터 상에서 사용되는 로테이션 인자에 인덱싱하기 위해 사용될 수 있다. (사용되는 슬롯-대-인터레이스 맵에 따라) 소프트웨어에 의해 설정되는 shift_enable 플래그(775)는 비-제로 로테이션이 거리 벡터에 사용될 것인지 여부를 결정할 수 있다. shift_enable 플래그(775)가 설정되면, OFDM 심벌 인덱스 n은 먼저 좌측 쉬프트 유닛(795)(2로 곱함)을 사용하여 1만큼 좌측으로 쉬프팅되며, 모듈로 7 연산은 모듈로 7 유닛(790)을 사용하여 그 결과에 수행된다. 곱셈기(770)는 그 결과를 3으로 곱하여 (거리 벡터 테이블의 각각의 엔트리에 의해 사용되는 3비트들을 고려하기 위해) Rn에 도달하고, 이는 우측 사이클릭 쉬프트 유닛(742)을 위한 인수(argument)로서 사용된다.
OFDM 심벌 인덱스 n은 또한 거리 벡터 매트릭스에서 적절한 거리 벡터 열을 선택하기 위해 사용될 수도 있다. 예를 들어, OFDM 심벌 인덱스 (예를 들어, n mod 8)의 세 개의 LSB들은 D를 도출하기 위한 거리 벡터를 선택하기 위해 열 인덱스로서 사용될 수 있다. 거리 벡터 D는 그리고나서
Figure pct00010
에 도달하기 위해 Rn에 의해 주어진 인수에 의해 오른쪽으로 순환적으로 쉬프팅된다. 이러한 특정한 예시에서, 벡터 D가 32 비트 레지스터에서 단 24비트만을 점유하기 때문에, 사이클릭 쉬프트 동작은 그것을 고려할 필요가 있다. 선택적으로, 하드웨어 동작을 단순화하기 위해, 소프트웨어는 전면에 8개의 LSB들을 위치시킴으로써 32비트들로의 24비트 벡터의 사이클릭 연장을 수행할 수 있다. 이러한 연장된 벡터는 하드웨어에 대한 사이클릭 쉬프트 동작을 도울 수 있다. 이러한 경우에,
Figure pct00011
은 순환적으로 쉬프팅된 벡터의 24 LSB들에 대응한다.
OFDM 심벌 인덱스 n의 데이터 슬롯들 1 내지 7에 대한 슬롯 인터레이스들(725)은 다음과 같이 획득될 수 있다. 이전에 획득된 파일럿 인터레이스 I[0,n]은 가산기(745)를 이용하여
Figure pct00012
의 세 개의 LDB들로 가산될 수 있다. 그리고 나서, 모듈로 8 연산이 모듈로 8 유닛(750)을 이용하여 그 결과상에 수행될 수 있다. 그 결과는 데이터 인터레이스 테이블 유닛(760)으로 위치될 수 있으며, 이는 1 x 7 벡터를 포함할 수 있다. 벡터의 각각의 엘리먼트는 3비트 길이일 수 있다. 최초 결과는 슬롯 1에 대응하는 슬롯 인터레이스일 수 있다. 슬롯 s에 대해 일반적으로, 인터레이스 인덱스는 연산 (I[0,n] +
Figure pct00013
(3s-3:3s-1))mod8에 의해 주어진다.
Figure pct00014
에서, (x:y)는 위의 표현에서, 비트 위치들 x, x-1,...,y에 대응한다.
모든 7개의 데이터 슬롯들 및 파일럿 슬롯들에 대해 획득되는 인터레이스 인덱스들이 슬롯 인덱스를 이용하여 인덱싱될 수 있는 룩업 테이블(미도시)에 저장될 수 있다.
도 7에 도시된 프로세싱 시스템(710)은 또한 OFDM 심벌들이 수신되면 인터레이스를 슬롯에 매핑하기 위해 사용될 수 있다. 파일럿 인터레이스(720)는 주어진 인터레이스(들)에 대한 파일럿 슬롯(들)을 제공할 수 있으며, 슬롯 인터레이스들(725)는 주어진 인터레이스(들)에 대한 슬롯(들)을 제공할 수 있다. 프로세싱 시스템(710)은 하나 이상의 파일럿 인터레이스 벡터들, 하나 이상의 거리 벡터들 및 선택적으로 하나 이상의 로테이션 인자들을 이용하여 프로그램될 수 있다. 선택적으로, 프로세싱 시스템(710)은 다른 적합한 수단들(예를 들어, FLO 네트워크, 다른 종류의 네트워크, 다른 종류의 통신)을 통해 이들의 일부 또는 전부를 수신할 수 있다. 주어진 심벌 인덱스 및 인터레이스(들)에 대해, 프로세싱 시스템(710)은 슬롯 인터레이스 계산 유닛을 이용하여 대응하는 파일럿 슬롯(들)을 제공할 수 있다. 떠한, 주어진 심벌 인덱스 및 파일럿 인터레이스(들)에 대해 프로세싱 시스템(710)은 슬롯 인터레이스 계산 유닛을 이용하여 대응하는 파일럿 슬롯(들)을 제공할 수 있다. 슬롯 인터레이스 계산 유닛의 구현은 슬롯 인터레이스 계산 유닛(740)의 구현과 유사하거나 상이할 수 있다.
하드웨어에서의 모듈로 7 구현
슬롯-대-인터레이스 맵 구현에서 사용될 수 있는 예시적인 모듈로 7 연산이 아래에 자세히 설명된다. 예를 들어, 2n mod 7 연산이 수행될 수 있으며, 여기서 n은 수퍼프레임의 OFDM 심벌 인덱스이다. 하나의 예시적인 구성에 따라, 모듈로 7 연산은 가산기만을 사용하여 수행될 수 있다. 기본 개념은 아래에 설명된다.
8≡1이라는 것이 알려져 있다. 따라서, 8의 임의의 제곱은 1 modulo 7에 합동(congruent)한다. 다시 말해서, 임의의 정수 m에 대하여, 8m≡1(mod 7)이다. 이러한 합동의 개념 및 8의 임의의 제곱의 확장에 기반하여, 3m 비트 양의 정수 k가 적합한 정수를 사용하여 k=8m-1pm -1+8m-2pm -2+..+81p1+p0 으로 표현될 수 있다. 이 식은, 모듈로 7을 이용하여 k=pm -1+pm -2+..+p1+p0 으로서 기록될 수 있다. 각각의 Pi는 k의 이진 표현에서 위치 (3i+2:3i)에서 세 개의 연속하는 비트들을 나타낸다. 따라서, (3i+2:3i) 형태에서의 계속되는 세 개의 비트는 최종 결과가 3비트로 감소될 때까지 추가될 수 있다.
본 발명의 예시적인 양상에 따라, 이 기술은 다음과 같이 수퍼프레임에서 OFDM 심벌 인덱스 n에 적용될 수 있다. OFDM 심벌 인덱스 n은 모든 대역폭에 걸쳐 FLO 시스템에서 11 비트 수이며, 2n은 12 비트수임을 주의한다.
1. 먼저 비트들을 (0-2), (3-5), (6-8) 및 (9-11)로 그룹화하고, 그리고나서 5비트 수가 되도록 이들을 더한다.
2. 다음으로, 결과인 5비트 수를 다시 비트들 (0-2) 및 (3-4)로 그룹화하고, 4비트 수가 되도록 이들을 더한다.
3. 이 단계에서, 결과 수는 0 및 8(10진수) 사이가 되도록 보장된다. 룩 업 테이블이 이 단계에서 사용될 수 있거나, 하나의 마지막 덧셈이 수행될 수 있다. 덧셈이 수행되면, 아래의 단계 4는 다음으로 수행된다.
4. 3 개의 LSB들에 비트 4를 더한다. 그 결과는 0 및 7 사이가 되도록 보장된다.
5. 수가 7이면, 이를 0으로 다시 매핑한다(7은 0 모듈로 7이기 때문이다). 결과가 7보다 적으면, 그 결과를 그대로 사용한다.
이 구현은 6 개의 가산기들을 사용한다. 8의 더 높은 제곱(예를 들어, 64)을 사용하고 동작들을 2개의 덧셈으로 감소시키는 것도 가능하다. 룩 업 테이블은 최종 결과를 모듈로 7로 다시 매핑하기 위해 사용될 수 있다.
본 발명의 다른 예시적인 양상에 따라, 모듈로 7 연산은 다음의 방법으로 수행될 수 있다.
1. 예를 들어, 2의 보수 이진 표현을 이용하여 OFDM 심벌 인덱스 n이 표현되고, 2n이 k1-비트 길이 수인 것이 주어지면, 그룹의 크기(m 비트)를 선택하며, 여기서, m은 2보다 크거나 같고, m은 k1보다 적고, m 은 정수이고, k1은 정수이다.
2. 그룹의 크기(m비트)에 기반하여, k1-비트 길이 수에 대한 (n1개의) 그룹들을 결정하며, 여기서, 그룹들 각각은 m-비트 길이이고, n1은 정수이며, 그룹들은 그룹 1 내지 그룹 n1으로 나타내며, n1은 라운드업 (k1/m)일 수 있다.
3. k-비트 길이 수를 그룹 1 내지 그룹 n1로 그룹화하고, k1-비트 길이 수의 최하위 비트(들)로부터 시작하여 그룹 1이 k1-비트 길이 수의 최하위 비트(들)과 연관되도록 한다.
4. k2-비트 길이 수를 생성하기 위해 그룹 1 내지 그룹 n1을 더하며, 여기서 k2는 k1보다 작으며, k2는 정수이다.
5. ki-비트 길이 수에 대한 ni개의 i번째 그룹들의 수를 결정하며, i번째 그룹들 각각은 m-비트 길이이며, i는 정수이고, i는 1보다 크며, i 번째 그룹들은 i번째 그룹 1 내지 i 번째 그룹 ni로서 나타낸다. ni는 라운드 업(ki/m)일 수 있다.
6. i번째 그룹 1 내지 i 번째 그룹 ni로 ki 비트 길이 수를 그룹화하며, 여기서, i번째 그룹 1은 ki 비트 길이 수의 최하위 비트(들)과 연관된다.
7. ki +1-비트 길이 수를 생성하기 위해 i번째 그룹 1 내지 i 번째 그룹 ni을 더하며, 여기서, ki +l은 ki보다 작으며, ki +1은 정수이다.
8. i를 증분(increment)한다.
9. ki +l이 m보다 적거나 같을 때까지 단계 5 내지 8을 반복한다.
10. ki +l이 m보다 같거나 적고, m이3이면, 단계 9는 최종 요구되는 결과를 제공할 수 있다. m이 3보다 크면(예를 들어, 6) 룩 업 테이블이 이 단계에서 사용될 수 있다. 선택적으로, 단계들 5 내지 8과 유사한 단계들이 m이 3이될때까지 반복될 수 있다.
11. 결과 수가 7이면, 이를 0으로 다시 매핑한다(7은 0모듈로7이기 때문이다). 결과가 7보다 적으면, 그 결과를 그대로 사용한다.
도 2로 돌아가면, 예시적인 프로세스에서, 수신기 장치(200)의 수신기(202)는 신호를 수신할 수 있다. 복조기는 수신된 신호를 복조하고 프로세싱 시스템(206)에 OFDM 심벌들을 제공할 수 있으며, 프로세싱 시스템(206)은 OFDM 심벌들을 인터레이스들로 분리하고, 인터레이스들을 하나 이상의 파일럿 인터레이스들 및 하나 이상의 슬롯 인터레이스들을 이용하여 슬롯들로 매핑할 수 있다. 프로세싱 시스템(206)은 또한 슬롯들로부터 변조 심벌들을 추가적으로 생성하고 변조 심벌들을 데이터 스트림들로 변환할 수 있다.
도 3을 참조하면, 예시적인 프로세스에서, 송신기 장치(302)는 데이터 스트림들을 수신하고 데이터 스트림들을 심벌들로 변환할 수 있다. 송신기 장치(302)의 프로세싱 시스템(314)은 심벌들을 슬롯들로 할당하고, 슬롯들을 하나 이상의 파일럿 인터레이스들 및 하나 이상의 슬롯 인터레이스들을 이용하여 인터레이스들로 매핑할 수 있다. 변조기(320)는 변조 신호를 생성하기 위해 변조를 수행할 수 있으며, 송신기(322)는 변조된 신호를 전송할 수 있다.
도 8은 송신기 또는 수신기 장치에서 프로세싱 시스템의 기능의 예시를 도시하는 개념적인 블록 다이어그램이다. 송신기 또는 수신기 장치(302 또는 200)의 프로세싱 시스템(314 또는 206)(도 2 및 3참조)은 하나 이상의 파일럿 인터레이스 벡터들을 포함하기 위한 모듈(810) 및 하나 이상의 거리 벡터들을 포함하기 위한 모듈(820)을 포함한다. 프로세싱 시스템(206 또는 314)는 또한 하나 이상의 파일럿 인터레이스 벡터들에 기반하여 제 1 슬롯 인터레이스를 제공하기 위한 모듈(830) 및 제 1 슬롯 인터레이스 및 하나 이상의 거리 벡터에 기반하여 제 2 슬롯 인터레이스를 제공하기 위한 모듈(840)을 포함한다.
도 9는 송신기 또는 수신기 장치에서 통신을 제공하고 또는 슬롯 인터레이스들을 제공하는 예시적인 동작을 도시한 순서도이다. 단계 910에서 송신기 또는 수신기 장치(302 또는 200)의 프로세싱 시스템(314 또는 206)(도 2 및 3참조)은 하나 이상의 파일럿 인터레이스 벡터들을 수신할 수 있다. 단계 920에서, 프로세싱 시스템(314 또는 206)은 하나 이상의 거리 벡터들을 수신할 수 있다. 단계930에서, 그것은 하나 이상의 파일럿 인터레이스 벡터들에 기반하여 제 1 슬롯 인터레이스를 제공할 수 있다. 또한, 단계 940에서, 프로세싱 시스템(314 또는 206)은 제 1 슬롯 인터레이스 및 하나 이상의 거리 벡터에 기반하여 제 2 슬롯 인터레이스를 제공한다. 판독가능한 매체는 송신기 또는 수신기 장치 또는 이러한 장치의 프로세싱 시스템에 의해 실행가능한 명령들과 인코딩되거나 저장될 수 있으며, 명령들은 전술한 단계들(910, 920, 930 및 940)을 위한 코드들을 포함한다.
전술한 바와 같이, 하드웨어 구조는 임의의 하드웨어 레지스터들을 통해 슬롯-대-인터레이스 맵들의 패밀리를 구현하기 위해 사용될 수 있다. 구조는 상이한 파일럿 스태거링 패턴들을 이용하여 슬롯-대-인터레이스 맵들을 지원할 수 있다. 채널 추정 능력 및 도플러 탄성은 FLO와 같은 OFDM 시스템에서 파일럿 스태거링 패턴에 의존한다. 전술한 구조와 함께, 단일 FLO 수신기 장치는 상이한 네트워크들에서 사용될 수 있는 상이한 슬롯-대-인터레이스 맵들을 지원할 수 있다. 구조는 또한 FLO 무선 인터레이스 규격 후방 호환성 또한 지원한다.
본 명세서의 일 양상에 따라, 다수의 OFDM 심벌들로부터 획득된 파일럿 관찰들이 통신 시스템의 지연 확산 요구사항들을 만족하는 채널 추정을 보정하기 위해 가능한 많은 개별적 서브캐리어들과 대응하는 것이 바람직할 수 있다. 서브 캐리어의 넓은 어레이를 차지하는 파일럿 심벌들에 더하여, 데이터 심벌들이 파일럿 서브캐리어들 및 OFDM 시스템에서 총 사용가능한 세트의 서브캐리어들에 산재(intersperse)하여, 데이터 심벌들이 채널 추정 및 주파수 다이버시티의 이점을 누리도록 하는것이 바람직할 수 있다. 따라서, 슬롯-대-인터레이스 맵들은 OFDM 시스템들에서 중요한 역할을 수행한다.
전술한 하드웨어 및 소프트웨어 구현들은 예시적인 구현들이다. 본 기술은 이러한 구현들에 제한되지 않으며, 다른 적합한 구현들이 사용될 수 있다. 본 기술은 또한 FLO 시스템에 제한되지 않으며, 이는 다양한 통신 시스템들에서 사용될 수 있다. 스태거링 패턴들 (2,6), (0,3,6) 및 (0,2,4,6)은 앞서 설명되었으나, 이들은 단순히 예시이고, 본 기술은 이러한 예시들로 제한되지 않는다. OFDM 심벌들 및 OFDM 심벌 인덱스에 관련되는 설명들은 다른 심벌들 및 심벌 인덱스에 적용가능할 수 있다. 여기에 사용된 "심벌"이라는 용어는 OFDM 심벌, 임의의 다른 종류의 심벌, 데이터 또는 정보를 지칭할 수 있다. 여기에 사용된 "벡터"라는 용어는 어레이, 그룹, 세트 또는 복수의 아이템들을 지칭할 수 있다. 여기에 사용된 "맵"이라는 용어는 할당(assign) 또는 할당(allocate)를 지칭할 수 있으며, 그 역도 같다.
당업자는 상술한 다양한 컴포넌트들, 블록들, 모듈들, 엘리먼트들, 네트워크들, 장치들, 프로세싱 시스템들, 방법들, 시스템들 및 알고리즘들이 하드웨어, 소프트웨어 또는 이들의 조합으로 구현될 수 있음을 이해할 것이다. 예를 들어, 컴포넌트는 프로세서, 오브젝트, 실행가능, 실행의 스레드, 프로그램 및/또는 컴퓨터에서 동작하는 프로세스일 수 있으나, 이에 제한되는 것은 아니다. 설명을 위해, 통신 장치 및 장치에서 동작하는 애플리케이션 둘 다 컴포넌트일 수 있다. 하나 이상의 컴포넌트들이 프로세스 및/또는 실행 스레드 내에 상주할 수 있으며, 컴포넌트는 하나의 컴퓨터에 로컬화되거나 그리고/또는 둘 이상의 컴퓨터에 분산될 수 있다. 또한, 이러한 컴포넌트들은 거기에 저장된 다양한 데이터 구조를 가지는 다양한 판독가능한 매체로부터 실행될 수 있다. 컴포넌트들은 하나 이상의 데이터 패킷(예를 들어, 로컬 시스템, 분산 시스템 및/또는 인터넷과 같은 무선 네트워크 또는 유선 네트워크에서 다른 컴포넌트와 상호작용하는 하나의 컴포넌트로부터의 데이터)을 가지는 신호에 따르는 것과 같이 로컬 및/또는 원격 프로세스를 통해 통신할 수 있다.
여기에 설명된 프로세스에서 단계들의 특정 순서 또는 계층구조는 예시적인 방식의 설명임을 이해할 것이다. 설계 선호도에 기반하여, 프로세스의 특정 순서 또는 계층구조가 재배열될 수 있음을 이해할 것이다. 첨부된 방법 클레임들은 샘플 순서에서 다양한 단계들의 엘리먼트들을 나타내며, 나타낸 특정한 순서 또는 계층구조로 제한되고자 하는 의도가 아니다.
다양한 설명은 당업자가 여기에 설명된 다양한 양상들을 실행하도록 하기 위해 제공되었다. 이러한 양상들에 대한 다양한 수정들이 당업자에게 쉽게 이해될 것이며, 여기에 정의된 일반 원리들은 다른 양상들에도 적용될 것이다. 따라서, 청구항들은 여기에 도시된 양상들을 제한하고자 하는 의도가 아니라, 언어 청구항들과 부합하는 전체 범위에 따르고자 하는 것이며, 단수 엘리먼트로 지칭된 것은 특별히 그렇게 언급되지 않는 한 "하나 및 단 하나"를 의미하고자 하는 의도가 아니며, 오히려 "하나 이상"을 의미하기 위한 의도이다. 특별히 다르게 언급되지 않는 한 용어 "임의의"는 하나 이상을 지칭한다. 밑줄이 그어지거나 그리고/또는 이탤릭채로 표시된 제목 및 부제목들은 편의를 위해서만 사용된 것이며, 본 명세서를 제한하지 않으며, 이들은 본 명세서의 이해를 위해 참조되지 않는다.
당업자에게 공지되거나 추후에 공지될 본 명세서 전체에 걸쳐 설명된 다양한 양상들의 엘리먼트들의 구조 및 기능적 균등물들은 여기에 참조로서 명백하게 통합되며 청구범위를 포함하고자 하는 의도를 지닌다. 도한, 여기에 설명되지 않은 어떠한 것도 이러한 설명이 명시적으로 청구항에 참조 되었는지 여부와 관계없이 공중에게 공개된 것이 아니다. 엘리먼트가 "~하기 위한 수단"이라는 구를 이용하여 참조되거나 또는 방법 청구항의 경우, 엘리먼트가 "~하기 위한 단계"라는 구를 이용하여 참조되지 않는 한, 클레임 엘리먼트는 35 U.S.C §112, 6번째 단락하에서 해석되지 않을 것이다. 또한, 청구범위 또는 상세한 설명에 사용되는 용어 "포함하다(include)" 또한 "가지다(have)"의 문맥상, 이러한 용어는 용어 "포함하다(comprising)"과 유사한 방식으로 포함하고자 하는 의도를 지니며, 이는 "포함하다(comprising)"이 청구항에서 변경가능한 단어로서 사용되기 때문이다.

Claims (55)

  1. 송신기 또는 수신기 장치로서,
    하나 이상의 파일럿 인터레이스(interlace) 벡터들 및 하나 이상의 거리 벡터들을 포함하도록 구성되는 프로세싱 시스템을 포함하고, 상기 프로세싱 시스템은 상기 하나 이상의 파일럿 인터레이스 벡터들에 기반하여 제 1 슬롯 인터레이스를 제공하도록 추가적으로 구성되고, 상기 프로세싱 시스템은 상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 제 2 슬롯 인터레이스를 제공하도록 추가적으로 구성되는, 송신기 또는 수신기 장치.
  2. 제 1 항에 있어서, 상기 프로세싱 시스템은 상기 하나 이상의 파일럿 인터레이스 벡터들 및 심벌 인덱스에 기반하여 상기 제 1 슬롯 인터레이스를 제공하도록 추가적으로 구성되는, 송신기 또는 수신기 장치.
  3. 제 1 항에 있어서, 상기 하나 이상의 거리 벡터들은 복수의 거리 벡터들을 포함하고, 상기 프로세싱 시스템은 심벌 인덱스에 기반하여 상기 복수의 거리 벡터들로부터 하나의 거리 벡터를 선택하도록 추가적으로 구성되는, 송신기 또는 수신기 장치.
  4. 제 3 항에 있어서, 상기 프로세싱 시스템은 상기 제 1 슬롯 인터레이스 및 상기 선택된 거리 벡터에 기반하여 상기 제 2 슬롯 인터레이스를 제공하도록 추가적으로 구성되는, 송신기 또는 수신기 장치.
  5. 제 3 항에 있어서, 상기 하나 이상의 파일럿 인터레이스 벡터들은 복수의 파일럿 인터레이스 벡터들을 포함하며, 상기 프로세싱 시스템은 심벌 인덱스에 기반하여 상기 복수의 파일럿 인터레이스 벡터들로부터 하나의 파일럿 인터레이스 벡터를 선택하도록 추가적으로 구성되고, 상기 프로세싱 시스템은 상기 심벌 인덱스 및 상기 선택된 파일럿 인터레이스에 기반하여 상기 복수의 거리 벡터들로부터 상기 거리 벡터를 선택하도록 추가적으로 구성되는, 송신기 또는 수신기 장치.
  6. 제 1 항에 있어서, 상기 제 1 슬롯 인터레이스는 하나 이상의 파일럿 인터레이스들을 포함하고, 상기 제 2 슬롯 인터레이스는 데이터에 대한 하나 이상의 슬롯 인터레이스들을 포함하는, 송신기 또는 수신기 장치.
  7. 제 1 항에 있어서, 상기 프로세싱 시스템은 상기 제 2 슬롯 인터레이스를 제공하기 위해 상기 하나 이상의 거리 벡터들을 로테이트(rotate)하도록 추가적으로 구성되는, 송신기 또는 수신기 장치.
  8. 제 1 항에 있어서, 상기 프로세싱 시스템은 하나 이상의 스태거링(staggering) 패턴들에 기반하여 상기 하나 이상의 파일럿 인터레이스 벡터들을 제공하도록 추가적으로 구성되는, 송신기 또는 수신기 장치.
  9. 제 1 항에 있어서, 상기 프로세싱 시스템은 심벌 인덱스에 기반하여 상기 하나 이상의 파일럿 인터레이스 벡터들로부터 하나의 파일럿 인터레이스 벡터를 선택하도록 추가적으로 구성되는, 송신기 또는 수신기 장치.
  10. 제 1 항에 있어서, 상기 제 1 슬롯 인터레이스는 제 1 슬롯에 대한 것이며, 상기 제 2 슬롯 인터레이스는 제 2 슬롯에 대한 것이며, 상기 프로세싱 시스템은 상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 모든 다른 슬롯들에 대한 추가적인 슬롯 인터레이스들을 제공하도록 추가적으로 구성되는, 송신기 또는 수신기 장치.
  11. 제 1 항에 있어서, 상기 프로세싱 시스템은 전송 또는 수신 채널의 채널 추정치의 길이를 결정하도록 추가적으로 구성되는, 송신기 또는 수신기 장치.
  12. 제 1 항에 있어서, 상기 제 2 슬롯 인터레이스는 슬롯을 하나 이상의 인터레이스들로 매핑하거나 또는 인터레이스를 하나 이상의 슬롯들로 매핑하도록 구성되고, 심벌은 하나 이상의 MAC 시간 유닛들에 대응하고 또는 MAC 시간 유닛은 하나 이상의 심벌들에 대응하는, 송신기 또는 수신기 장치.
  13. 송신기, 또는 수신기 장치로서,
    하나 이상의 파일럿 인터레이스 벡터들을 포함시키기 위한 수단;
    하나 이상의 거리 벡터들을 포함시키기 위한 수단;
    상기 하나 이상의 파일럿 인터레이스 벡터들에 기반하여 제 1 슬롯 인터레이스를 제공하기 위한 수단; 및
    상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 제 2 슬롯 인터레이스를 제공하기 위한 수단을 포함하는, 송신기 또는 수신기 장치.
  14. 제 13 항에 있어서, 상기 제 1 슬롯 인터레이스를 제공하기 위한 수단은 상기 하나 이상의 파일럿 인터레이스 벡터들 및 심벌 인덱스에 기반하여 상기 제 1 슬롯 인터레이스를 제공하도록 구성되는, 송신기 또는 수신기 장치.
  15. 제 13 항에 이어서, 상기 하나 이상의 거리 벡터들은 복수의 거리 벡터들을 포함하고, 상기 송신기 또는 수신기 장치는 심벌 인덱스에 기반하여 상기 복수의 거리 벡터들로부터 하나의 거리 벡터를 선택하기 위한 수단을 추가적으로 포함하는, 송신기 또는 수신기 장치.
  16. 제 15 항에 있어서, 상기 제 2 슬롯 인터레이스를 제공하기 위한 수단은 상기 제 1 슬롯 인터레이스 및 상기 선택된 거리 벡터에 기반하여 상기 제 2 슬롯 인터레이스를 제공하도록 구성되는, 송신기 또는 수신기 장치.
  17. 제 15 항에 있어서, 상기 하나 이상의 파일럿 인터레이스 벡터들은 복수의 파일럿 인터레이스 벡터들을 포함하며, 상기 송신기 또는 수신기 장치는:
    심벌 인덱스에 기반하여 상기 복수의 파일럿 인터레이스 벡터들로부터 하나의 파일럿 인터레이스 벡터를 선택하기 위한 수단; 및
    상기 심벌 인덱스 및 상기 선택된 파일럿 인터레이스에 기반하여 상기 복수의 거리 벡터들로부터 상기 거리 벡터를 선택하기 위한 수단을 추가적으로 포함하는, 송신기 또는 수신기 장치.
  18. 제 13 항에 있어서, 상기 제 1 슬롯 인터레이스는 하나 이상의 파일럿 인터레이스들을 포함하고, 상기 제 2 슬롯 인터레이스는 데이터에 대한 하나 이상의 슬롯 인터레이스들을 포함하는, 송신기 또는 수신기 장치.
  19. 제 13 항에 있어서, 상기 제 2 슬롯 인터레이스를 제공하기 위해 상기 하나 이상의 거리 벡터들을 로테이트하기 위한 수단을 추가적으로 포함하는, 송신기 또는 수신기 장치.
  20. 제 13 항에 있어서, 하나 이상의 스태거링 패턴에 기반하여 상기 하나 이상의 파일럿 인터레이스 벡터들을 제공하기 위한 수단을 추가적으로 포함하는, 송신기 또는 수신기 장치.
  21. 제 13 항에 있어서, 심벌 인덱스에 기반하여 상기 하나 이상의 파일럿 인터레이스 벡터들로부터 하나의 파일럿 인터레이스 벡터를 선택하기 위한 수단을 추가적으로 포함하는, 송신기 또는 수신기 장치.
  22. 제 13 항에 있어서, 상기 제 1 슬롯 인터레이스는 제 1 슬롯에 대한 것이며, 상기 제 2 슬롯 인터레이스는 제 2 슬롯에 대한 것이며, 상기 송신기 또는 수신기 장치는 상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 모든 다른 슬롯들에 대한 추가적인 슬롯 인터레이스들을 제공하기 위한 수단을 추가적으로 포함하는, 송신기 또는 수신기 장치.
  23. 제 13 항에 있어서, 전송 또는 수신 채널의 채널 추정치의 길이를 결정하기 위한 수단을 추가적으로 포함하는, 송신기 또는 수신기 장치.
  24. 제 13 항에 있어서, 상기 제 2 슬롯 인터레이스는 슬롯을 하나 이상의 인터레이스들로 매핑하거나 또는 인터레이스를 하나 이상의 슬롯들로 매핑하도록 구성되고, 심벌은 하나 이상의 MAC 시간 유닛들에 대응하고 또는 MAC 시간 유닛은 하나 이상의 심벌들에 대응하는, 송신기 또는 수신기 장치.
  25. 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법으로서,
    하나 이상의 파일럿 인터레이스 벡터들을 수신하는 단계;
    하나 이상의 거리 벡터들을 수신하는 단계;
    상기 하나 이상의 파일럿 인터레이스 벡터들에 기반하여 제 1 슬롯 인터레이스를 제공하는 단계; 및
    상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 제 2 슬롯 인터레이스를 제공하는 단계를 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  26. 제 25 항에 있어서, 상기 제 1 슬롯 인터레이스를 제공하는 단계는 상기 하나 이상의 파일럿 인터레이스 벡터들 및 심벌 인덱스에 기반하여 상기 제 1 슬롯 인터레이스를 제공하는 단계를 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  27. 제 25 항에 있어서, 상기 하나 이상의 거리 벡터들은 복수의 거리 벡터들을 포함하고, 상기 방법은 심벌 인덱스에 기반하여 상기 복수의 거리 벡터들로부터 하나의 거리 벡터를 선택하는 단계를 더 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  28. 제 27 항에 있어서, 상기 제 2 슬롯 인터레이스를 제공하는 단계는 상기 제 1 슬롯 인터레이스 및 상기 선택된 거리 벡터에 기반하여 상기 제 2 슬롯 인터레이스를 제공하는 단계를 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  29. 제 27 항에 있어서, 상기 하나 이상의 파일럿 인터레이스 벡터들은 복수의 파일럿 인터레이스 벡터들을 포함하며, 상기 방법은:
    심벌 인덱스에 기반하여 상기 복수의 파일럿 인터레이스 벡터들로부터 하나의 파일럿 인터레이스 벡터를 선택하는 단계; 및
    상기 심벌 인덱스 및 상기 선택된 파일럿 인터레이스에 기반하여 상기 복수의 거리 벡터들로부터 상기 거리 벡터를 선택하는 단계를 추가적으로 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  30. 제 25 항에 있어서, 상기 제 1 슬롯 인터레이스는 하나 이상의 파일럿 인터레이스들을 포함하고, 상기 제 2 슬롯 인터레이스는 데이터에 대한 하나 이상의 슬롯 인터레이스들을 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  31. 제 25 항에 있어서, 상기 제 2 슬롯 인터레이스를 제공하기 위해 상기 하나 이상의 거리 벡터들을 로테이트하는 단계를 더 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  32. 제 25 항에 있어서, 하나 이상의 스태거링 패턴에 기반하여 상기 하나 이상의 파일럿 인터레이스 벡터들을 제공하는 단계를 추가적으로 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  33. 제 25 항에 있어서, 심벌 인덱스에 기반하여 상기 하나 이상의 파일럿 인터레이스 벡터들로부터 하나의 파일럿 인터레이스 벡터를 선택하는 단계를 추가적으로 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  34. 제 25 항에 있어서, 상기 제 1 슬롯 인터레이스는 제 1 슬롯에 대한 것이며, 상기 제 2 슬롯 인터레이스는 제 2 슬롯에 대한 것이며, 상기 방법은 상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 모든 다른 슬롯들에 대한 추가적인 슬롯 인터레이스들을 제공하는 단계를 추가적으로 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  35. 제 25 항에 있어서, 전송 또는 수신 채널의 채널 추정치의 길이를 결정하는 단계를 추가적으로 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  36. 제 25 항에 있어서, 상기 제 2 슬롯 인터레이스는 슬롯을 하나 이상의 인터레이스들로 매핑하거나 또는 인터레이스를 하나 이상의 슬롯들로 매핑하고 심벌은 하나 이상의 MAC 시간 유닛들에 대응하고 또는 MAC 시간 유닛은 하나 이상의 심벌들에 대응하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  37. 제 25 항에 있어서, 상기 제 2 슬롯 인터레이스를 제공하는 단계는:
    k1-비트 길이 수로서 심벌 인덱스의 두배를 나타내는 단계 ― 여기서, k1은 정수 ―;
    n1 개의 k1-비트 수에 대한 1번째 그룹들을 결정하는 단계 ― 여기서, 상기 1번째 그룹들 각각은 m-비트 길이이고, m은 2이상이며, m은 k1보다 작으며, m은 정수이고, n1은 정수이며, 그리고 1번째 그룹들은 1번째 그룹 1 내지 1번째 그룹 n1으로서 나타냄 ―;
    k1-비트 길이 수를 1번째 그룹 1 내지 1번째 그룹 n1으로 그룹화하는 단계; 및
    k2-비트 길이 수를 생성하기 위해 상기 1번째 그룹 1 내지 1번째 그룹 n1을 더하는 단계 ― 여기서, k2는 k1보다 작으며, k2는 정수 ― 를 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  38. 제 37 항에 있어서, 상기 제 2 슬롯 인터레이스를 제공하는 단계는:
    ki-비트 길이 수에 대한 ni 개의 i번째 그룹들을 결정하는 단계 ― 여기서, 상기 i번째 그룹들 각각은 m-비트 길이이고, i는 정수이며, i는 1보다 크며, i번째 그룹들은 i번째 그룹 1 내지 i번째 그룹 ni 으로서 나타냄 ―;
    ki-비트 길이 수를 i번째 그룹 1 내지 i번째 그룹 ni으로 그룹화하는 단계;
    ki +1-비트 길이 수를 생성하기 위해 상기 i번째 그룹 1 내지 i번째 그룹 ni을 더하는 단계 ― 여기서, ki + 1는 ki보다 작으며, ki + 1는 정수 ―;
    i를 증분(increment)하는 단계; 및
    ni 개의 i번째 그룹들을 결정하는 단계, ki-비트 길이 수를 그룹화하는 단계, i번째 그룹 1 내지 i번째 그룹 ni을 더하는 단계, 및 i를 증분하는 단계를 ki +1이 m보다 같거나 작아질 때까지 반복하는 단계를 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  39. 제 25 항에 있어서,
    데이터 스트림들을 심벌들로 변환(convert)하는 단계;
    상기 심벌들을 슬롯들로 할당하는 단계;
    상기 제 1 슬롯 인터레이스 및 상기 제 2 슬롯 인터레이스를 이용하여 상기 슬롯들을 인터레이스들로 매핑하는 단계 ― 여기서, 상기 제 1 슬롯 인터레이스는 하나 이상의 파일럿 인터레이스들을 포함하고, 상기 제 2 슬롯 인터레이스는 데이터에 대한 하나 이상의 슬롯 인터레이스들을 포함함 ―;
    변조를 수행하는 단계;
    변조된 신호를 생성하는 단계; 및
    상기 변조된 신호를 전송하는 단계를 더 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  40. 제 25 항에 있어서,
    심벌들을 획득하는 단계;
    상기 심벌들을 인터레이스들로 분리(seperate)하는 단계;
    상기 제 1 슬롯 인터레이스 및 상기 제 2 슬롯 인터레이스를 이용하여 상기 슬롯들을 인터레이스들을 슬롯들로 매핑하는 단계 ― 여기서, 상기 제 1 슬롯 인터레이스는 하나 이상의 파일럿 인터레이스들을 포함하고, 상기 제 2 슬롯 인터레이스는 데이터에 대한 하나 이상의 슬롯 인터레이스들을 포함함 ―;
    상기 슬롯들로부터 변조 심벌들을 생성하는 단계; 및
    상기 변조 심벌들을 데이터 스트림들로 변환하는 단계를 더 포함하는, 슬롯 인터레이스들을 제공하거나 또는 송신기 또는 수신기 장치에서 통신을 제공하는 방법.
  41. 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체로서, 상기 명령들은:
    하나 이상의 파일럿 인터레이스 벡터들을 수신하기 위한 코드;
    하나 이상의 거리 벡터들을 수신하기 위한 코드;
    상기 하나 이상의 파일럿 인터레이스 벡터들에 기반하여 제 1 슬롯 인터레이스를 제공하기 위한 코드; 및
    상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 제 2 슬롯 인터레이스를 제공하기 위한 코드들을 포함하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  42. 제 41 항에 있어서, 상기 제 1 슬롯 인터레이스를 제공하기 위한 코드는 상기 하나 이상의 파일럿 인터레이스 벡터들 및 심벌 인덱스에 기반하여 상기 제 1 슬롯 인터레이스를 제공하기 위한 코드를 포함하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  43. 제 41 항에 있어서, 상기 하나 이상의 거리 벡터들은 복수의 거리 벡터들을 포함하고, 상기 명령들은 심벌 인덱스에 기반하여 상기 복수의 거리 벡터들로부터 하나의 거리 벡터를 선택하기 위한 코드를 더 포함하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  44. 제 43 항에 있어서, 상기 제 2 슬롯 인터레이스를 제공하기 위한 코드는 상기 제 1 슬롯 인터레이스 및 상기 선택된 거리 벡터에 기반하여 상기 제 2 슬롯 인터레이스를 제공하기 위한 코드를 포함하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  45. 제 43 항에 있어서, 상기 하나 이상의 파일럿 인터레이스 벡터들은 복수의 파일럿 인터레이스 벡터들을 포함하며, 상기 명령들은:
    심벌 인덱스에 기반하여 상기 복수의 파일럿 인터레이스 벡터들로부터 하나의 파일럿 인터레이스 벡터를 선택하기 위한 코드; 및
    상기 심벌 인덱스 및 상기 선택된 파일럿 인터레이스에 기반하여 상기 복수의 거리 벡터들로부터 상기 거리 벡터를 선택하기 위한 코드를 추가적으로 포함하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  46. 제 41 항에 있어서, 상기 제 1 슬롯 인터레이스는 하나 이상의 파일럿 인터레이스들을 포함하고, 상기 제 2 슬롯 인터레이스는 데이터에 대한 하나 이상의 슬롯 인터레이스들을 포함하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  47. 제 41 항에 있어서, 상기 명령들은 상기 제 2 슬롯 인터레이스를 제공하기 위해 상기 하나 이상의 거리 벡터들을 로테이트하기 위한 코드를 더 포함하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  48. 제 41 항에 있어서, 상기 명령들은 하나 이상의 스태거링 패턴에 기반하여 상기 하나 이상의 파일럿 인터레이스 벡터들을 제공하기 위한 코드를 추가적으로 포함하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  49. 제 41 항에 있어서, 상기 명령들은 심벌 인덱스에 기반하여 상기 하나 이상의 파일럿 인터레이스 벡터들로부터 하나의 파일럿 인터레이스 벡터를 선택하기 위한 코드를 추가적으로 포함하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  50. 제 41 항에 있어서, 상기 제 1 슬롯 인터레이스는 제 1 슬롯에 대한 것이며, 상기 제 2 슬롯 인터레이스는 제 2 슬롯에 대한 것이며, 상기 명령들은 상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 모든 다른 슬롯들에 대한 추가적인 슬롯 인터레이스들을 제공하기 위한 코드를 추가적으로 포함하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  51. 제 41 항에 있어서, 상기 명령들은 전송 또는 수신 채널의 채널 추정치의 길이를 결정하기 위한 코드를 추가적으로 포함하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  52. 제 41 항에 있어서, 상기 제 2 슬롯 인터레이스는 슬롯을 하나 이상의 인터레이스들로 매핑하거나 또는 인터레이스를 하나 이상의 슬롯들로 매핑하고, 심벌은 하나 이상의 MAC 시간 유닛들에 대응하고 또는 MAC 시간 유닛은 하나 이상의 심벌들에 대응하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  53. 제 41 항에 있어서, 상기 명령들은 k1-비트 길이 수로서 심벌 인덱스의 두배를 나타내기 위한 코드 ― 여기서, k1은 정수 ―;
    k1-비트 수에 대한 n1 개의 1번째 그룹들을 결정하기 위한 코드 ― 여기서, 상기 1번째 그룹들 각각은 m-비트 길이이고, m은 2이상이며, m은 k1보다 작으며, m은 정수이고, n1은 정수이며, 그리고 1번째 그룹들은 1번째 그룹 1 내지 1번째 그룹 n1으로서 나타냄 ―;
    k1-비트 길이 수를 1번째 그룹 1 내지 1번째 그룹 n1으로 그룹화하기 위한 코드; 및
    k2-비트 길이 수를 생성하기 위해 상기 1번째 그룹 1 내지 1번째 그룹 n1을 더하기 위한 코드 ― 여기서, k2는 k1보다 작으며, k2는 정수 ― 를 더 포함하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  54. 제 53 항에 있어서, 상기 명령들은 ki-비트 길이 수에 대한 ni 개의 i번째 그룹들을 결정하기 위한 코드 ― 여기서, 상기 i번째 그룹들 각각은 m-비트 길이이고, i는 정수이며, i는 1보다 크며, i번째 그룹들은 i번째 그룹 1 내지 i번째 그룹 ni 으로서 나타냄 ―;
    ki-비트 길이 수를 i번째 그룹 1 내지 i번째 그룹 ni으로 그룹화하기 위한 코드;
    ki +1-비트 길이 수를 생성하기 위해 상기 i번째 그룹 1 내지 i번째 그룹 ni을 더하기 위한 코드 ― 여기서, ki + 1는 ki보다 작으며, ki + 1는 정수 ―;
    i를 증분하기 위한 코드; 및
    ni 개의 i번째 그룹들을 결정하는 단계, ki-비트 길이 수를 그룹화하는 단계, i번째 그룹 1 내지 i번째 그룹 ni을 더하는 단계, 및 i를 증분하는 단계를 ki +1이 m보다 같거나 작아질때까지 반복하기 위한 코드를 더포함하는, 송신기 또는 수신기 장치에 의해 실행가능한 명령들을 포함하는 판독가능한 매체.
  55. 송신기 또는 수신기 장치로서,
    하나 이상의 파일럿 인터레이스 벡터들을 포함시키도록 구성되는 파일럿 인터레이스 벡터 유닛;
    하나 이상의 거리 벡터들을 포함시키도록 구성되는 거리 벡터 유닛; 및
    상기 하나 이상의 파일럿 인터레이스 벡터들에 기반하여 제 1 슬롯 인터레이스를 제공하도록 구성되고 상기 제 1 슬롯 인터레이스 및 상기 하나 이상의 거리 벡터들에 기반하여 제 2 슬롯 인터레이스를 제공하도록 추가적으로 구성되는 슬롯 인터레이스 계산 유닛을 포함하는, 송신기 또는 수신기 장치.
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