KR20100048914A

KR20100048914A - 고성능 클래스 ｄ 오디오 증폭기를 위한 방법 및 장치

Info

Publication number: KR20100048914A
Application number: KR1020090103492A
Authority: KR
Inventors: 제프 코토브스키; 치장 인
Original assignee: 모노리틱 파워 시스템즈
Priority date: 2008-10-31
Filing date: 2009-10-29
Publication date: 2010-05-11
Also published as: CN101958691B; US20100109768A1; CN101958691A; US7843260B2

Abstract

본 명세서는 PWM 입력 신호를 수신하고 제어 신호를 생성하는 변조기 회로, 구동기 제어 회로, 스위칭 회로, 및 피드백 회로를 포함하는 고성능 클래스 D 오디오 증폭기 회로를 위한 방법 및 장치를 제공한다. 구동기 제어 회로는 스위칭 회로에 대한 구동 신호를 생성하도록 되어 있다. 구동 신호는 제어 신호의 정보에 기초하여 제1 펄스 신호와 제2 펄스 신호 중 어느 하나를 선택함으로써 각 사이클에서 PWM 출력 신호에서의 잡음과 왜곡에 대한 보상을 제공한다.

PWM 입력 신호, 제어 신호, 변조기 회로, 구동기 제어 회로, 스위칭 회로, 피드백 회로, 고성능 클래스 D 오디오 증폭기 회로, 구동 신호, PWM 출력 신호, 잡음, 왜곡, 보상

Description

고성능 클래스 Ｄ 오디오 증폭기를 위한 방법 및 장치{METHOD AND APPARATUS FOR HIGH PERFORMANCE CLASS D AUDIO AMPLIFIERS}

본 명세서는 일반적으로 아날로그 집적 회로의 분야에 관한 것으로, 보다 구체적으로, 본 명세서는 클래스-D 전력 증폭기에 관한 것이다.

최근 몇 년 동안, 오디오 응용에서 클래스 D 증폭기의 사용이 널리 확산되고 있다. 클래스 D 증폭기는 상당히 효율적이고 소형(compact)이며, 냉각 요건들(cooling requirements) 및 전원의 감소를 유도한다. 이러한 클래스-D 전력 증폭기의 동작 원리는 아날로그 혹은 디지털 오디오 신호를 고주파수 PWM(pulse width modulation) 신호로 변환한 다음, 생성된 PWM 신호를 사용하여 하프-브리지(half-bridge) 혹은 풀-브리지(full-bridge) 토폴로지에서 전력 MOSFET들을 구동한다는 것이다. 수동 LPF들(passive low pass filters)이 최종적으로 사용되어 전력 MOSFET들의 출력 신호를 오디오 스피커에 적합한 저주파수 아날로그 파형으로 변환한다.

클래스-D 증폭기를 구현하는 상기 접근법은 비교적 간단하다. 그러나, 고품질 오디오 신호를 생성하기 위해서는, 이러한 증폭기 가치 어드레싱과 관련하여 여 전히 많은 문제들(issues)이 존재한다. 하나의 주요한 문제는 전원 잡음 및 비-이상적인 출력 스테이지에 의한 출력 아날로그 신호의 열화이다.

하프-브리지 토폴로지에 대해, 그들은 본래 싱글-엔드되므로(single-ended) 공통-모드 리젝션(common-mode rejection)이 없고, 증폭기의 전원 상의 임의의 잡음이 출력에 직접 결합될 것이다. 이러한 바람직하지 않은 효과는 디지털 클래스-D 증폭기에 대해 더 나빠지게 되는데, 여기서, 전력 MOSFET들은 전원과 출력 사이에서 스위칭되고, 본질적으로 전원이 전압 기준으로서 사용된다. 따라서, 추가적인 잡음 소거 구조가 없이는, 하프-브리지 클래스-D 증폭기의 PSRR(power supply rejection ratio) 성능은 용인할 수 없다. 하프-브리지 토폴로지와는 달리, 풀-브리지 클래스-D 증폭기는, 결과적으로 얻는(resulting) 차동 출력이 동일한 전원으로부터 동력을 공급받기 때문에 출력에 대한 전원 잡음 효과를 제거하기에 충분한 공통 모드 리젝션 능력을 갖는다. 그러나, 그들은 여전히 전원의 과도 현상(transient behavior)을 겪고, 이는 부하 변동으로 인한 DC 전원 레벨의 변화에 기인한 것일 수 있다. 또한, 스위칭 회로에서의 미스매치 및 비-이상적인 전력 MOSFET들 역시 풀-브리지 토폴로지의 PSRR 성능을 열화시킬 것이다.

클래스 D 오디오 증폭기에서 잡음을 억제하기 위해 종종 사용되는 또 다른 접근법은 시그마 델타 변조기 구성이다. 시그마 델타 변조기는 고주파수에서 잡음을 성형(shape)한 다음 LPF(low pass filters)를 사용하여 오디오 아날로그 신호만 을 출력한다. 도 1을 참고하면, 그의 잡음 성능을 향상시키기 위한 시그마-델타 변조기 구성의 사용을 도시하는 종래 기술의 클래스 D 증폭기(100)의 개략도가 도시된다. 종래 기술의 클래스 D 증폭기(100)는 입력 단자(101)에서 아날로그 입력 신호(V_IN)를 수신한다. 시그마 델타 변조기는 가산 회로(summing circuit; 102), 비교기(104)에 접속된 적분기(103), 및 피드백 출력 신호와 아날로그 입력 신호(V_IN) 사이의 차이를 원래의 아날로그 입력 신호(V_IN)에 부과된 양자화된 잡음 스파이크(quantized noise spikes)를 보유하는 비트 스트림으로 변환하는 래치(105)를 포함한다. 그 다음 푸시-풀 모드(push-pull mode)에서 동작하는 상측(high-side) MOSFET 트랜지스터(107_1) 및 하측(low-side) MOSFET 트랜지스터(107_2)를 포함하는 스위칭 회로(107)가, 비트 스트림을 펄스 변조(pulse modulate)하는데에 이용된다. 원래의 PWM 입력 신호(V_IN)를 다시 얻기 위해, 단순한 LC LPF(109)가 사용되어 고주파수에서 성형된 잡음 스파이크를 필터링한다. 그러나, 상기 기술은 PWM 입력에 대해 결점을 갖는데, 그 이유는 출력 주파수가 직접적으로 제어되지 않고 컴포넌트 변동에 영향을 받기 때문이다. 또한, 비 이상적인 전력 MOSFET 트랜지스터들(107_1, 107_2) 및 적분기(103)에 의해 야기된 왜곡은 종래 기술의 클래스 D 오디오 증폭기(100)에 의해 정정되지 않은 채 남아 있는다. 적분기(103)의 시상수는 스위칭 회로(107)의 스위칭 레이트에 영향을 미칠 수도 있다. 게다가, 스위칭 회로(107)의 출력에서의 인덕터 전류는 종종 의도치 않게 구동 신호의 펄스 폭을 연장(stretch)시키거나 단축(shorten)시킨다.

본 명세서는 잡음 및 왜곡 양쪽 모두를 처리할 수 있는 고성능 클래스 D 오디오 증폭기 회로를 제공한다. 본 명세서의 클래스 D 증폭기는: PWM 입력 신호를 수신하고 제어 신호를 생성하는 변조기 회로, 구동기 제어 회로, 스위칭 회로, 및 피드백 회로를 포함한다. 구동기 제어 회로는 스위칭 회로를 위한 구동 신호를 생성하도록 되어 있다. 구동 신호는 제어 신호의 정보에 기초하여 제1 펄스 신호와 제2 펄스 신호 중 어느 하나를 선택함으로써 각 사이클에서 출력 신호에서의 잡음 및 왜곡에 대해 보상(compensation)한다.

또한, 클래스 D 오디오 증폭기에서 낮은 신호 왜곡을 제공하는 방법이 개시되며, 이 방법은: 피드백 출력 신호를 제공하는 단계; 제어 신호를 얻기 위해 피드백 출력 신호와 입력 신호 사이의 차이 신호를 양자화하는 단계; 및 제어 신호에 기초하여 출력 신호의 듀티 사이클을 변조함으로써 각 사이클의 끝에서 출력 신호에 대해 보상하는 단계를 포함한다.

본 명세서는 잡음 및 왜곡 양쪽 모두를 처리할 수 있는 고성능 클래스 D 오디오 증폭기 회로를 제공한다.

이 명세서에 포함되고 일부를 형성하는 첨부된 도면은 본원의 실시예를 도시하고, 그에 대한 설명과 함께, 본원의 원리를 설명하는 역할을 한다.

이제 본원의 바람직한 실시예가 상세히 언급될 것이고, 그들의 실례는 첨부 도면에 도시될 것이다. 본원은 바람직한 실시예와 관련하여 기술될 것이지만, 이러한 실시예들로 본원을 한정하려는 의도가 아님은 물론이다. 반대로, 본원은 첨부된 청구항들에 의해 정의된 바와 같이 본원의 의도 및 범위 내에 포함될 수도 있는 대안, 변경, 및 등가물을 커버하도록 의도된 것이다. 또한, 본 명세서의 후술하는 상세한 기술에 있어서, 본 명세서에 대한 완전한 이해를 제공하기 위해 다수의 특정 상세가 진술된다. 그러나, 본 명세서는 이러한 특정 상세없이 실행될 수도 있음이 당업자에게는 자명할 것이다. 그 외의 예에서, 본 명세서의 양상들이 모호해지지 않도록 하기 위해, 공지된 방법들, 절차들, 구성요소들, 및 회로들을 불필요하게 상세히 기술하지는 않을 것이다.

도 2를 참조하면, 본 명세서의 일 실시예에 따른 클래스 D 오디오 증폭기(200)의 구조를 보여주는 블록도가 도시된다. 클래스 D 오디오 증폭기(200)는 PWM_IN(Pulse Width Modulation input signal)을 수신하여 제1 저항기(202)를 사용하여 PWM 입력 전류 신호로 변환한다. 또한 출력되는 PWM 신호(PWM_OUT)는 제2 저항기(210)를 이용하여 PWM 출력 전류 신호로 변환된다. PWM 출력 전류 신호는 피드백 회로(209)에 의해 입력 단자(201) 쪽으로 피드백된다. 감산기(203)는 PWM 출력 전류 신호에서 PWM 입력 전류 신호를 감산한다. 그 결과로 얻은, 잡음 스파이크와 PWM 입력 신호 둘 다를 포함하는 차이 신호(difference signal)(PWM_△)가 적분기(204)로 유입되어 차이 신호의 평균 값(PWM_a)이 추정될 수 있다. 이어서, 차이 신호(PWM_a)의 평균 값이 비교기(205)에 의해 양자화되어 제어 신호(PWM_q)를 얻는다. 당업자들은 여기서 205가 멀티-레벨 회로일 수도 있고, 그것이 비교기로 한정되지 않음을 이해해야 한다. 비교기(205)는 제1 전압 레벨 V_REF ₊ 및 제2 전압 레벨 V_REF _-과 평균 차이 신호 (PWM_a)를 비교한다. 이들 2개의 기준 값을 넘는 잡음 스파이크들만이 논리 HIGH 신호와 논리 LOW 신호 중 어느 하나로 양자화될 것이다. 다시 말해, 원하지 않는 잡음 스파이크는 고주파수로 성형된다. 구동기 제어 회로(206)는 제어 신호(PWM_q)를 수신하고, 후속하는 비-이상적인 스위칭 회로(107)로 인해 야기된 왜곡에 대해 보상하기 위해 PWM 입력 전류 신호에 포함된 정보에 기초하여 각 펄스의 펄스 폭을 변조한다. 하나의 실시예에서, 구동기 제어 회로(206)는, 펄스 폭이 스위칭 회로(207)의 요소들(elements)에 의해 야기된 펄스 연장 왜곡(pulse stretching distortions)에 의해 결정되는 더 긴 펄스 신호와 더 짧은 펄스 신호 중 어느 하나를 선택한다. PWM 출력 신호(PWM_OUT)는 LPF(211)로 입력되어 여기서 잡음이 필터링되고 원하는 오디오 신호(V_OUT)만 유지된다. 또한, 본 명세서의 일 실시예에 따르면, 펄스 폭 PWM 출력 신호(PWM_OUT)에서의 임의의 왜곡은 구동기 제어 회로(206)에 의해 정정된다. 끝으로, LPF(211)의 출력은 오디오 스피커(212)에 접속된다. 당업자는, 유도 부하(inductive load), 즉, 유도 스피커에 대해서는, LPF(211)가 필요하지 않다는 것을 이해할 수 있을 것이다.

도 3을 참조하면, 본 명세서에 따른 구동기 제어 회로의 구조를 포함하는 클 래스 D 오디오 증폭기(300)의 일 실시예에 대한 블록도가 도시된다. 클래스 D 오디오 증폭기(300)는 PWM 입력 신호(PWM_IN)를 수신하는 PWM 입력 단자(301)를 포함한다. 다음으로, 레벨 시프터 회로(302)는 PWM 입력 단자(301)에 접속되어, PWM 입력 신호를 스위칭 회로(320)의 전력 MOSFET 트랜지스터의 신호 레벨로 가져간다. 그 다음, 변조기 회로(303)는 레벨 시프터 회로(302)의 출력 및 PWM 출력 신호(PWM_OUT)를 수신하도록 접속된다. 하나의 실시예에서, 레벨 시프터 회로(302)의 출력 및 PWM 출력 신호(PWM_OUT)는 그들 사이의 차이를 판정하기에 앞서 우선 전류 신호로 변환된다. 변조기 회로(303)의 출력은 구동기 제어 회로(310)에 입력된다. 구동기 제어 회로(310)의 출력은, 이번에는, 스위칭 회로(320)를 구동한다.

계속해서 도 3을 참조하면, 하나의 실시예에서, 구동기 제어 회로(310)는 지연 회로(311), 제1 펄스-폭 변조 회로(312), 제2 펄스-폭 변조 회로(313), 다중화기(314), 래치(316), 및 인버터(315)를 포함한다. 지연 회로(311)는 PWM 입력 신호(PWM_IN)를 수신하여 지연된 신호(PWM_dly)를 생성한다. 다음으로, 지연된 신호(PWM_dly)는 제1 펄스-폭 변조 회로(312) 및 제2 펄스-폭 변조 회로(313)에 각각 결합된다. 제1 펄스-폭 변조 회로(312)의 출력(PWM_L) 및 제2 펄스-폭 변조 회로(313)의 출력(PWM_S)은 다중화기(314)에 결합된다. 래치(316)는 래치(316)의 입력 단자에서 변조기 회로(303)로부터 제어 신호(PWM_q)를 수신하도록 결합된다. 래 치(316)의 클록 단자는, 입력 단자가 지연 회로(311)의 출력(PWM_dly)에 접속된 인버터(315)의 출력에 접속된다. 구동기 제어 회로(310)를 갖는 클래스 D 오디오 증폭기(300)의 동작은 도 5 및 도 6을 참조하여 아래 상세히 설명될 것이다.

도 4를 참조하면, 본 명세서의 일 실시예에 따른 구동기 제어 회로(400)의 개략도가 도시된다. 구조적으로, 구동기 제어 회로(400)는 PWM_IN(Pulse Width Modulation input signal)을 수신하도록 되어 있는 입력 단자(401)에 접속된 지연 회로(402)를 포함한다. 지연 회로(402)의 출력은 NAND 게이트(403) 및 NOR 게이트(404)에 접속되어 있다. 이러한 실시예에서, NAND 게이트(403)는 도 3의 제1 펄스-폭 변조 회로(312)의 일례이고 NOR 게이트(404)는 도 3의 제2 펄스-폭 변조 회로(313)의 일례이다. NAND 게이트(403)와 NOR 게이트(404) 양측의 다른 입력 단자들은 입력 단자(401)에 접속된다. NOR 게이트(404)의 출력 단자는 다중화기(405)에 입력된다. 출력 단자(409)는 인버터(408)에 접속된 래치(407)의 명령에 의존하여 NAND 게이트(403)의 출력 신호(PWM_S)와 NOR 게이트(404)의 출력 신호(PWM_L) 중 어느 하나를 출력한다. 하나의 실시예에서, 래치(407)는 클록형 D 플립 플롭(clocked D flip flop)이다.

클록형 D 플립 플롭(407)의 D 입력 단자는 단자(406)에서 변조기 회로(303)로부터 제어 신호(PWM_q)를 수신하도록 접속된다. 클록형 D 플립 플롭(407)의 Q 출력 단자는 인버터(408)의 입력 단자 및 다중화기(405)의 제2 선택 단자에 접속된다. 인버터(408)의 출력 단자는 다중화기(405)의 제1 선택 단자에 접속된다. 하 나의 실시예에서, 도 4에 도시된 바와 같이, 다중화기(405)는 제1 인버터(405_1) 및 제2 인버터(405_2)를 포함한다.

이제, 도 5를 참조하면, 본 명세서의 일 실시예에 따른 구동기 제어 회로(400)의 PWM 신호의 신호 그래프(500)(신호 타이밍도로도 불림)가 도시된다. 입력 단자(401)에서 수신된 것으로 나타나는 PWM 입력 신호(PWM_IN)는 그래프(501)로 도시된다. 도시된 바와 같이, PWM 입력 신호(PWM_IN)(501)는 가변 펄스 폭을 갖는 펄스 폭 변조 신호이다. 지연 회로(402)의 출력(PWM_dly)을 나타내는 그래프(502)가 도시된다. 지연된 신호(PWM_dly)(502)는 PWM 입력 신호(PWM_IN)가 지연량 δ만큼 지연된 것이다. 하나의 실시예에서, 지연 값 δ은 바람직한 PWM 출력 신호(PWM_OUT)와 왜곡된 PWM 출력 신호 사이의 최대 차이와 등가인 펄스 폭보다 더 크도록 신중하게 선택된다. 그렇지 않으면, 피드백 루프(209)는 최악의 경우에 왜곡된 PWM 출력 신호(PWM_OUT)를 정정할 수 없다. 다음으로, NAND 게이트(403)의 출력 신호(PWM_S)를 나타내는 그래프(504)가 도시된다. 도 4에 도시된 바와 같이, NAND 게이트(403)는 그의 제1 입력 단자에서 PWM 입력 신호(PWM_IN)를 수신하고 그의 제2 입력 단자에서 지연된 PWM 입력 신호(PWM_dly)를 수신한다. 어느 하나의 입력 신호가 LOW로 갈 때에 출력 신호(PWM_S)가 오직 HIGH로만 간다. 한편, NOR 게이트(404)의 출력의 출력 신호(PWM_L)를 나타내는 그래프(503)가 도시된다. 당연히, NOR 게이트(404)로의 입 력 신호들 둘 다 LOW로 갈 때에는 출력 신호(PWM_L)가 오직 HIGH로만 간다. 끝으로, 다중화기(405)의 구동 신호(PWM_DR)는 그래프(505)로 도시된다. 하나의 실시예에서, 클록형 D 플립 플롭(407)은 NAND 게이트(403)의 출력 신호(PWM_S)에 의해 클록된다. 출력 신호(PWM_S)가 LOW로 갈 때마다, 클록형 D 플립 플롭(407)은 단축된 PWM 신호(PWM_S)와 연장된 PWM 신호(PWM_L) 중 어느 하나를 래치아웃한다.

다시 도 2, 도 4, 및 도 5를 참조하면, 입력 단자(201)로부터의 바람직한 신호인 PWM 입력 신호(PWM_IN), 및 지연된 버전(PWM_dly)이 각각 NAND 게이트(403) 및 NOR 게이트(404)로 들어감을 알 수 있다. 그 결과로 얻은 출력은 NAND 게이트(403)의 출력에서는 더 짧은 펄스 폭을 갖는 PWM 신호(PWM_S)이고/이거나 NOR 게이트(404)의 출력에서는 더 긴 펄스 폭을 갖는 PWM 신호(PWM_L)일 것이다. 각 사이클에서, 이러한 2개의 PWM 신호(PWM_L 및 PWM_S) 중 하나가 선택되어 MOSFET 트랜지스터(207_1 및 207_2)의 게이트에 인가되는데, 이는 비교기(205)의 출력으로부터의 제어 신호에 의해 결정된다. 예를 들어, 하나의 사이클의 끝에서, 비교기(205)의 출력은 하이가 되고, 이는 왜곡된 PWM 출력 신호(PWM_OUT)의 평균 전압 값이 바람직한 입력 PWM 신호(PWM_IN)의 평균 전압 값보다 작다는 것을 의미한다. 따라서, 이는 PWM 출력 신호(PWM_OUT)의 펄스 폭에서의 원하지 않는 단축이다. 이러한 왜곡된 PWM 출력 신호(PWM_OUT)를 정정하기 위해, 바람직한 입력 PWM 입력 신호(PWM_IN)보다 긴 펄스 폭을 갖는 PWM(PWM_L)이, MOSFET 트랜지스터(207_1 및 207_2)의 게이트에 인가될 것이 요구되고; 따라서 "하이(high)" 제어 신호가 클록형 D 플립-플롭(407)을 통해 NOR 게이트(404)의 출력에서 신호(PWM_L)를 선택하여, 다음 사이클에서 PWM 입력 신호(PWM_IN)보다 긴 펄스 폭을 갖는 PWM 신호가 MOSFET 트랜지스터(207_1 및 207_2)의 게이트에 인가된다.

한편, 제어 신호가 로우가 되면, 이는 왜곡된 PWM 출력 신호(PWM_OUT)의 평균 전압 값이 바람직한 입력 PWM 입력 신호(PWM_IN)의 평균 전압 값보다 크다는 것을 의미한다. 이와 같이, 이는 PWM 출력 신호(PWM_OUT)의 펄스 폭에서의 원하지 않는 연장의 경우이다. 따라서, NAND 게이트(403)의 출력에서는 더 좁은 펄스 폭을 갖는 PWM 신호(PWM_S)가 선택되어 바람직한 PWM 입력 신호(PWM_IN)와 왜곡된 PWM 출력 신호(PWM_OUT) 사이의 차이를 보상한다.

이제, 도 6을 참고하면, 도 4의 클래스 D 오디오 증폭기(400)의 동작을 도시하는 일련의 그래프(600)가 도시된다. 다시, 단자(301)에서의 입력 PWM 입력 신호(PWM_IN)의 그래프(601)가 도시된다. 다음으로, 그래프(602)는 다중화기(314)의 출력에서 구동 신호(PWM_DR)를 나타낸다. 그래프(602)에 도시된 바와 같이, 각 펄스의 폴링 에지(falling edge)는 연장되거나 단축된다. 보다 구체적으로, 그들 각각 의 폴링 에지에서 제1 펄스(602_V)는 연장되고 제2 펄스(602_W)는 단축된다. 유사하게, 그들의 대응하는 폴링 에지에서 제3 펄스(602_X)는 단축되고 제4 펄스(602_Y)는 연장된다. 지연 원인 중 일부는 스위칭 회로(320)의 전력 디바이스로 인한 유한한 상승(finite rise), 비선형적 상승 시간(nonlinear rise time), 및/또는 시스템을 통한 선형적 혹은 비선형적 지연일 수 있다. 비선형적 상승 시간 에러는 스위칭 회로(320) 내측의 전력 디바이스의 턴온 시간, 및/또는 바디 다이오드 복구 시간(body diode recovery time) 등에 의해 야기될 수도 있다.

계속해서 도 6을 참조하면, 스위칭 회로(320)의 입력에서의 각 펄스는 그것의 출력 단자에서 그래프(603)로 나타나는 대응 펄스를 만든다. 펄스(603_V)에서, 상승 에지에서 작은 네거티브 에러가 존재한다. 명백하게, PWM 출력 신호(PWM_OUT)는 구동 신호(PWM_DR)가 변할 때까지 변할 수 없으므로, 지연이 존재한다. 이러한 원하지 않는 지연은 상측(high-side) 전력 MOSFET 트랜지스터(207_1)와 하측(low-side) MOSFET 트랜지스터(207_2)가 느리게 턴온 혹은 턴오프되게 할 것이다. 그 결과, LPF(211)에서 순간 인덕터 전류(instantaneous inductor current; I_L)는 구동 신호(PWM_DR)의 펄스 폭에서 왜곡을 야기할 것이다. 입력 단자(201)를 향해 흐르는 인덕터 전류(I_L)는 PWM 출력 신호(PWM_OUT)의 펄스 폭에서 원하지 않는 연장을 야기할 것이다. 그렇지 않으면, 출력 필터(211)를 향해 흐르는 인덕터 전류(I_L)는 PWM 출력 신호(PWM_OUT)의 펄스 폭에서 원하지 않는 단축을 야기할 것이다. 따라서, 그래 프(604)는 PWM 출력 신호(PWM_OUT)의 신호 왜곡을 포함하는 차이 신호(PWM_△)를 보여준다. 적분기(204) 이후의 평균 차이 신호를 나타내는 그래프(605) 역시 도시된다. 끝으로, 그래프(606)는 LPF(211)의 출력에서 수신된 오디오 출력 신호(V_OUT)를 도시한다. 잡음 스파이크가 LPF(211)에 의해 필터링되고 펄스 폭 왜곡이 구동기 제어 회로(206)에 의해 보상된 이후에 그래프(606)가 얻어진다.

다음으로 도 7을 참조하면, 클래스 D 오디오 증폭기에서 낮은 왜곡 신호를 제공하는 방법(800)을 도시하는 흐름도가 도시된다. 방법(700)은 피드백 출력 신호를 제공하는 단계; 제어 신호를 얻기 위해 피드백 출력 신호와 입력 신호 사이의 차이 신호를 양자화하는 단계; 및 제어 신호에 기초하여 출력 신호의 듀티 사이클을 변조함으로써 각 사이클의 끝에서 출력 신호에 대해 보상하는 단계를 포함한다.

보다 구체적으로, 단계 701에서, 피드백 출력 신호가 제공된다. 하나의 실시예에서, 단계 701은 PWM_IN(Pulse Width Modulation input signal)을 입력 전류 신호로 변환하는 단계와 스위칭 회로의 출력(PWM_OUT)를 출력 제2 전류 신호로 변환하는 단계를 더 포함한다. 그 다음, 출력 제2 전류 신호가 피드백되어 입력 전류 신호에서 감산된다(subtracted). 단계 701은 피드백 경로(209), 제1 저항기(202), 및 감산기(203)에 의해 구현된다.

다음으로, 단계 702에서, 피드백 출력 신호와 입력 신호 사이의 차이가 양자화되어 제어 신호를 얻는다. 단계 702는 도 2에 도시된 바와 같이 감산기(203)와 비교기(205) 사이에 접속된 적분기(204)에 의해 구현된다. 제어 신호는 스위칭 회 로(207)를 구동하기 위해 더 긴 펄스 신호와 더 짧은 펄스 신호 중 어느 것을 선택할지를 선택한다.

끝으로, 단계 703을 참조하면, 각 사이클에서, 스위칭 회로를 구동하는 구동 신호의 펄스 폭이 제어 신호를 사용하여 변조된다. 특히, 제어 신호는 PWM 출력 신호가 단축될 때 더 긴 펄스를 선택한다. 이에 반해, 제어 신호는 PWM 출력 신호가 전력 MOSFET 트랜지스터(207_1 및 207_2)에 의해 연장될 때, 더 짧은 펄스를 선택한다. 단계 703은 구동기 제어 회로(310) 및 클래스 D 오디오 증폭기(300)에 의해 구현된다. 하나의 실시예에서, 단계 703은 본 명세서의 도 4에서의 구동기 제어 회로(400)에 의해 구현된다.

상기 교시의 견지에서 본 명세서의 변경 및 변화가 가능하다. 따라서 첨부된 청구항의 범위 내에서 본원은 구체적으로 설명된 것 이외의 방법으로 실행될 수도 있음을 물론이다. 물론, 전술한 명세서는 단지 본원의 특정한 실시예(혹은 실시예들)에 관한 것이고 첨부된 청구항에서 진술하고 있는 것과 같은 본원의 의도 및 범위에서 벗어나지 않는 다양한 변경이 실시될 수도 있다는 것은 당연하다. 단지 그의 특정한 실시예(들)가 개시된, 첨부된 청구항들에 의해 이후에 정의되는 것과 같은 본원의 의도 및 범위로부터 벗어나지 않는 다양한 변경이 당업자에 의해 고려되고 취해질 수도 있다.

도 1은 원하지 않는 잡음을 억제하기 위해 시그마 델타 변조기 토폴로지를 사용하는 종래의 클래스-D 오디오 증폭기의 블록도를 도시한다.

도 2는 본 명세서의 일 실시예에 따른 보상된 구동 신호를 제공하는 구동기 제어 회로를 갖는 클래스 D 오디오 증폭기의 블록도를 도시한다.

도 3은 본 명세서의 일 실시예에 따른 제1 펄스-폭 변조 회로 및 제2 펄스-폭 변조 회로를 포함하는 구동기 제어 회로의 블록도를 도시한다.

도 4는 본 명세서의 구동기 제어 회로의 일 실시예의 개략도를 도시한다.

도 5는 본 명세서의 일 실시예에 따른 도 4에 도시된 구동기 제어 신호의 동작을 도시하는 타이밍도를 도시한다.

도 6은 본 명세서의 일 실시예에 따른 도 2의 클래스 D 오디오 증폭기 회로의 동작을 보여주는 타이밍도를 도시한다.

도 7은 본 명세서의 일 실시예에 따른 클래스-D 오디오 증폭기에서 고품질 오디오 신호를 획득하는 방법의 흐름도를 도시한다.

<도면의 주요 부분에 대한 부호의 설명>

200 : 클래스 D 오디오 증폭기

201 : 입력 단자

202 : 제1 저항기

203 : 감산기

204 : 적분기

205 : 비교기

206 : 구동기 제어 회로

207 : 스위칭 회로

207_1, 207_2 : 전력 MOSFET 트랜지스터

209 : 피드백 경로

210 : 제2 저항기

211 : LPF(low pass filter)

212 : 오디오 스피커

Claims

클래스 D 오디오 증폭기로서,

PWM(Pulse Width Modulation) 입력 신호를 수신하기 위해 전기적으로 결합되고, 제어 신호를 제공하도록 동작가능한 변조기 회로;

상기 변조기 회로에 전기적으로 결합되고, 상기 제어 신호에 기초하여 제1 펄스 신호와 제2 펄스 신호 중 어느 하나를 선택함으로써 각 사이클에서 PWM 출력 신호에서 보상을 제공하는 구동 신호를 생성하도록 동작가능한 구동기 제어 회로;

상기 구동기 제어 회로에 전기적으로 결합되고, 상기 구동 신호에 응답하여 상기 PWM 출력 신호를 생성하기 위해 스위치 온 및 오프하도록 동작가능한 스위칭 회로; 및

상기 스위칭 회로 및 상기 변조기 회로에 전기적으로 결합되고, 상기 PWM 출력 신호의 피드백을 제공하도록 동작가능한 피드백 회로

를 포함하는 클래스 D 오디오 증폭기.
제1항에 있어서, 상기 변조기 회로는 상기 PWM 입력 신호와 상기 PWM 출력 신호의 상기 피드백 사이의 평균 차이 값을 양자화함으로써 상기 제어 신호를 제공하는 클래스 D 오디오 증폭기.
제1항에 있어서,

상기 PWM 입력 신호를 수신하기 위해, 상기 변조기 회로에 전기적으로 결합되는 입력 단자; 및

아날로그 오디오 신호를 출력하기 위해, 상기 스위칭 회로에 전기적으로 결합되는 출력 단자를 더 포함하는 클래스 D 오디오 증폭기.
제1항에 있어서,

상기 스위칭 회로에 전기적으로 결합되고, 상기 PWM 출력 신호에 응답하여 상기 아날로그 오디오 신호를 생성하도록 동작가능한 출력 필터를 더 포함하는 클래스 D 오디오 증폭기.
제1항에 있어서,

상기 변조기 회로에 전기적으로 결합되고, 상기 PWM 입력 신호를 PWM 입력 전류 신호로 변환하도록 동작가능한 제1 변환기; 및

상기 스위칭 회로에 전기적으로 결합되고, 상기 PWM 출력 신호를 PWM 출력 전류 신호로 변환하도록 동작가능한 제2 변환기를 더 포함하는 클래스 D 오디오 증폭기.
제4항에 있어서, 상기 제1 변환기는 제1 저항기를 더 포함하고 상기 제2 변환기는 제2 저항기를 더 포함하는 클래스 D 오디오 증폭기.
제1항에 있어서,

상기 입력 단자와 상기 변조기 회로 사이에 전기적으로 결합되는 레벨 시프터 회로를 더 포함하는 클래스 D 오디오 증폭기.
제1항에 있어서, 상기 구동기 제어 회로는,

상기 PWM 입력 신호를 수신하기 위해 전기적으로 결합되는 지연 회로;

상기 지연 회로에 전기적으로 결합되고, 상기 PWM 출력 신호의 펄스 폭보다 더 긴 펄스 폭을 갖는 상기 제1 펄스 신호를 생성하도록 동작가능한 제1 펄스-폭 변조 회로;

상기 지연 회로에 전기적으로 결합되고, 상기 PWM 출력 신호의 펄스 폭보다 더 짧은 펄스 폭을 갖는 상기 제2 펄스 신호를 생성하도록 동작가능한 제2 펄스-폭 변조 회로;

상기 제1 펄스-폭 변조(PWM) 생성기 및 상기 제2 펄스-폭 변조(PWM) 생성기에 전기적으로 결합되고, 상기 제1 펄스 신호와 상기 제2 펄스 신호 중 어느 하나를 선택하도록 동작가능한 다중화기; 및

상기 다중화기 및 상기 변조기 회로에 전기적으로 결합되고, 상기 다중화기 회로가 상기 제어 신호에 따라 상기 제1 펄스 신호와 상기 제2 펄스 신호 중 어느 하나를 선택하게 하도록 동작가능한 선택기 회로를 더 포함하는 클래스 D 오디오 증폭기.
제8항에 있어서, 상기 선택기 회로는,

상기 지연 회로에 전기적으로 결합되는 인버터; 및

상기 인버터, 상기 다중화기, 및 상기 변조기 회로에 전기적으로 결합되는 플립-플롭 회로를 더 포함하는 클래스 D 오디오 증폭기.
제8항에 있어서, 상기 제1 펄스-폭 변조 회로는 NOR 회로를 더 포함하는 클래스 D 오디오 증폭기.
제8항에 있어서, 상기 제2 펄스-폭 변조 회로는 NAND 회로를 더 포함하는 클래스 D 오디오 증폭기.
제1항에 있어서, 상기 스위칭 회로는 하프 브리지 토폴로지(half bridge topology)에서 전기적으로 함께 접속되는 복수의 MOSFET 트랜지스터를 더 포함하는 클래스 D 오디오 증폭기.
제12항에 있어서, 상기 복수의 MOSFET 트랜지스터는, 상측(high-side) MOSFET 디바이스와 하측(low-side) MOSFET 디바이스를 더 포함하고, 상기 상측 MOSFET 디바이스는 상기 하측 MOSFET 디바이스에 직렬로 전기적으로 결합되고, 상기 상측 MOSFET 디바이스의 게이트는 상기 구동기 제어 회로에 전기적으로 결합되고, 상기 상측 MOSFET 디바이스의 드레인은 제1 전원 전압에 전기적으로 결합되고, 상기 상측 MOSFET 디바이스의 소스는 상기 하측 MOSFET 디바이스의 드레인에 전기적으로 결합되고, 상기 하측 MOSFET 디바이스의 게이트는 상기 구동기 제어 회로에 전기적으로 결합되고, 상기 하측 MOSFET 디바이스의 소스는 제2 전원 전압에 전기적으로 결합되는 클래스 D 오디오 증폭기.
제1항에 있어서, 상기 스위칭 회로는 풀 브리지 토폴로지(full bridge topology)에서 전기적으로 함께 접속된 복수의 MOSFET 트랜지스터를 더 포함하는 클래스 D 오디오 증폭기.
제14항에 있어서, 상기 스위칭 회로는,

제1 상측(high-side) MOSFET 디바이스 - 상기 제1 상측 MOSFET 디바이스의 게이트는 상기 구동기 제어 회로에 전기적으로 결합되고, 상기 제1 상측 MOSFET 디바이스의 드레인은 제1 전원 전압에 전기적으로 결합됨 - ;

제1 하측(low-side) MOSFET 디바이스 - 상기 제1 상측 MOSFET 디바이스의 소스는 상기 제1 하측 MOSFET 디바이스의 드레인에 전기적으로 결합되고, 상기 제1 하측 MOSFET 디바이스의 게이트는 상기 구동기 제어 회로에 전기적으로 결합되고, 상기 제1 하측 MOSFET 디바이스의 소스는 제2 전원 전압에 전기적으로 결합됨 - ;

제2 상측 MOSFET 디바이스 - 상기 제2 상측 MOSFET 디바이스의 게이트는 상기 구동기 제어 회로에 전기적으로 결합되고, 상기 제2 상측 MOSFET 디바이스의 드레인은 상기 제1 전원 전압에 전기적으로 결합됨 - ; 및

제2 하측 MOSFET 디바이스 - 상기 제2 상측 MOSFET 디바이스의 소스는 상기 제2 하측 MOSFET 디바이스의 드레인에 전기적으로 결합되고, 상기 제2 하측 MOSFET 디바이스의 게이트는 상기 구동기 제어 회로에 전기적으로 결합되고, 상기 제2 하측 MOSFET 디바이스의 소스는 상기 제2 전원 전압에 전기적으로 결합됨 - 를 더 포함하는 클래스 D 오디오 증폭기.
제3항에 있어서, 상기 변조기 회로는,

상기 입력 단자와 상기 피드백 회로에 전기적으로 결합되는 감산기;

상기 감산기에 전기적으로 결합되는 적분기; 및

상기 적분기에 전기적으로 결합되는 비교기를 더 포함하는 클래스 D 오디오 증폭기.
아날로그 신호를 생성하는 방법으로서,

피드백 출력 신호를 제공하는 단계;

제어 신호를 얻기 위해 상기 피드백 출력 신호와 입력 신호 사이의 차이를 양자화하는 단계; 및

상기 제어 신호에 기초하여 상기 출력 신호의 듀티 사이클을 변조하는 단계

를 포함하는 아날로그 신호 생성 방법.
제17항에 있어서, 상기 출력 신호의 듀티 사이클을 변조하는 상기 단계는, 펄스 폭이 상기 제어 신호에 따라 달라지는 제1 펄스 신호와 제2 펄스 신호 중 어느 하나를 선택하는 단계를 더 포함하는 아날로그 신호 생성 방법.
제17항에 있어서, 상기 출력 신호의 듀티 사이클을 변조하는 상기 단계는,

상기 입력 신호를 위한 선정된 지연 값을 선택하는 단계;

제1 펄스 신호와 제2 펄스 신호를 생성하도록 상기 선정된 지연 값만큼 상기 입력 신호를 지연시키는 단계; 및

상기 제1 펄스 신호와 상기 제2 펄스 신호 중 어느 하나를 선택하는 단계를 더 포함하는 아날로그 신호 생성 방법.
제17항에 있어서, 오디오 아날로그 신호를 생성하기 위해 상기 출력 신호를 필터링하는 단계를 더 포함하는 아날로그 신호 생성 방법.
제17항에 있어서, 피드백 출력 신호를 제공하는 상기 단계는 상기 입력 신호를 입력 전류 신호로 변환하는 단계와 상기 출력 신호를 출력 전류 신호로 변환하는 단계를 더 포함하는 아날로그 신호 생성 방법.
제17항에 있어서, 상기 피드백 출력 신호와 입력 신호 사이의 차이를 양자화하는 상기 단계는,

차이 신호를 얻기 위해 상기 입력 신호에서 상기 피드백 출력 신호를 감산하 는 단계;

평균 신호를 얻기 위해 상기 차이 신호를 적분하는 단계; 및

상기 제어 신호를 얻기 위해 상기 평균 신호를 제1 레벨 신호 및 제2 레벨 신호와 비교하는 단계를 더 포함하는 아날로그 신호 생성 방법.