KR20100047614A - Semiconductor substrate - Google Patents

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KR20100047614A
KR20100047614A KR1020080106590A KR20080106590A KR20100047614A KR 20100047614 A KR20100047614 A KR 20100047614A KR 1020080106590 A KR1020080106590 A KR 1020080106590A KR 20080106590 A KR20080106590 A KR 20080106590A KR 20100047614 A KR20100047614 A KR 20100047614A
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김성재
남정수
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삼성전자주식회사
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    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
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Abstract

PURPOSE: A semiconductor substrate is provided to evaluate a process margin or a process failure due to the shortage of process margin by checking a via flow phenomenon due to the pattern density. CONSTITUTION: A first conductive layer pattern is formed on a semiconductor substrate. A first insulation layer(300) is formed on the first conductive layer pattern. A second conductive layer pattern(400) is formed on the first insulation layer. A second insulation layer is formed on the second conductive layer pattern. A via plug(550) is connected to the upper side of the second conductive layer pattern via the second insulation layer. A conductive pad is electrically connected to the via plug and is formed on the second insulation layer.

Description

반도체 기판{Semiconductor substrate}Semiconductor substrate

본 발명은 반도체 집적 회로 제조 기술에 관한 것으로서, 더욱 상세하게는 테스트 소자 그룹(test element group; TEG)을 갖는 반도체 기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuit fabrication technology, and more particularly, to a semiconductor substrate having a test element group (TEG).

일반적으로, 실리콘 등의 반도체 기판 상에 형성되는 반도체 소자는 막들의 적층 공정, 불순물의 도핑 공정, 이들 막의 패터닝을 위한 포토리소그래피 공정 및 식각 공정을 포함하는 일련의 단위 공정들을 통하여 제조된다. Generally, a semiconductor device formed on a semiconductor substrate such as silicon is manufactured through a series of unit processes including a lamination process of films, a doping process of impurities, a photolithography process and an etching process for patterning these films.

각 단위 공정이 설계에 부합되도록 정확하게 수행되었는지 여부를 판정하기 위하여, 제조된 반도체 소자들, 예를 들면, 트랜지스터, 커패시터, 저항체 및 인덕터 등의 파라미터 특성을 평가할 수 있다.In order to determine whether each unit process is correctly performed to conform to the design, the parameter characteristics of the manufactured semiconductor devices, for example, transistors, capacitors, resistors, and inductors, may be evaluated.

이와 같이 집적 회로 칩을 구성하는 반도체 소자들의 전기적 특성을 평가하기 위하여, 상기 반도체 소자들과 함께 측정 소자들(measuring elements) 또는 테스트 소자들(test element)을 포함하는 테스트 소자 그룹(TEG, test element group)을 형성할 수 있다. 그러나 반도체 소자의 디자인 룰이 작아질수록, 공정 마진이 작아지게 되고 이에 따라서 공정 마진에 대한 평가 및 공정 마진의 부족함에 따른 공정 불량에 대한 평가에 대한 필요성이 높아지고 있다.In order to evaluate the electrical characteristics of the semiconductor devices constituting the integrated circuit chip, a test element group (TEG) including measuring elements or test elements together with the semiconductor elements group). However, as the design rule of the semiconductor device becomes smaller, the process margin becomes smaller, and accordingly, the necessity for evaluating the process margin and the process defect due to the lack of the process margin increases.

본 발명이 이루고자 하는 기술적 과제는, 테스트 소자 그룹을 포함하는 반도체 기판을 제공하는 것이다.An object of the present invention is to provide a semiconductor substrate including a test device group.

특히, 공정 마진에 대한 평가 또는 공정 마진의 부족함에 따른 공정 불량에 대한 평가를 할 수 있는 테스트 소자 그룹을 포함하는 반도체 기판을 제공하는 데에 있다.In particular, it is an object of the present invention to provide a semiconductor substrate including a group of test devices capable of evaluating process margins or process defects due to lack of process margins.

상기 기술적 과제를 해결하기 위하여, 본 발명은 다음과 같은 반도체 기판을 제공한다.In order to solve the above technical problem, the present invention provides a semiconductor substrate as follows.

본 발명의 실시 예에 따른 반도체 기판은 데스트 소자로 이루어지는 테스트 소자 그룹을 포함하며, 상기 테스트 소자는, 반도체 기판 상에 형성된 제1 도전층 패턴, 상기 제1 도전층 패턴 상에 형성된 제1 절연층, 상기 제1 절연층 상에 형성된 제2 도전층 패턴, 상기 제2 도전층 패턴 상에 형성된 제2 절연층, 상기 제2 절연층을 관통하여 상기 제2 도전층 패턴의 상면에 연결되는 비아 플러그 및 상기 비아 플러그와 전기적으로 연결되며 상기 제2 절연층 상에 형성되는 도전 패드을 포함하되, 상기 비아 플러그는 상기 제2 도전층 패턴의 상면의 에지부에 인접하도록 상기 제2 도전층 패턴의 상면에 연결된다. A semiconductor substrate according to an embodiment of the present invention includes a test device group including a test device, wherein the test device includes a first conductive layer pattern formed on a semiconductor substrate and a first insulating layer formed on the first conductive layer pattern. A via plug connected to an upper surface of the second conductive layer pattern through the second conductive layer pattern formed on the first insulating layer, the second insulating layer formed on the second conductive layer pattern, and the second insulating layer; And a conductive pad electrically connected to the via plug and formed on the second insulating layer, wherein the via plug is disposed on an upper surface of the second conductive layer pattern to be adjacent to an edge portion of the upper surface of the second conductive layer pattern. Connected.

상기 제2 도전층 패턴은 서로 이격된 복수 개의 개별 패턴으로 이루어지며, 상기 비아 플러그는 상기 개별 패턴들 각각의 상면의 에지부에 인접하도록 상기 개 별 패턴들 각각의 상면에 연결되는 복수 개의 비아 플러그로 이루어질 수 있다.The second conductive layer pattern may include a plurality of individual patterns spaced apart from each other, and the via plug may be connected to an upper surface of each of the individual patterns to be adjacent to an edge of an upper surface of each of the individual patterns. It may be made of.

상기 도전 패드는 상기 개별 패턴들 중 서로 다른 2개의 개별 패턴의 상면에 연결되는 비아 플러그들과 연결될 수 있다. The conductive pad may be connected to via plugs connected to upper surfaces of two different individual patterns among the individual patterns.

상기 제2 도전층 패턴은 제1 개별 패턴 및 제2 개별 패턴을 포함하며, 상기 비아 플러그는 상기 제1 개별 패턴 및 제2 개별 패턴과 각각 연결되는 제1 비아 플러그 및 제2 비아 플러그를 포함하고, 상기 제1 비아 플러그는 상기 제1 개별 패턴의 상면 상에서 제1 방향으로 치우쳐서 상기 제1 개별 패턴의 상면의 에지부에 인접하도록 연결되며, 상기 제2 비아 플러그는 상기 제2 개별 패턴의 상면 상에서 상기 제1 방향과 다른 상기 제2 방향으로 치우쳐서 상기 제2 개별 패턴의 상면의 에지부에 인접하도록 연결될 수 있다. The second conductive layer pattern includes a first individual pattern and a second individual pattern, and the via plug includes a first via plug and a second via plug respectively connected to the first individual pattern and the second individual pattern. And the first via plug is connected adjacent to an edge portion of the upper surface of the first individual pattern in a first direction on the upper surface of the first individual pattern, and the second via plug is connected to the upper surface of the second individual pattern. It may be connected to be adjacent to the edge portion of the upper surface of the second individual pattern in the second direction different from the first direction.

상기 제1 방향과 상기 제2 방향은 서로 반대 방향일 수 있다. The first direction and the second direction may be opposite to each other.

상기 제2 도전층 패턴은 제3 개별 패턴 및 제4 개별 패턴을 더 포함하며, 상기 비아 플러그는 상기 제3 개별 패턴 및 제4 개별 패턴과 각각 연결되는 제3 비아 플러그 및 제4 비아 플러그를 더 포함하고, 상기 제3 비아 플러그는 상기 제3 개별 패턴의 상면 상에서 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 치우쳐서 상기 제3 개별 패턴의 상면의 에지부에 인접하며, 상기 제4 비아 플러그는 상기 제4 개별 패턴의 상면 상에서 상기 제1 방향, 제2 방향 및 제3 방향과 다른 상기 제4 방향으로 치우쳐서 상기 제4 개별 패턴의 상면의 에지부에 인접할 수 있다. The second conductive layer pattern may further include a third individual pattern and a fourth individual pattern, and the via plug may further include third and fourth via plugs respectively connected to the third and fourth individual patterns. And the third via plug is adjacent to an edge of an upper surface of the third individual pattern by being oriented in a third direction different from the first direction and the second direction on the upper surface of the third individual pattern, and the fourth via plug. The via plug may be adjacent to an edge portion of the upper surface of the fourth individual pattern by being biased in the fourth direction different from the first, second and third directions on the upper surface of the fourth individual pattern.

상기 제3 방향과 상기 제4 방향은 서로 반대 방향일 수 있다. The third direction and the fourth direction may be opposite to each other.

상기 제1 방향 및 상기 제2 방향은 상기 제3 방향 및 상기 제4 방향과 서로 수직을 이룰 수 있다. The first direction and the second direction may be perpendicular to each other in the third direction and the fourth direction.

상기 테스트 소자는, 상기 제2 절연층 상에 형성되는 베이스 도전 패드; 및The test device may include: a base conductive pad formed on the second insulating layer; And

상기 베이스 도전 패트와 상기 제1 도전층 패턴을 전기적으로 연결하는 베이스 비아 플러그를 더 포함할 수 있다. The base via plug may further include a base via plug for electrically connecting the base conductive pat and the first conductive layer pattern.

상기 제1 도전층 패턴은 도핑된 폴리 실리콘으로 이루어질 수 있다. The first conductive layer pattern may be made of doped polysilicon.

본 발명의 실시 예에 따른 반도체 기판은 비아 플러그가 형성되어야 할 위치보다 하부까지 형성되는 비아 흐름 현상을 간단한 저항 측정에 의하여 알 수 있다. 특히 제1 금속 배선과 제2 금속 배선 사이, 게이트 폴리 구조체와 제1 금속 배선 사이, 또는 금속-절연층-금속 개패시터 구조의 상하부 전극 사이 각각에서 발생할 수 있는 비아 흐름 현상을 선택적으로 확인할 수 있다. In the semiconductor substrate according to the exemplary embodiment of the present invention, the via flow phenomenon formed below the position where the via plug is to be formed may be known by a simple resistance measurement. In particular, the via flow phenomenon that may occur between the first metal wiring and the second metal wiring, between the gate poly structure and the first metal wiring, or between the upper and lower electrodes of the metal-insulating layer-metal capacitor structure can be selectively identified. .

또한 단순히 비아 흐름 현상의 발생 여부의 확인뿐만 아니라 패던 밀도에 따른 비아 흐름 현상의 발생 여부를 확인할 수 있다. In addition, it is possible not only to confirm whether a via flow phenomenon occurs, but also to determine whether a via flow phenomenon occurs according to Padden density.

따라서 불량 분석을 쉽게 할 수 있어, 제품 개발 및 수율 향상을 더욱 빠르게 할 수 있다. This makes it easier to analyze defects, making product development and yields faster.

이하에서는 바람직한 실시 예를 통해 당업자가 본 발명을 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다. 그러나 다음에 예시하는 본 발명의 실시 예는 동일한 발명의 범위 내에서 여러 가지 다른 형태로 변형될 수 있으며 본 발명의 범위가 다음에 상술하는 실시 예 및 첨부 도면에 도시된 바에 한정되는 것 은 아니다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.Hereinafter will be described in detail to enable those skilled in the art to easily understand and reproduce the present invention through the preferred embodiments. However, the embodiments of the present invention illustrated in the following may be modified in many different forms within the scope of the same invention and the scope of the present invention is not limited to those shown in the following embodiments and the accompanying drawings. In the following description, when a component is described as being on top of another component, it may be directly on top of another component, and a third component may be interposed therebetween. In addition, in the drawings, the thickness or size of each component is exaggerated for convenience and clarity of description, and parts irrelevant to the description are omitted. Like numbers refer to like elements in the figures. It is to be understood that the terminology used is for the purpose of describing the present invention only and is not used to limit the scope of the present invention.

도 1은 본 발명의 제1 실시 예에 의한 반도체 기판을 개략적으로 도시한 단면도이다. 1 is a cross-sectional view schematically illustrating a semiconductor substrate according to a first embodiment of the present invention.

도 1을 참조하면, 테스트 소자로 이루어지는 테스트 소자 그룹(TEG, test element group)을 포함하는 반도체 기판(1)은 베이스 기판(100) 상에 형성되는 후술하는 구성 요소들로 이루어질 수 있다. 베이스 기판(100)은 예를 들면 실리콘 기판일 수 있다. 또는 베이스 기판(100)은 실리콘 기판 상에 절연층, 도전층 등이 추가적으로 형성된 것일 수 있다. 베이스 기판(100) 상에는 제1 도전층 패턴(200)이 형성될 수 있다. 제1 도전층 패턴(200)은 예를 들면, 알루미늄 또는 구리 등을 포함하는 금속으로 이루어질 수 있다. 특히 제1 도전층 패턴(200)은 예를 들면, 반도체 기판(1)에 함께 형성되는 반도체 소자(미도시)의 제1 금속 배선(미도시)과 함께 형성될 수 있다. Referring to FIG. 1, the semiconductor substrate 1 including a test element group (TEG) made of test elements may be formed of components described below on the base substrate 100. The base substrate 100 may be, for example, a silicon substrate. Alternatively, the base substrate 100 may further include an insulating layer, a conductive layer, and the like formed on the silicon substrate. The first conductive layer pattern 200 may be formed on the base substrate 100. The first conductive layer pattern 200 may be made of a metal including, for example, aluminum or copper. In particular, the first conductive layer pattern 200 may be formed together with, for example, a first metal wire (not shown) of a semiconductor device (not shown) formed on the semiconductor substrate 1.

제1 도전층 패턴(200) 상에는 제1 절연층(300)이 형성될 수 있다. 제1 절연층(300)은 산화막 또는 질화막 등의 절연물질로 이루어질 수 있다. 제1 절연 층(300)은 예를 들면, 반도체 기판(1)에 함께 형성되는 반도체 소자(미도시)의 금속간 절연층(IMD, Inter-Metal Dielectric)과 함께 형성될 수 있다. 제1 절연층(300)에는 제1 절연층(300)을 관통하여 제1 도전층 패턴(200)과 전기적으로 연결되는 제1 베이스 비아 플러그(250)가 형성될 수 있다. 제1 베이스 비아 플러그(250)는 예를 들면, 알루미늄, 구리, 텅스텐 또는 티타늄 등을 포함하는 금속으로 이루어질 수 있다.The first insulating layer 300 may be formed on the first conductive layer pattern 200. The first insulating layer 300 may be made of an insulating material such as an oxide film or a nitride film. The first insulating layer 300 may be formed together with, for example, an inter-metal dielectric (IMD) of a semiconductor device (not shown) formed together on the semiconductor substrate 1. A first base via plug 250 may be formed in the first insulating layer 300 to penetrate the first insulating layer 300 and be electrically connected to the first conductive layer pattern 200. The first base via plug 250 may be made of a metal including, for example, aluminum, copper, tungsten, titanium, or the like.

제1 절연층(300) 상에는 제2 도전층 패턴(400)이 형성될 수 있다. 제2 도전층 패턴(400)은 예를 들면, 알루미늄 또는 구리 등을 포함하는 금속으로 이루어질 수 있다. 특히 제2 도전층 패턴(400)은 예를 들면, 반도체 기판(1)에 함께 형성되는 반도체 소자(미도시)의 제2 금속 배선(미도시)과 함께 형성될 수 있다. 제2 도전층 패턴(400)이 형성된 단계에서 제2 도전층 패턴(400)과 제1 도전층 패턴(200)은 전기적으로 분리될 수 있다. 즉, 제2 도전층 패턴(400)과 제1 도전층 패턴(200)은 제1 절연층 패턴(300)에 의하여 절연될 수 있다. The second conductive layer pattern 400 may be formed on the first insulating layer 300. The second conductive layer pattern 400 may be made of a metal including, for example, aluminum or copper. In particular, the second conductive layer pattern 400 may be formed together with, for example, a second metal wire (not shown) of a semiconductor device (not shown) formed together on the semiconductor substrate 1. In the step in which the second conductive layer pattern 400 is formed, the second conductive layer pattern 400 and the first conductive layer pattern 200 may be electrically separated. That is, the second conductive layer pattern 400 and the first conductive layer pattern 200 may be insulated by the first insulating layer pattern 300.

또한 제1 절연층(300) 상에는 제1 베이스 비아 플러그(250)를 통하여 제1 도전층 패턴(400)과 전기적으로 연결되는 베이스 도전층 패턴(410)이 더 형성될 수 있다. 베이스 도전층 패턴(410)은 예를 들면, 알루미늄 또는 구리 등을 포함하는 금속으로 이루어질 수 있다. 특히 베이스 도전층 패턴(410)은 제2 도전층 패턴(400)과 함께 형성될 수 있다. In addition, a base conductive layer pattern 410 electrically connected to the first conductive layer pattern 400 through the first base via plug 250 may be further formed on the first insulating layer 300. The base conductive layer pattern 410 may be made of a metal including, for example, aluminum or copper. In particular, the base conductive layer pattern 410 may be formed together with the second conductive layer pattern 400.

제1 도전층 패턴(400)과 베이스 도전층 패턴(410) 상에는 제2 절연층(500)이 형성될 수 있다. 제2 절연층(500)은 예를 들면, 산화막 또는 질화막 등의 절연물질 로 이루어질 수 있다. 제2 절연층(500)에 의하여 제1 도전층 패턴(400)과 베이스 도전층 패턴(410)은 각각 전기적으로 절연될 수 있다. 제2 절연층(500)에는 제2 절연층(500)을 관통하여 제2 도전층 패턴(200)과 전기적으로 연결되는 비아 플러그(550)가 형성될 수 있다. 비아 플러그(550)는 제2 도전층 패턴(400)의 상면에 연결되도록 형성될 수 있으며, 이 경우, 비아 플러그(550)는 제2 도전층 패턴(400)의 상면의 테두리에 해당하는 에지부에 인접하여 제2 도전층 패턴(400)의 상면에 연결되도록 할 수 있다. The second insulating layer 500 may be formed on the first conductive layer pattern 400 and the base conductive layer pattern 410. For example, the second insulating layer 500 may be formed of an insulating material such as an oxide film or a nitride film. The first conductive layer pattern 400 and the base conductive layer pattern 410 may be electrically insulated by the second insulating layer 500, respectively. A via plug 550 may be formed in the second insulating layer 500 to be electrically connected to the second conductive layer pattern 200 through the second insulating layer 500. The via plug 550 may be formed to be connected to an upper surface of the second conductive layer pattern 400. In this case, the via plug 550 may have an edge corresponding to an edge of the upper surface of the second conductive layer pattern 400. It may be connected to the upper surface of the second conductive layer pattern 400 adjacent to.

또한 제2 절연층(500)에는 제2 절연층(500)을 관통하여 베이스 도전층 패턴(410)과 전기적으로 연결되는 제2 베이스 비아 플러그(560)가 더 형성될 수 있다. 비아 플러그(550) 또는 제2 베이스 비아 플러그(560)는 예를 들면, 알루미늄, 구리, 텅스텐 또는 티타늄 등을 포함하는 금속으로 이루어질 수 있다. 특히 비아 플러그(550) 및 제2 베이스 비아 플러그(560)는 함께 형성될 수 있다. In addition, a second base via plug 560 may be further formed in the second insulating layer 500 to be electrically connected to the base conductive layer pattern 410 through the second insulating layer 500. The via plug 550 or the second base via plug 560 may be made of a metal including, for example, aluminum, copper, tungsten or titanium. In particular, the via plug 550 and the second base via plug 560 may be formed together.

제2 절연층(500) 상에는 비아 플러그(550)과 전기적으로 연결되는 도전 패드(700)가 형성될 수 있다. 또한 제2 절연층(500) 상에는 제2 베이스 비아 플러그(560)와 전기적으로 연결되는 베이스 도전 패드(710)가 더 형성될 수 있다. A conductive pad 700 may be formed on the second insulating layer 500 to be electrically connected to the via plug 550. In addition, a base conductive pad 710 may be further formed on the second insulating layer 500 to be electrically connected to the second base via plug 560.

전술한 구조를 가지는 테스트 소자는 예를 들면, 반도체 기판(1)에 함께 형성되는 반도체 소자(미도시)들이 구성하는 반도체 칩들 사이의 공간이 스크라이브 레인(scribe lane) 상에 위치하도록 형성될 수 있다.The test device having the above-described structure may be formed such that, for example, a space between semiconductor chips included in semiconductor devices (not shown) formed together in the semiconductor substrate 1 is located on a scribe lane. .

구조 측면이 아니라 공정 측면에서 보다 구체적으로 살펴보면, 비아 플러그(550)은 제2 절연층(500)의 일부분을 식각하여 비아 홀을 형성한 후 상기 비아 홀에 도전 물질을 채우는 방법으로 형성할 수 있다. 이 경우, 비아 플러그(550)를 제2 도전층 패턴(400)의 상면에 연결되도록 하기 위해서는 제2 도전층 패턴(400)이 형성되는 단계와 상기 바이 홀이 형성되는 단계 사이의 오버 랩 마진(overlap margin)을 고려해야 한다. 따라서 오버 랩 마진을 각각 다르게 하여 비아 플러그(550)를 형성하면 다양한 오버 랩 마진에 따른 공정 특성을 확인할 수 있다. In more detail, the via plug 550 may be formed by etching a portion of the second insulating layer 500 to form a via hole, and then filling the via hole with a conductive material. . In this case, in order to connect the via plug 550 to the upper surface of the second conductive layer pattern 400, an overlap margin between forming the second conductive layer pattern 400 and forming the via hole ( overlap margin). Therefore, when the via plug 550 is formed by different overlap margins, process characteristics according to various overlap margins can be confirmed.

제2 도전층 패턴(400)은 제1 개별 패턴(400a) 및 제2 개별 패턴(400b)을 포함할 수 있다. 또한 비아 플러그(550)는 제1 비아 플러그(550a) 및 제2 비아 플러그(550b)를, 그리고 도전 패드(700)는 제1 도전 패드(700a) 및 제2 도전 패드(700b)를 포함할 수 있다. 이 경우, 제1 비아 플러그(550a)는 제1 개별 패턴(400a)의 상면에 연결되도록 형성되며, 또한 제1 도전 패드(700a)와 연결될 수 있다. 그리고 제2 비아 플러그(550b)는 제2 개별 패턴(400b)의 상면에 연결되도록 형성되며, 또한 제2 도전 패드(700b)와 연결될 수 있다.The second conductive layer pattern 400 may include a first individual pattern 400a and a second individual pattern 400b. In addition, the via plug 550 may include a first via plug 550a and a second via plug 550b, and the conductive pad 700 may include a first conductive pad 700a and a second conductive pad 700b. have. In this case, the first via plug 550a may be formed to be connected to the top surface of the first individual pattern 400a and may also be connected to the first conductive pad 700a. In addition, the second via plug 550b may be connected to the top surface of the second individual pattern 400b and may also be connected to the second conductive pad 700b.

이때 제1 비아 플러그(550a)는 제1 개별 패턴(400a)의 상면 상에서 제1 방향(-x 방향)으로 치우쳐서 제1 개별 패턴(400a)의 상면의 에지부에 인접하도록 형성될 수 있으며, 제2 비아 플러그(550b)는 제2 개별 패턴(400b)의 상면 상에서 제2 방향(x 방향)으로 치우쳐서 제2 개별 패턴(400b)의 상면의 에지부에 인접하도록 형성될 수 있다. 즉, 제1 비아 플러그(550a) 및 제2 비아 플러그(550b)는 서로 반대 방향으로 치우쳐서 각각 제1 개별 패턴(400a) 및 제2 개별 패턴(400b)의 상면의 에지부에 인접하도록 형성될 수 있다. In this case, the first via plug 550a may be formed to be adjacent to an edge portion of the upper surface of the first individual pattern 400a by being biased in a first direction (-x direction) on the upper surface of the first individual pattern 400a. The second via plug 550b may be formed to be adjacent to an edge portion of the upper surface of the second individual pattern 400b by being biased in the second direction (x direction) on the upper surface of the second individual pattern 400b. That is, the first via plug 550a and the second via plug 550b may be formed to be adjacent to the edges of the top surfaces of the first and second individual patterns 400a and 400b, respectively, in the opposite directions. have.

만일, 제1 비아 플러그(550a) 또는 제2 비아 플러그(550b)을 형성하기 위하 여 상기 비아 홀을 형성하는 과정에서 -x 방향 또는 x 방향으로 오버레이 오차가 발생한 경우에는 제1 개별 패턴(400a) 또는 제2 개별 패턴(400b)과 제1 도전층 패턴(200) 사이(A 지역)에서 비아 흐름 현상이 발생하여 제1 개별 패턴(400a) 또는 제2 개별 패턴(400b)과 제1 도전층 패턴(200) 사이에서 전기적인 흐름이 발생할 수 있다. 이와 같은 비아 흐름 현상은 비아 플러그(550)를 형성하기 위한 상기 비아 홀을 형성하는 과정에서 오버레이 오차에 의하여 제2 절연층(500)에 하부에 위치하는 제1 절연층(300)이 함께 식각되어 발생할 수 있다. 그 경우, 제1 절연층(300)이 식각된 부분으로 비아 플러그(550)를 형성하기 위한 도전 물질이 흘러들어서 마치 비아 플러그가 하부로 흘러 내려간 것과 같은 비아 흐름 현상이 나타날 수 있다.If, in the process of forming the via hole to form the first via plug 550a or the second via plug 550b, an overlay error occurs in the -x direction or the x direction, the first individual pattern 400a is formed. Alternatively, a via flow phenomenon occurs between the second individual pattern 400b and the first conductive layer pattern 200 (area A), so that the first individual pattern 400a or the second individual pattern 400b and the first conductive layer pattern Electrical flow may occur between the 200. In the via flow phenomenon, in the process of forming the via hole for forming the via plug 550, the first insulating layer 300 disposed below the second insulating layer 500 is etched by an overlay error. May occur. In this case, a via flow phenomenon may occur in which the conductive material for forming the via plug 550 flows into the portion where the first insulating layer 300 is etched, so that the via plug flows downward.

즉, 제1 도전 패드(700a)와 베이스 도전 패드(710) 사이의 저항값 및 제2 도전 패드(700b)와 베이스 도전 패드(710) 사이의 저항값을 각각 측정하면, 비아 흐름 현상에 의한 전기적인 흐름의 발생 여부를 판단할 수 있다. 또는 각기 다른 오버레이 마진을 가지는 전술한 테스트 소자들을 형성하면, 각 오버레이 마진에 따른 비아 흐름 현상을 측정할 수 있다. That is, when the resistance value between the first conductive pad 700a and the base conductive pad 710 and the resistance value between the second conductive pad 700b and the base conductive pad 710 are respectively measured, the electrical current due to the via flow phenomenon is measured. It is possible to determine whether a general flow has occurred. Alternatively, if the aforementioned test devices having different overlay margins are formed, the via flow phenomenon according to each overlay margin may be measured.

도 2는 본 발명의 제1 실시 예에 의한 반도체 기판을 개략적으로 도시한 평면도이다. 2 is a plan view schematically illustrating a semiconductor substrate in accordance with a first embodiment of the present invention.

도 2를 참조하면, 도전 패드(700)들은 제2 절연층 패턴(500)을 관통하는 비아 플러그(550)들을 통하여 제2 도전층 패턴(400)들과 전기적으로 연결될 수 있다. 비아 플러그(550)는 제1 내지 제4 비아 플러그(550a 내지 550d)를 포함할 수 있고, 제2 도전층 패턴(400)은 제1 내지 제4 개별 패턴(400a 내지 400d)을 포함할 수 있 다. 또한 도전 패드(700)는 제1 내지 제4 도전 패드(700a 내지 700d)를 포함할 수 있다. 이 경우, 제1 내지 제4 도전 패드(700a 내지 700d)는 각각 제1 내지 제4 비아 플러그(550a 내지 550d)를 통하여 제1 내지 제4 개별 패턴(400a 내지 400d)과 전기적으로 연결될 수 있다. Referring to FIG. 2, the conductive pads 700 may be electrically connected to the second conductive layer patterns 400 through via plugs 550 passing through the second insulating layer pattern 500. The via plug 550 may include first to fourth via plugs 550a to 550d, and the second conductive layer pattern 400 may include first to fourth individual patterns 400a to 400d. All. In addition, the conductive pad 700 may include first to fourth conductive pads 700a to 700d. In this case, the first to fourth conductive pads 700a to 700d may be electrically connected to the first to fourth individual patterns 400a to 400d through the first to fourth via plugs 550a to 550d, respectively.

제1 비아 플러그(550a)는 제1 개별 패턴(400a)의 상면 상에서 제1 방향(-x 방향)으로 치우쳐서 제1 개별 패턴(400a)의 상면의 에지부에 인접하도록 연결된다. 또한 제2 내지 제4 비아 플러그(550b 내지 550d)는 제2 내지 제4 개별 패턴(400b 내지 400d)의 상면 상에서 각각 제2 방향(x 방향), 제3 방향(-y 방향), 제4 방향(y 방향)으로 치우쳐서 제2 내지 제4 개별 패턴(400b 내지 400d)의 상면의 에지부에 인접하도록 연결된다. The first via plug 550a is connected to the edge portion of the upper surface of the first individual pattern 400a by being biased in the first direction (-x direction) on the upper surface of the first individual pattern 400a. In addition, the second to fourth via plugs 550b to 550d may have a second direction (x direction), a third direction (-y direction), and a fourth direction on an upper surface of the second to fourth individual patterns 400b to 400d, respectively. Skewed in the (y direction) to be adjacent to the edge portion of the upper surface of the second to fourth individual patterns 400b to 400d.

이와 같이 서로 수직인 네 방향으로 각각 치우쳐서 제1 내지 제4 비아 플러그(550a 내지 550b)를 형성하면, 비아 흐름 현상에 의한 전기적인 흐름의 발생 방향을 간단히 알 수 있다. 즉, 도 1에서 보인 것과 같은 베이스 도전 패드와 제1 내지 제4 도전 패드(700a 내지 700d) 사이의 저항을 각각 측정하면 비아 흐름 현상이 발생하는 방향을 간단히 알 수 있다.As described above, when the first to fourth via plugs 550a to 550b are formed in the four directions perpendicular to each other, the generation direction of the electrical flow due to the via flow phenomenon can be easily known. That is, by measuring the resistance between the base conductive pad and the first to fourth conductive pads 700a to 700d as shown in FIG.

도 3은 본 발명의 제2 실시 예에 의한 반도체 기판을 개략적으로 도시한 단면도이다.3 is a cross-sectional view schematically illustrating a semiconductor substrate according to a second exemplary embodiment of the present invention.

도 3을 참조하면, 도 1에서 제1 도전 패드와 제2 패드가 분리된 것과 달리 하나의 도전 패드(700)가 제1 비아 플러그(550a) 및 제2 비아 플러그(550b) 모두와 연결되도록 형성된다. 따라서 도전 패드(700)와 베이스 도전 패드(710) 사이의 저 항값의 측정을 통하여 제1 비아 플러그(550a) 또는 제2 비아 플러그(550b) 중 어느 한 곳에서의 비아 흐름 현상을 알 수 있다. 이러한 구조는 단순히 오버레이 마진을 측정하는 경우보다는 패턴 밀도에 따른 비아 흐름의 발생 여부를 측정하는데에 사용될 수 있다. Referring to FIG. 3, unlike the first conductive pad and the second pad in FIG. 1, one conductive pad 700 is connected to both the first via plug 550a and the second via plug 550b. do. Therefore, the flow of vias in any one of the first via plug 550a or the second via plug 550b may be determined by measuring the resistance value between the conductive pad 700 and the base conductive pad 710. This structure can be used to measure the occurrence of via flow according to the pattern density rather than simply measuring the overlay margin.

도 4는 본 발명의 제2 실시 예에 의한 반도체 기판을 개략적으로 도시한 평면도이다. 4 is a plan view schematically illustrating a semiconductor substrate in accordance with a second embodiment of the present invention.

도 4를 참조하면, 하나의 도전 패드(700)는 제1 비아 플러그(550a) 및 제2 비아 플러그(550b)와 연결된다. 이때, 제1 비아 플러그(550a) 및 제2 비아 플러그(550b)는 하나의 도전 패드(700)의 양단의 에지부에 인접하도록 형성될 수 있다. 도시하지는 않았으나, 도 3에 보인 것과 같이 제1 비아 플러그(550a) 및 제2 비아 플러그(550b)는 각각 제1 개별 패턴 및 제2 개별 패턴의 상면 상에서 각각 제1 방향(-x 방향) 및 제2 방향(x 방향)으로 치우치도록 상기 제1 개별 패턴 및 상기 제2 개별 패턴의 상면의 에지부에 인접하도록 연결될 수 있다. Referring to FIG. 4, one conductive pad 700 is connected to the first via plug 550a and the second via plug 550b. In this case, the first via plug 550a and the second via plug 550b may be formed to be adjacent to edge portions of both ends of one conductive pad 700. Although not shown, as shown in FIG. 3, the first via plug 550a and the second via plug 550b may have a first direction (-x direction) and a first direction on the top surfaces of the first and second individual patterns, respectively. It may be connected to be adjacent to the edge portion of the upper surface of the first individual pattern and the second individual pattern to be biased in two directions (x direction).

이를 통하여 제1 비아 플러그(550a) 및 제2 비아 플러그(550b)의 패턴 밀도에 따른 비아 흐름 현상을 측정할 수 있다. Through this, via flow phenomena according to the pattern density of the first via plug 550a and the second via plug 550b may be measured.

도 5를 참조하면, 본 발명의 제3 실시 예에 의한 반도체 기판을 개략적으로 도시한 단면도이다. 5 is a schematic cross-sectional view of a semiconductor substrate in accordance with a third embodiment of the present invention.

도 5를 참조하면, 제1 도전층 패턴(210), 제1 절연층(310) 및 제2 도전층 패턴(410)은 금속-절연층-금속(MIM) 캐패시터 구조를 갖도록 형성할 수 있다. 즉, 도 1 내지 도 4에서 전술한 제1 실시 예 또는 제2 실시 예의 경우, 제1 절연층은 상대 적으로 두껍게 형성하는 금속간 절연층(IMD)과 함께 형성할 수 있으며, 이 경우, 비아 플러그와 제1 도전층 패턴 사이의 거리는 상대적으로 크게 된다. Referring to FIG. 5, the first conductive layer pattern 210, the first insulating layer 310, and the second conductive layer pattern 410 may be formed to have a metal-insulating layer-metal (MIM) capacitor structure. That is, in the case of the first embodiment or the second embodiment described above with reference to FIGS. 1 to 4, the first insulating layer may be formed together with a relatively thick intermetallic insulating layer IMD, and in this case, via The distance between the plug and the first conductive layer pattern becomes relatively large.

그러나 제1 도전층 패턴(210), 제1 절연층(310) 및 제2 도전층 패턴(410)을 금속-절연층-금속 캐패시터 구조를 갖도록 형성하면, 캐패시터의 유전체 역할을 하는 제1 절연층(310)과 상부 전극 역할을 하는 제2 도전층 패턴(410)은 상대적으로 얇게 형성할 수 있다. 따라서 비아 플러그(550)와 제1 도전층 패턴(210) 사이의 거리가 가까워지게 되므로, 비아 흐름이 조금만 발생하는 경우에도 도전 패드(700)와 베이스 도전 패드(710) 사이의 저항 측정을 통하여 쉽게 확인할 수 있다. However, when the first conductive layer pattern 210, the first insulating layer 310, and the second conductive layer pattern 410 have a metal-insulating layer-metal capacitor structure, the first insulating layer serving as a dielectric of the capacitor The second conductive layer pattern 410 serving as the upper electrode 310 may be formed relatively thinly. Therefore, the distance between the via plug 550 and the first conductive layer pattern 210 is close, so that even if a small amount of via flow occurs, it is easy to measure the resistance between the conductive pad 700 and the base conductive pad 710. You can check it.

제1 도전층 패턴(210), 제1 절연층(310) 및 제2 도전층 패턴(410)은 반도체 기판(1)에 함께 형성되는 반도체 소자(미도시)에서 필요한 캐패시터(미도시)를 형성하면서 함께 형성될 수 있다. The first conductive layer pattern 210, the first insulating layer 310, and the second conductive layer pattern 410 form a capacitor (not shown) required for a semiconductor device (not shown) formed together on the semiconductor substrate 1. Can be formed together.

미도시하였으나, 도 2에 보인 것과 같은 평면도를 가질 수 있도록 하여, 서로 수직인 네 방향에 대하여 비아 흐름 현상이 발생하는 방향을 알 수 있도록 할 수도 있다.Although not shown, a plan view as shown in FIG. 2 may be provided so that the direction in which the via flow phenomenon occurs with respect to four directions perpendicular to each other may be known.

또는 미도시하였으나, 도 4에 보인 것과 같은 평면도를 가질 수 있도록 하여, 패턴 밀도에 따른 비아 흐름 현상을 측정할 수 있다. 단, 이 경우에는 도 5에 도시한 것과는 달리 제1 도전 패드(700a)와 제2 도전 패드(700b)는 분리하여 만들지 않고, 도 3에 보인 것과 같이 하나의 도전 패드(700)를 가지도록 형성할 수 있다.Alternatively, although not shown, a via flow phenomenon according to the pattern density may be measured by having a plan view as shown in FIG. 4. In this case, unlike the example shown in FIG. 5, the first conductive pad 700a and the second conductive pad 700b are not made separately, and are formed to have one conductive pad 700 as shown in FIG. 3. can do.

도 6은 본 발명의 제4 실시 예에 의한 반도체 기판을 개략적으로 도시한 단 면도이다.6 is a schematic diagram illustrating a semiconductor substrate in accordance with a fourth embodiment of the present invention.

도 6을 참조하면, 제1 도전층 패턴(220)을 게이트 폴리 구조체로 형성할 수 있다. 즉, 제1 도전층 패턴(220)은 도핑된 폴리 실리콘층(220a)과 게이트 스페이서(220b)를 포함할 수 있다. 제2 도전층 패턴(400)은 반도체 소자(미도시)의 제1 금속 배선(미도시)과 함께 형성될 수 있다. 따라서 전술한 도 1 내지 도 4에 보인 것과 같이 제1 금속 배선(미도시)과 제2 금속 배선(미도시) 사이에 발생하는 비아 흐름 현상이 아닌, 상기 게이트 폴리 구조체와 상기 제1 금속 배선 사이에 발생하는 비아 흐름 현상을 측정할 수 있다. Referring to FIG. 6, the first conductive layer pattern 220 may be formed as a gate poly structure. That is, the first conductive layer pattern 220 may include the doped polysilicon layer 220a and the gate spacer 220b. The second conductive layer pattern 400 may be formed together with a first metal wire (not shown) of a semiconductor device (not shown). Therefore, as shown in FIGS. 1 to 4, the gate poly structure and the first metal wires are not connected to each other, rather than a via flow phenomenon occurring between the first metal wires (not shown) and the second metal wires (not shown). Via flow phenomena occurring at can be measured.

미도시하였으나, 도 2에 보인 것과 같은 평면도를 가질 수 있도록 하여, 서로 수직인 네 방향에 대하여 비아 흐름 현상이 발생하는 방향을 알 수 있도록 할 수도 있다.Although not shown, a plan view as shown in FIG. 2 may be provided so that the direction in which the via flow phenomenon occurs with respect to four directions perpendicular to each other may be known.

또는 미도시하였으나, 도 4에 보인 것과 같은 평면도를 가질 수 있도록 하여, 패턴 밀도에 따른 비아 흐름 현상을 측정할 수 있다. 단, 이 경우에는 도 6에 도시한 것과는 달리 제1 도전 패드(700a)와 제2 도전 패드(700b)는 분리하여 만들지 않고, 도 3에 보인 것과 같이 하나의 도전 패드(700)를 가지도록 형성할 수 있다.Alternatively, although not shown, a via flow phenomenon according to the pattern density may be measured by having a plan view as shown in FIG. 4. In this case, unlike the case shown in FIG. 6, the first conductive pad 700a and the second conductive pad 700b are not made separately, but are formed to have one conductive pad 700 as shown in FIG. 3. can do.

도 1은 본 발명의 제1 실시 예에 의한 반도체 기판을 개략적으로 도시한 단면도이다. 1 is a cross-sectional view schematically illustrating a semiconductor substrate according to a first embodiment of the present invention.

도 2는 본 발명의 제1 실시 예에 의한 반도체 기판을 개략적으로 도시한 평면도이다. 2 is a plan view schematically illustrating a semiconductor substrate in accordance with a first embodiment of the present invention.

도 3은 본 발명의 제2 실시 예에 의한 반도체 기판을 개략적으로 도시한 단면도이다.3 is a cross-sectional view schematically illustrating a semiconductor substrate according to a second exemplary embodiment of the present invention.

도 4는 본 발명의 제2 실시 예에 의한 반도체 기판을 개략적으로 도시한 평면도이다.4 is a plan view schematically illustrating a semiconductor substrate in accordance with a second embodiment of the present invention.

도 5를 참조하면, 본 발명의 제3 실시 예에 의한 반도체 기판을 개략적으로 도시한 단면도이다. 5 is a schematic cross-sectional view of a semiconductor substrate in accordance with a third embodiment of the present invention.

도 6은 본 발명의 제4 실시 예에 의한 반도체 기판을 개략적으로 도시한 단면도이다.6 is a cross-sectional view schematically illustrating a semiconductor substrate according to a fourth embodiment of the present invention.

<도면에 주요부분에 대한 설명><Description of main parts in the drawing>

1 : 반도체 기판, 100 : 베이스 기판, 200 : 제1 도전층 패턴, 250 : 제1 베이스 비아 플러그, 300 : 제1 절연층, 400 : 제2 도전층 패턴, 410 : 베이스 도전층 패턴, 500 : 제2 절연층, 550 : 비아 플러그, 560 : 제2 베이스 비아 플러그, 700 : 도전 패드, 710 : 베이스 도전 패드Reference Signs List 1 semiconductor substrate, 100 base substrate, 200 first conductive layer pattern, 250 first base via plug, 300 first insulating layer, 400 second conductive layer pattern, 410 base conductive layer pattern, 500: Second insulating layer, 550: via plug, 560: second base via plug, 700: conductive pad, 710: base conductive pad

Claims (10)

데스트 소자로 이루어지는 테스트 소자 그룹을 포함하는 반도체 기판에 있어서,In a semiconductor substrate comprising a test device group consisting of a test device, 상기 테스트 소자는, 반도체 기판 상에 형성된 제1 도전층 패턴, 상기 제1 도전층 패턴 상에 형성된 제1 절연층, 상기 제1 절연층 상에 형성된 제2 도전층 패턴, 상기 제2 도전층 패턴 상에 형성된 제2 절연층, 상기 제2 절연층을 관통하여 상기 제2 도전층 패턴의 상면에 연결되는 비아 플러그 및 상기 비아 플러그와 전기적으로 연결되며 상기 제2 절연층 상에 형성되는 도전 패드을 포함하되,The test element may include a first conductive layer pattern formed on a semiconductor substrate, a first insulating layer formed on the first conductive layer pattern, a second conductive layer pattern formed on the first insulating layer, and the second conductive layer pattern. A second insulating layer formed thereon, a via plug connected to an upper surface of the second conductive layer pattern through the second insulating layer, and a conductive pad electrically connected to the via plug and formed on the second insulating layer. But 상기 비아 플러그는 상기 제2 도전층 패턴의 상면의 에지부에 인접하도록 상기 제2 도전층 패턴의 상면에 연결되는 것을 특징으로 하는 반도체 기판.And the via plug is connected to an upper surface of the second conductive layer pattern to be adjacent to an edge portion of the upper surface of the second conductive layer pattern. 제1 항에 있어서,According to claim 1, 상기 제2 도전층 패턴은 서로 이격된 복수 개의 개별 패턴으로 이루어지며, The second conductive layer pattern is composed of a plurality of individual patterns spaced apart from each other, 상기 비아 플러그는 상기 개별 패턴들 각각의 상면의 에지부에 인접하도록 상기 개별 패턴들 각각의 상면에 연결되는 복수 개의 비아 플러그로 이루어지는 것을 특징으로 하는 반도체 기판.And the via plug is formed of a plurality of via plugs connected to an upper surface of each of the individual patterns so as to be adjacent to an edge of an upper surface of each of the individual patterns. 제2 항에 있어서,The method of claim 2, 상기 도전 패드는 상기 개별 패턴들 중 서로 다른 2개의 개별 패턴의 상면에 연결되는 비아 플러그들과 연결되는 것을 특징으로 하는 반도체 기판.The conductive pad is connected to via plugs connected to upper surfaces of two different individual patterns among the individual patterns. 제2 항에 있어서,The method of claim 2, 상기 제2 도전층 패턴은 제1 개별 패턴 및 제2 개별 패턴을 포함하며,The second conductive layer pattern includes a first individual pattern and a second individual pattern, 상기 비아 플러그는 상기 제1 개별 패턴 및 제2 개별 패턴과 각각 연결되는 제1 비아 플러그 및 제2 비아 플러그를 포함하고,The via plug includes a first via plug and a second via plug respectively connected to the first and second individual patterns, 상기 제1 비아 플러그는 상기 제1 개별 패턴의 상면 상에서 제1 방향으로 치우쳐서 상기 제1 개별 패턴의 상면의 에지부에 인접하도록 연결되며,The first via plug is connected to be adjacent to an edge portion of an upper surface of the first individual pattern by being biased in a first direction on an upper surface of the first individual pattern, 상기 제2 비아 플러그는 상기 제2 개별 패턴의 상면 상에서 상기 제1 방향과 다른 상기 제2 방향으로 치우쳐서 상기 제2 개별 패턴의 상면의 에지부에 인접하도록 연결되는 것을 특징으로 하는 반도체 기판.And the second via plug is connected to the edge portion of the upper surface of the second individual pattern in a second direction different from the first direction on the upper surface of the second individual pattern. 제4 항에 있어서,The method of claim 4, wherein 상기 제1 방향과 상기 제2 방향은 서로 반대 방향인 것을 특징으로 하는 반도체 기판.And the first direction and the second direction are opposite to each other. 제4 항에 있어서,The method of claim 4, wherein 상기 제2 도전층 패턴은 제3 개별 패턴 및 제4 개별 패턴을 더 포함하며,The second conductive layer pattern further includes a third individual pattern and a fourth individual pattern, 상기 비아 플러그는 상기 제3 개별 패턴 및 제4 개별 패턴과 각각 연결되는 제3 비아 플러그 및 제4 비아 플러그를 더 포함하고,The via plug further includes a third via plug and a fourth via plug respectively connected with the third individual pattern and the fourth individual pattern, 상기 제3 비아 플러그는 상기 제3 개별 패턴의 상면 상에서 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 치우쳐서 상기 제3 개별 패턴의 상면의 에지부에 인접하며,The third via plug is adjacent to an edge portion of the upper surface of the third individual pattern by being biased in a third direction different from the first direction and the second direction on the upper surface of the third individual pattern, 상기 제4 비아 플러그는 상기 제4 개별 패턴의 상면 상에서 상기 제1 방향, 제2 방향 및 제3 방향과 다른 상기 제4 방향으로 치우쳐서 상기 제4 개별 패턴의 상면의 에지부에 인접하는 것을 특징으로 하는 반도체 기판.And the fourth via plug is adjacent to an edge portion of the upper surface of the fourth individual pattern by being oriented in the fourth direction different from the first, second and third directions on the upper surface of the fourth individual pattern. Semiconductor substrate. 제6 항에 있어서,The method according to claim 6, 상기 제3 방향과 상기 제4 방향은 서로 반대 방향인 것을 특징으로 하는 반도체 기판.And the third direction and the fourth direction are opposite to each other. 제7 항에 있어서,The method of claim 7, wherein 상기 제1 방향 및 상기 제2 방향은 상기 제3 방향 및 상기 제4 방향과 서로 수직을 이루는 것을 특징으로 하는 반도체 기판.And the first direction and the second direction are perpendicular to the third direction and the fourth direction. 제1 항 내지 제8 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 8, 상기 테스트 소자는,The test device, 상기 제2 절연층 상에 형성되는 베이스 도전 패드; 및A base conductive pad formed on the second insulating layer; And 상기 베이스 도전 패트와 상기 제1 도전층 패턴을 전기적으로 연결하는 베이스 비아 플러그를 더 포함하는 것을 특징으로 하는 반도체 기판.And a base via plug electrically connecting the base conductive pat and the first conductive layer pattern. 제1 항 내지 제8 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 8, 상기 제1 도전층 패턴은 도핑된 폴리 실리콘으로 이루어지는 것을 특징으로 하는 반도체 기판.The first conductive layer pattern is a semiconductor substrate, characterized in that made of doped polysilicon.
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