KR20100047061A - 수평 전계형 액정표시장치 - Google Patents

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Abstract

본 발명은 인버젼 구동으로 인한 화질 불량을 개선하도록 한 수평 전계형 액정표시장치에 관한 것이다.
이 수평 전계형 액정표시장치는 제1 데이터라인과 제2 데이터라인 사이에서 서로 대향하는 제1 및 제2 화소전극들의 전압차로 구동되는 제1 액정셀; 상기 제2 데이터라인과 제3 데이터라인 사이에서 서로 대향하는 제3 및 제4 화소전극들의 전압차로 구동되는 제2 액정셀; 상기 제3 데이터라인과 제4 데이터라인 사이에서 서로 대향하는 제5 및 제6 화소전극들의 전압차로 구동되는 제3 액정셀; 및 상기 제1 내지 제4 데이터라인들과 교차되며, 상기 액정셀들을 선택하기 위한 스캔펄스가 공급되는 게이트라인을 구비하고; 동일한 픽셀 내에서 이웃하는 액정셀들에 공급되는 데이터전압은 하나의 데이터라인을 통해 공급되고, 서로 다른 픽셀들 사이에서 제1 픽셀의 상기 제4 데이터라인은 제2 픽셀의 상기 제1 데이터라인과 전기적으로 분리된다.
피드 쓰로우 전압, 불균일, 충전량, 화질, 불량

Description

수평 전계형 액정표시장치{LIQUID CRYSTAL DISPLAY OF HORIZONTAL ELECTRONIC FIELDAPPLYING TYPE}
본 발명은 액정표시장치에 관한 것으로, 특히 인버젼 구동으로 인한 화질 불량을 개선하도록 한 수평 전계형 액정표시장치에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하며, 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다. 수직 전계형 액정표시장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면 시야각이 좁은 단점을 가진다. 수평 전계형 액정표시장치는 하부 기판에 나란하게 배치된 화소전극과 공통전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; IPS) 모드의 액정을 구동하게 된다. 이러한 수평 전계형 액정표시장치는 시야각이 넓은 장점을 가 진다.
수평 전계형 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과 이 액정표시패널을 구동하기 위한 구동회로를 구비한다. 구동회로에는 데이터전압을 발생하는 데이터 구동회로와 스캔펄스를 발생하는 게이트 구동회로가 포함된다.
액정표시패널에는 도 1에서 보는 바와 같이 게이트라인(GL)과 데이터라인(DL)이 교차되고 그 게이트라인(GL)과 데이터라인(GL)의 교차부에 액정셀(Clc)을 구동하기 위한 박막트랜지스터(Thin Film Transistor, 이하 "TFT")가 형성된다. TFT는 게이트라인(GL)을 통해 공급되는 스캔펄스에 응답하여 데이터라인을 통해 공급되는 데이터전압(Vdata)을 액정셀(Clc)의 화소전극(Ep)에 공급한다. 이를 위하여 TFT의 게이트전극은 게이트라인(GL)에 접속되고, 소스전극은 데이터라인(DL)에 접속되며, 드레인전극은 액정셀(Clc)의 화소전극에 접속된다. 액정셀(Clc)은 화소전극(Ep)에 공급되는 데이터전압(Vd)과 공통전극(Ec)에 공급되는 공통전압(Vcom)의 전위차로 충전되며, 이 전위차로 형성되는 전계에 의해 액정분자들의 배열이 바뀌면서 투과되는 빛의 광량을 조절하거나 빛을 차단하게 된다. 공통전극(Ec)은 화소전극(Ep)과 함께 하부기판에 형성되며, 공통전극(Ec)과 화소전극(Ep) 사이에는 액정셀(Clc)의 충전 전압을 유지시키기 위한 스토리지 커패시터(Storage Capacitor, Cst)가 형성된다. 한편, 액정셀(Clc)을 서브 픽셀(Sub-Pixel)이라고도 하며, 하나의 단위 픽셀(Pixel)은 서로 다른 색을 표현하는 다수의 액정셀(Clc)들을 포함한다.
수평 전계형 액정표시장치는 액정셀(Clc)의 열화와 잔상을 방지하기 위하여 도 2와 같이 공통전압(Vcom)을 기준으로 데이터전압(Vd)의 극성을 일정주기마다 반전시키는 인버젼 방식으로 구동된다. n 번째 프레임기간(Fn) 동안, 액정셀(Clc)은 데이터 구동회로로부터 출력되는 정극성 데이터전압(Vdata(+))만큼 충전된 후, TFT의 기생 커패시터(도 1의 Cgs) 등의 영향으로 충전전압보다 피드 쓰로우 전압(Feed Through Voltage, ΔVp)만큼 절대치 전압이 낮은 정극성 화소전압(Vp(+))을 유지한다. 반면에, n+1 번째 프레임기간(Fn+1) 동안, 액정셀(Clc)은 데이터 구동회로로부터 출력되는 부극성 데이터전압(Vdata(-))만큼 충전된 후, TFT의 기생 커패시터(Cgs) 등의 영향으로 충전전압보다 피드 쓰로우 전압(ΔVp) 만큼 절대치 전압이 높은 부극성 화소전압(Vp(-))을 유지한다.
그런데, 이러한 종래 수평 전계형 액정표시장치에서는 상술한 인버젼 구동으로 인해 동일한 계조의 데이터전압이 액정셀(Clc)에 공급된다 하더라도, 액정셀(Clc)에서의 충전량은 정극성일때에 비하여 부극성일때 더 커진다. 액정셀(Clc)의 충전량이 프레임마다 달라지게 되면 데이터의 비대칭성으로 인하여 플리커 및 잔상 등의 화질 불량이 발생한다. 이에, 종래 수평 전계형 액정표시장치에서 피드 쓰로우 전압으로 인한 전압 옵셋만큼 공통전압을 조정함으로써 액정셀에서의 충전량 불균일 문제를 해결하려는 방식이 제안된 바 있으나, 액정표시패널에서 피드 쓰로우 전압으로 인한 전압 옵셋의 크기가 위치별로 다르기 때문에 정전압인 공통전압의 레벨을 변경시키는 것만으로는 위치별 최적 공통전압을 조정하기가 불가능하여 프레임 간 충전량 불균일로 인한 화질 불량을 개선하는데 한계가 있다.
또한, 도 3과 같이 종래 수평 전계형 액정표시장치에서는 인버젼 구동을 위한 (+)액정구동전압 및 (-)액정구동전압을 생성하기 위해, 데이터전압의 레벨을 일정주기마다 공통전압(Vcom)을 기준으로 스윙시킨다. 이때문에, 데이터 구동회로에 입력되는 고전위 전원전압(Vdd)의 레벨은 항상 액정구동전압보다 2배 이상 높아야 한다. 이는, 액정구동전압의 크기가 고전위 전원전압(Vdd)값의 1/2 범위 내에서 결정됨을 의미한다. 액정구동전압을 크게 하기 위해 고전위 전원전압(Vdd)의 레벨을 높이면, 데이터 구동회로내에서 소비되는 전력이 그 만큼 증가하게 된다. 따라서, 종래 수평 전계형 액정표시장치에서는 액정구동전압을 높이는 데 한계가 있다.
따라서, 본 발명의 목적은 인버젼 구동시 프레임 간 액정셀에서의 충전량 불균일을 해소하여 화질불량을 개선함과 아울러, 데이터 구동회로에서의 소비전력을 증가시키지 않으면서 액정구동전압을 높일 수 있도록 한 수평 전계형 액정표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따라 각각 TFT들에 의해 스위칭되어 서로 다른 색을 표현하는 액정셀들을 포함하는 다수의 픽셀들이 매트릭스 형태로 배치되는 수평 전계형 액정표시장치는, 제1 데이터라인과 제2 데이터라인 사이에서 서로 대향하는 제1 및 제2 화소전극들의 전압차로 구동되는 제1 액정셀; 상기 제2 데이터라인과 제3 데이터라인 사이에서 서로 대향하는 제3 및 제4 화소전극들의 전압차로 구동되는 제2 액정셀; 상기 제3 데이터라인과 제4 데이터라인 사이에서 서로 대향하는 제5 및 제6 화소전극들의 전압차로 구동되는 제3 액정셀; 및 상기 제1 내지 제4 데이터라인들과 교차되며, 상기 액정셀들을 선택하기 위한 스캔펄스가 공급되는 게이트라인을 구비하고; 동일한 픽셀 내에서 이웃하는 액정셀들에 공급되는 데이터전압은 하나의 데이터라인을 통해 공급되고, 서로 다른 픽셀들 사이에서 제1 픽셀의 상기 제4 데이터라인은 제2 픽셀의 상기 제1 데이터라인과 전기적으로 분리된다.
상기 제1 데이터라인에는 제1 데이터전압이 공급되고, 상기 제2 데이터라인에는 제2 데이터전압이 공급되며, 상기 제3 데이터라인에는 제3 데이터전압이 공급되고, 상기 제4 데이터라인에는 제4 데이터전압이 공급된다.
상기 TFT들은, 상기 스캔펄스에 응답하여 상기 제1 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT; 상기 스캔펄스에 응답하여 상기 제2 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT; 상기 스캔펄스에 응답하여 상기 제2 데이터전압을 상기 제3 화소전극에 공급하는 제3 TFT; 상기 스캔펄스에 응답하여 상기 제3 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT; 상기 스캔펄스에 응답하여 상기 제3 데이터전압을 상기 제5 화소전극에 공급하는 제5 TFT; 및 상기 스캔펄스에 응답하여 상기 제4 데이터전압을 상기 제6 화소전극에 공급하는 제6 TFT를 포함한다.
제1 화소전극, 제2 화소전극 및 제3 화소전극은 각각 상기 데이터라인들과 나란하게 형성되는 다수의 제1 핑거부들과, 상기 제1 핑커부들을 공통으로 연결하기 위해 상기 게이트라인들에 나란하게 형성되는 제1 접속부를 가지고; 제2 화소전극, 제4 화소전극 및 제6 화소전극은 각각 상기 데이터라인들과 나란하게 형성되어 상기 제1 핑커부들과 일대일로 대향 구조를 이루는 다수의 제2 핑거부들과, 상기 제2 핑거부들을 공통으로 연결하기 위해 상기 게이트라인들과 나란하게 형성되는 제2 접속부를 가진다.
이 수평 전계형 액정표시장치는 제1 콘택홀을 통해 상기 제1 접속부에 전기적으로 접속됨과 아울러 절연막을 사이에 두고 상기 제2 접속부와 중첩되는 제1 데 이터 금속패턴과; 제2 콘택홀을 통해 상기 제2 접속부에 전기적으로 접속됨과 아울러 절연막을 사이에 두고 상기 제1 접속부와 중첩되는 제2 데이터 금속패턴을 더 구비한다.
이 수평 전계형 액정표시장치는 제1 콘택홀을 통해 상기 제2 접속부에 전기적으로 접속됨과 아울러 절연막을 사이에 두고 상기 제1 접속부와 중첩되는 데이터 금속패턴을 더 구비한다.
이 수평 전계형 액정표시장치는 제1 콘택홀을 통해 상기 제1 접속부에 전기적으로 접속됨과 아울러 절연막을 사이에 두고 상기 제2 접속부와 중첩되는 제1 데이터 금속패턴과; 제2 콘택홀을 통해 상기 제2 접속부에 전기적으로 접속되는 제2 데이터 금속패턴을 더 구비한다.
이 수평 전계형 액정표시장치는 상기 게이트라인에 앞서 상기 스캔펄스가 공급되는 전단 게이트라인으로부터 돌출되어 절연막을 사이에 두고 상기 제2 핑거부들의 최외곽 양측 부분과 중첩되도록 연장되는 게이트 쉴드 패턴들을 더 구비한다.
이 수평 전계형 액정표시장치는 상기 게이트라인에 앞서 상기 스캔펄스가 공급되는 전단 게이트라인으로부터 돌출되어 절연막을 사이에 두고 상기 제1 핑거부들의 최외곽 일측 부분과 중첩되도록 연장되는 제1 게이트 쉴드 패턴과; 상기 전단 게이트라인으로부터 돌출되어 절연막을 사이에 두고 상기 제2 핑거부들의 최외곽 일측 부분과 중첩되도록 연장되는 제2 게이트 쉴드 패턴들을 더 구비한다.
본 발명에 따른 수평 전계형 액정표시장치는 두 개의 TFT를 이용하여 단위 액정셀을 구동시킴으로써, 인버젼 구동시 정/부극성의 피드 쓰로우 전압(ΔVp)이 서로 보상되도록 한다. 이를 통해, 프레임 간 동일 액정셀에서의 충전량 불균일이 해소되어 화질불량은 크게 개선된다.
나아가, 본 발명에 따른 수평 전계형 액정표시장치는 한 픽셀당 네개의 데이터라인들을 할당함으로써, 데이터 구동회로에 인가되는 고전위 전원전압의 레벨을 상승시키기 않으면서도 즉, 데이터 구동회로에서의 소비전력을 증가시키지 않으면서도 액정구동전압을 높일 수 있다.
더 나아가, 본 발명에 따른 수평 전계형 액정표시장치는 액정구동전압을 높이고, 높아진 액정구동전압만큼 액정셀에서 대향 화소전극들 사이의 간격을 넓힘으로써, 개구율 및 콘트라스트비(Contrast Ratio)를 향상시킬 수 있다.
이하, 도 4 내지 도 10b를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 수평 전계형 액정표시장치를 보여준다.
도 4를 참조하면, 본 발명의 실시예에 따른 수평 전계형 액정표시장치는 액정표시패널(11), 데이터 구동회로(12), 게이트 구동회로(13) 및 타이밍 콘트롤러(14)를 구비한다.
액정표시패널(11)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정 표시패널(11)은 4m/3 개의 데이터라인들(D1 내지 D4m/3)과 n 개의 게이트라인들(G1 내지 Gn)의 교차 영역마다 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다. 액정셀(Clc)을 서브 픽셀(Sub-Pixel)이라고도 하며, 하나의 픽셀(Pixel)은 서로 다른 색을 표현하는 다수의 액정셀(Clc)들 즉, R 액정셀(Clc_R), G 액정셀(Clc_G) 및 B 액정셀(Clc_B)을 포함한다. 하나의 픽셀(Pixel)에는 한 개의 게이트라인(G)과 네 개의 데이터라인들(Da,Db,Dc,Dd)이 할당된다. 이를 통해, 동일한 픽셀(Pixel) 내에서 이웃하는 액정셀(Clc)들에 공급되는 데이터전압은 하나의 데이터라인(Db/Dc)을 통해 공급된다. 반면, 서로 다른 픽셀(Pixel)들 사이에 형성되는 두개의 데이터라인들(Dx와Da / Dd와Dy)은 서로 전기적으로 분리된다.
액정표시패널(11)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터가 형성된다. 액정표시패널(11)의 하부 유리기판에는 데이터라인들(D1 내지 D4m/3), 게이트라인들(G1 내지 Gn), TFT들, 및 스토리지 커패시터가 형성된다. 액정표시패널(11)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
데이터 구동회로(12)는 타이밍 콘트롤러(14)로부터의 데이터 제어신호(DDC)에 응답하여 디지털 비디오 데이터(RGB)를 감마기준전압 발생부(미도시)로부터의 감마기준전압들(GMA)을 참조하여 아날로그 데이터전압으로 변환하고, 그 아날로그 데이터전압을 스캔펄스에 동기시켜 액정표시패널(11)의 데이터라인들(D1 내지 D4m/3)에 공급한다.
게이트 구동회로(13)는 타이밍 콘트롤러(14)로부터의 게이트 제어신호(GDC) 에 응답하여 아날로그 데이터전압이 공급될 액정표시패널(11)의 수평라인을 선택하는 스캔펄스를 발생하여 게이트라인들(G1 내지 Gn)에 순차적으로 공급한다.
타이밍 콘트롤러(14)는 시스템보드(미도시)로부터 수평 및 수직 동기신호(Hsync,Vsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 제어신호들(GDC,DDC)을 발생한다. 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)는 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터 구동회로(12) 내에서 디지털 데이터의 래치동작을 지시하는 소스 샘플링 클럭(SSC), 데이터 구동회로(12)의 출력을 지시하는 소스 출력 인에이블신호(SOE), 및 액정표시패널(11)의 액정셀들(Clc)에 공급될 데이터전압의 극성을 지시하는 극성제어신호(POL) 등을 포함한다. 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 지시하는 게이트 스타트 펄스(GSP), 게이트 구동회로(13) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 타이밍 제어신호로써 TFT의 온(ON) 기간에 대응하는 펄스폭으로 발생되는 게이트 쉬프트 클럭신호(GSC), 및 게이트 구동회로(13)의 출력을 지시하는 게이트 출력 인에이블신호(GOE) 등을 포함한다. 또한, 타이밍 콘트롤러(14)는 시스템보드로부터 입력되는 디지털 비디오 데이터(RGB)를 액정표시패널(11)의 해상도에 맞게 재정렬하여 데이터 구동회로(12)에 공급한다. 또한, 타이밍 콘트롤러(14)는 입력되는 디지털 비디오 데이터(RGB)의 데이터 패킷 중 데이터 구동회로(12)의 출력 범위를 벗어나 표시가 불가능한 부분을 표시 가능한 동일 계조값의 데이터로 보정할 수 있다. 이를 위해, 타이밍 콘트롤러(14)는 보정용 데이터들이 미리 룩업 테이블 형식으로 저장된 메모리를 더 구비할 수 있다.
도 5는 도 4에 도시된 액정표시패널(11)의 일 예를 보여준다.
도 5를 참조하면, R 액정셀(Clc_R), G 액정셀(Clc_G) 및 B 액정셀(Clc_B)을 포함하는 하나의 픽셀(Pixel)에는 한 개의 게이트라인(Gk)과 네 개의 데이터라인들(Da,Db,Dc,Dd)이 할당된다.
특정 픽셀(Pixel A)내의 R 액정셀(Clc_R)은 동일 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_R)과 제2 화소전극(EP2_R) 사이의 전위차에 의해 구동된다. 이를 위해, R 액정셀(Clc_R)의 제1 화소전극(EP1_R)은 데이터라인들과 나란하게 형성된 다수의 제1 핑거부들(FR1)과, 이 제1 핑거부들(FR1)을 연결하기 위해 게이트라인들과 나란하게 형성되는 제1 접속부(CR1)를 포함한다. R 액정셀(Clc_R)의 제1 화소전극(EP1_R)은 제1 콘택홀(CT1_R)을 통해 제1 TFT(TFT1_R)에 접속된다. 제1 TFT(TFT1_R)는 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 제1 데이터라인(Da)으로부터의 제1 아날로그 데이터전압을 제1 화소전극(EP1_R)에 공급한다. 한편, R 액정셀(Clc_R)의 제2 화소전극(EP2_R)은 데이터라인들과 나란하게 형성되어 제1 핑거부들(FR1)과 각각 대향 구조를 이루는 다수의 제2 핑거부들(FR2)과, 이 제2 핑거부들(FR2)을 연결하기 위해 게이트라인들과 나란하게 형성되는 제2 접속부(CR2)를 포함한다. R 액정셀(Clc_R)의 제2 화소전극(EP2_R)은 제2 콘택 홀(CT2_R)을 통해 제2 TFT(TFT2_R)에 접속된다. 제2 TFT(TFT2_R)는 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Db)으로부터의 제2 아날로그 데이터전압을 제2 화소전극(EP2_R)에 공급한다.
또한, R 액정셀(Clc_R)은 제1 콘택홀(CT1_R)을 통해 제1 화소전극(EP1_R)에 전기적으로 접속됨과 아울러 절연막(미도시)을 사이에 두고 제2 화소전극(EP2_R)의 제2 접속부(CR2)와 중첩되는 제1 데이터 금속패턴(DP1_R)과, 제2 콘택홀(CT2_R)을 통해 제2 화소전극(EP2_R)에 전기적으로 접속됨과 아울러 절연막(미도시)을 사이에 두고 제1 화소전극(EP1_R)의 제1 접속부(CR1)와 중첩되는 제2 데이터 금속패턴(DP2_R)을 더 포함한다. 제1 데이터 금속패턴(DP1_R)과 제2 화소전극(EP2_R)의 중첩 영역 및 제2 데이터 금속패턴(DP2_R)과 제1 화소전극(EP1_R)의 중첩 영역에는 스토리지 커패시터(Cst_R)가 형성된다.
특정 픽셀(Pixel A)내의 G 액정셀(Clc_G)은 동일 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_G)과 제2 화소전극(EP2_G) 사이의 전위차에 의해 구동된다. 이를 위해, G 액정셀(Clc_G)의 제1 화소전극(EP1_G)은 데이터라인들과 나란하게 형성된 다수의 제1 핑거부들(FG1)과, 이 제1 핑거부들(FG1)을 연결하기 위해 게이트라인들과 나란하게 형성되는 제1 접속부(CG1)를 포함한다. G 액정셀(Clc_G)의 제1 화소전극(EP1_G)은 제1 콘택홀(CT1_G)을 통해 제1 TFT(TFT1_G)에 접속된다. 제1 TFT(TFT1_G)는 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Db)으로부터의 제2 아날로그 데이터전압을 제1 화소전극(EP1_G)에 공급한다. 한편, G 액정셀(Clc_G)의 제2 화소전극(EP2_G)은 데이터라인들과 나란하게 형성되 어 제1 핑거부들(FG1)과 각각 대향 구조를 이루는 다수의 제2 핑거부들(FG2)과, 이 제2 핑거부들(FG2)을 연결하기 위해 게이트라인들과 나란하게 형성되는 제2 접속부(CG2)를 포함한다. G 액정셀(Clc_G)의 제2 화소전극(EP2_G)은 제2 콘택홀(CT2_G)을 통해 제2 TFT(TFT2_G)에 접속된다. 제2 TFT(TFT2_G)는 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 제3 데이터라인(Dc)으로부터의 제3 아날로그 데이터전압을 제2 화소전극(EP2_G)에 공급한다.
또한, G 액정셀(Clc_G)은 제1 콘택홀(CT1_G)을 통해 제1 화소전극(EP1_G)에 전기적으로 접속됨과 아울러 절연막(미도시)을 사이에 두고 제2 화소전극(EP2_G)의 제2 접속부(CG2)와 중첩되는 제1 데이터 금속패턴(DP1_G)과, 제2 콘택홀(CT2_G)을 통해 제2 화소전극(EP2_G)에 전기적으로 접속됨과 아울러 절연막(미도시)을 사이에 두고 제1 화소전극(EP1_G)의 제1 접속부(CG1)와 중첩되는 제2 데이터 금속패턴(DP2_G)을 더 포함한다. 제1 데이터 금속패턴(DP1_G)과 제2 화소전극(EP2_G)의 중첩 영역 및 제2 데이터 금속패턴(DP2_G)과 제1 화소전극(EP1_G)의 중첩 영역에는 스토리지 커패시터(Cst_G)가 형성된다.
특정 픽셀(Pixel A)내의 B 액정셀(Clc_B)은 동일 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_B)과 제2 화소전극(EP2_B) 사이의 전위차에 의해 구동된다. 이를 위해, B 액정셀(Clc_B)의 제1 화소전극(EP1_B)은 데이터라인들과 나란하게 형성된 다수의 제1 핑거부들(FB1)과, 이 제1 핑거부들(FB1)을 연결하기 위해 게이트라인들과 나란하게 형성되는 제1 접속부(CB1)를 포함한다. B 액정셀(Clc_B)의 제1 화소전극(EP1_B)은 제1 콘택홀(CT1_B)을 통해 제1 TFT(TFT1_B)에 접속된다. 제1 TFT(TFT1_B)는 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 제3 데이터라인(Dc)으로부터의 제3 아날로그 데이터전압을 제1 화소전극(EP1_B)에 공급한다. 한편, B 액정셀(Clc_B)의 제2 화소전극(EP2_B)은 데이터라인들과 나란하게 형성되어 제1 핑거부들(FB1)과 각각 대향 구조를 이루는 다수의 제2 핑거부들(FB2)과, 이 제2 핑거부들(FB2)을 연결하기 위해 게이트라인들과 나란하게 형성되는 제2 접속부(CB2)를 포함한다. B 액정셀(Clc_B)의 제2 화소전극(EP2_B)은 제2 콘택홀(CT2_B)을 통해 제2 TFT(TFT2_B)에 접속된다. 제2 TFT(TFT2_B)는 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 제4 데이터라인(Dd)으로부터의 제4 아날로그 데이터전압을 제2 화소전극(EP2_B)에 공급한다.
또한, B 액정셀(Clc_B)은 제1 콘택홀(CT1_B)을 통해 제1 화소전극(EP1_B)에 전기적으로 접속됨과 아울러 절연막(미도시)을 사이에 두고 제2 화소전극(EP2_B)의 제2 접속부(CB2)와 중첩되는 제1 데이터 금속패턴(DP1_B)과, 제2 콘택홀(CT2_B)을 통해 제2 화소전극(EP2_B)에 전기적으로 접속됨과 아울러 절연막(미도시)을 사이에 두고 제1 화소전극(EP1_B)의 제1 접속부(CB1)와 중첩되는 제2 데이터 금속패턴(DP2_B)을 더 포함한다. 제1 데이터 금속패턴(DP1_B)과 제2 화소전극(EP2_B)의 중첩 영역 및 제2 데이터 금속패턴(DP2_B)과 제1 화소전극(EP1_B)의 중첩 영역에는 스토리지 커패시터(Cst_B)가 형성된다.
도 6a 및 도 6b는 인버젼 구동시 프레임 간 액정셀에서의 충전량 불균일이 해소되는 원리를 보여준다. 도 6a 및 도 6b에서, 'Cgs1'은 제1 TFT(TFT1_R)의 게이트전극과 소스전극 간 기생 커패시터를, 'Cgs2'는 제2 TFT(TFT2_R)의 게이트전극 과 소스전극 간 기생 커패시터를, 'Cgs'는 액정셀이 느끼는 전체 기생 커패시터를 각각 나타낸다. 또한, R 액정셀(Clc_R)에 대한 이하의 설명은 G 액정셀(Clc_G) 및 B 액정셀(Clc_B)에도 그대로 적용될 수 있다.
도 6a 및 도 6b를 참조하면, R 액정셀(Clc_R)이 n 프레임 동안에는 (+)12V의 계조전압을 표시하고 n+1 프레임 동안에는 (-)12V의 계조전압을 표시한다고 가정하면, 일 예로 제1 데이터라인(Da)에는 n 프레임동안 15V의 데이터전압이 공급된 후 n+1 프레임동안 3V의 데이터전압이 공급되며, 제2 데이터라인(Db)에는 n 프레임동안 3V의 데이터전압이 공급된 후 n+1 프레임동안 15V의 데이터전압이 공급된다. 이에 따라, Cgs1은 n 프레임에서 게이트 하이전압인 25V와 데이터전압인 15V의 차전압인 10V 값을 갖는데 반해, n+1 프레임에서 Cgs1은 게이트 하이전압인 25V와 데이터전압인 3V의 차전압인 22V 값을 갖는다. 또한, Cgs2는 n 프레임에서 게이트 하이전압인 25V와 데이터전압인 3V의 차전압인 22V 값을 갖는데 반해, n+1 프레임에서 Cgs2는 게이트 하이전압인 25V와 데이터전압인 15V의 차전압인 10V 값을 갖는다. 따라서, 프레임 간 Cgs1의 차이값(-12V)과 프레임 간 Cgs2의 차이값(+12V)은 서로 상쇄되므로, R 액정셀(Clc_R)에서 느끼는 프레임 간 전체 Cgs의 차이값은 없어지게 된다. R 액정셀(Clc_R)이 느끼는 프레임 간 전체 Cgs 차이값이 없어지므로, 프레임 간 피드 쓰로우 전압(ΔVp)차가 그만큼 줄어들게 되고, 이로 인해 액정셀에서의 프레임 간 충전량 불균일은 크게 해소된다.
도 7 및 도 8은 액정구동전압이 높아지는 원리를 보여준다. 도 7 및 도 8에서 액정구동전압의 극성은 제2 화소전극의 전위가 제1 화소전극의 전위보다 높으면 (+)극성, 제2 화소전극의 전위가 제1 화소전극의 전위보다 낮으면 (-)극성을 띤다고 가정한다. 그리고, 특정 프레임에서 R 액정셀(Clc_R)은 (+) 액정구동전압으로 구동되어 (+) 극성의 화이트 계조를 표시하고, G 액정셀(Clc_G)은 (-) 액정구동전압으로 구동되어 (-) 극성의 중간 계조를 표시하며, B 액정셀(Clc_B)은 (-) 액정구동전압으로 구동되어 (+) 극성의 화이트 계조를 표시한다고 가정한다. 그리고, 데이터 구동회로에서 필요로 하는 고전위 전원전압(Vdd)의 전압 범위를 1V ~ 16V라고 가정한다.
도 7 및 도 8을 참조하면, 화상 1을 구현하기 위해, R 액정셀(Clc_R)은 제1 데이터라인(Da)으로부터 공급되는 6V의 데이터전압과 제2 데이터라인(Db)으로부터 공급되는 16V의 데이터전압의 차로 (+) 극성의 화이트 계조를 표시한다. G 액정셀(Clc_G)은 제2 데이터라인(Db)으로부터 공급되는 16V의 데이터전압과 제3 데이터라인(Dc)으로부터 공급되는 14V의 데이터전압의 차로 (-) 극성의 중간 계조를 표시한다. 그리고, B 액정셀(Clc_B)은 제3 데이터라인(Dc)으로부터 공급되는 14V의 데이터전압과 제4 데이터라인(Dd)으로부터 공급되는 4V의 데이터전압의 차로 (-) 극성의 화이트 계조를 표시한다. 제1 내지 제4 데이터라인들(Da,Db,Dc,Dd)을 통해 공급되는 데이터전압들은 고전위 전원전압(Vdd)의 전압 범위내에 속하므로, 화상 1은 정상적으로 표시될 수 있다.
화상 2를 구현하기 위해, R 액정셀(Clc_R)은 제1 데이터라인(Da)으로부터 공급되는 6V의 데이터전압과 제2 데이터라인(Db)으로부터 공급되는 16V의 데이터전압의 차로 (+) 극성의 화이트 계조를 표시한다. G 액정셀(Clc_G)은 제2 데이터라 인(Db)으로부터 공급되는 16V의 데이터전압과 제3 데이터라인(Dc)으로부터 공급되는 10V의 데이터전압의 차로 (-) 극성의 중간 계조를 표시한다. 이 경우, B 액정셀(Clc_B)은 제3 데이터라인(Dc)으로부터 공급되는 10V의 데이터전압과 제4 데이터라인(Dd)으로부터 공급되는 0V의 데이터전압의 차로 (-) 극성의 화이트 계조를 표시하여야 한다. 그러나, 0V의 데이터전압이 고전위 전원전압(Vdd)의 전압 범위를 벗어나므로, 화상 2는 정상적으로 표시될 수 없다. 화상 2를 정상적으로 표시하기 위해서는, 화상 2와 동일한 계조값을 가지면서도 각 셀들로 인가되는 데이터전압들이 고전위 전원전압(Vdd)의 전압 범위내에 존재하도록 하는 데이터패킷의 조정이 필요하다. 화상 2-1은 데이터패킷의 조정 결과에 따른 데이터전압들의 일 예이다. 이러한 데이터패킷의 조정 과정은 타이밍 콘트롤러에서 이뤄지며, 타이밍 콘트롤러는 입력되는 디지털 데이터들의 데이터패킷 중 표시가 불가능한 부분을 표시 가능한 동일 계조값의 데이터로 보정한다. 보정용 데이터들은 미리 룩업 테이블 형식으로 메모리에 저장될 수 있다. 다만, 이러한 보정을 통하면, B 액정셀(Clc_B)의 극성이 보정전의 (-) 극성에서 보정후에 (+) 극성으로 바뀌어지는 것처럼 인버젼 상태가 깨지는 경우가 발생한다. 그러나, 인버젼 상태가 깨지는 것이 픽셀 단위로 반복되기 때문에 이로 인한 화이트의 색감차 또는 휘도차는 거의 시인되지 않는다.
화상 3도 위와 유사한 과정을 거쳐 화상 3-1로 보정된 후 표시될 수 있다.
이와 같은 본 발명은 화이트 계조를 표시하기 위한 액정구동전압을 16V의 고전위 전원전압(Vdd) 범위 중 최대 10V까지 사용할 수 있어, 7V ~ 8V 밖에 사용할 수 없던 종래에 비해 액정구동전압을 2V ~ 3V 높일 수 있다. 액정구동전압을 높일 수 있는 이유는 한 픽셀당 네개의 데이터라인들을 할당하기 때문이다. 동일한 픽셀 내에서 이웃하는 액정셀들 간에는 공유 데이터라인을 통해 동일한 데이터전압을 공급받지만, 서로 다른 픽셀들 간에는 데이터라인을 공유하지 않으므로, 제1 픽셀의 데이터전압이 제2 픽셀의 기준전압 역할을 하는 경우는 발생되지 않는다. 따라서, 도 7에서 제1 픽셀의 제4 데이터라인(Dd)은 제1 픽셀과 수평으로 인접한 제2 픽셀의 제1 데이터라인(Dy)과 서로 전기적으로 분리되므로, 액정구동전압을 종래보다 높일 수 있다. 또한, 이렇게 한 픽셀당 네개의 데이터라인들을 할당하면, 픽셀마다 독립적인 데이터패킷에 대응되므로 데이터패킷 및 보정 데이터패킷을 작성하기가 한결 수월해진다.
도 9a 및 도 9b는 도 4에 도시된 액정표시패널(11)의 다른 예를 보여준다. R 액정셀(Clc_R)에 대한 이하의 설명은 G 액정셀(Clc_G) 및 B 액정셀(Clc_B)에도 동일하게 적용된다.
도 9a를 참조하면, 스토리지 커패시터(Cst_R)는 데이터 금속패턴(DP_R)과 제1 화소전극(EP1_R)의 중첩 영역에서 한 개 형성된다. 그리고, 도 9b를 참조하면, 스토리지 커패시터(Cst_R)는 제1 데이터 금속패턴(DP1_R)과 제2 화소전극(EP2_R)의 중첩 영역에서 한 개 형성된다.
도 10a 및 도 10b는 도 4에 도시된 액정표시패널(11)의 또 다른 예를 보여준다. R 액정셀(Clc_R)에 대한 이하의 설명은 G 액정셀(Clc_G) 및 B 액정셀(Clc_B)에도 동일하게 적용된다.
도 10a를 참조하면, R 액정셀(Clc_R)의 제1 화소전극(EP1_R)은 데이터라인들 과 나란하게 형성된 다수의 제1 핑거부들(FR1)과, 이 제1 핑거부들(FR1)을 연결하기 위해 게이트라인들과 나란하게 형성되는 제1 접속부(CR1)를 포함한다. R 액정셀(Clc_R)의 제1 화소전극(EP1_R)은 제1 콘택홀(CT1_R)을 통해 제1 TFT(TFT1_R)에 접속된다. 제1 TFT(TFT1_R)는 현재단 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 제1 데이터라인(Da)으로부터의 제1 아날로그 데이터전압을 제1 화소전극(EP1_R)에 공급한다. 한편, R 액정셀(Clc_R)의 제2 화소전극(EP2_R)은 데이터라인들과 나란하게 형성되어 제1 핑거부들(FR1)과 각각 대향 구조를 이루는 다수의 제2 핑거부들(FR2)과, 이 제2 핑거부들(FR2)을 연결하기 위해 게이트라인들과 나란하게 형성되는 제2 접속부(CR2)를 포함한다. R 액정셀(Clc_R)의 제2 화소전극(EP2_R)은 제2 콘택홀(CT2_R)을 통해 제2 TFT(TFT2_R)에 접속된다. 제2 TFT(TFT2_R)는 현재단 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Db)으로부터의 제2 아날로그 데이터전압을 제2 화소전극(EP2_R)에 공급한다.
또한, R 액정셀(Clc_R)에는 전단 게이트라인(Gk-1)으로부터 돌출되어 제2 화소전극(EP2_O)의 일부와 중첩되는 두 개의 게이트 쉴드 패턴들(GS1_R,GS2_R)이 추가로 형성된다. 이 게이트 쉴드 패턴들(GS1_R,GS2_R)은 데이터라인들(Da,Db)과 제2 화소전극(EP2_R) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 데이터라인들(Da,Db)의 전압 변동으로 인한 제2 화소전극(EP2_R)의 전위 변동을 방지한다. 제2 핑거부들(FR2)의 갯수는 제1 핑거부들(FR1)보다 한 개 더 많기 때문에 최외곽양측에 형성된 제2 핑거부들(FR2)만이 게이트 쉴드 패턴들(GS1_R,GS2_R)과 중첩된다. 따라서, 스토리지 커패시터(Cst_R)는 절연막을 사이에 두고, 이 게이트 쉴드 패턴들(GS1_R,GS2_R)과 제2 핑거부들(FR2)이 중첩되는 영역, 및/또는 전단 게이트라인(Gk-1)과 제2 화소전극(EP2_R)이 중첩되는 영역에 형성된다.
도 10b를 참조하면, R 액정셀(Clc_R)의 제1 화소전극(EP1_R)은 데이터라인들과 나란하게 형성된 다수의 제1 핑거부들(FR1)과, 이 제1 핑거부들(FR1)을 연결하기 위해 게이트라인들과 나란하게 형성되는 제1 접속부(CR1)를 포함한다. R 액정셀(Clc_R)의 제1 화소전극(EP1_R)은 제1 콘택홀(CT1_R)을 통해 제1 TFT(TFT1_R)에 접속된다. 제1 TFT(TFT1_R)는 현재단 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 제1 데이터라인(Da)으로부터의 제1 아날로그 데이터전압을 제1 화소전극(EP1_R)에 공급한다. 한편, R 액정셀(Clc_R)의 제2 화소전극(EP2_R)은 데이터라인들과 나란하게 형성되어 제1 핑거부들(FR1)과 각각 대향 구조를 이루는 다수의 제2 핑거부들(FR2)과, 이 제2 핑거부들(FR2)을 연결하기 위해 게이트라인들과 나란하게 형성되는 제2 접속부(CR2)를 포함한다. R 액정셀(Clc_R)의 제2 화소전극(EP2_R)은 제2 콘택홀(CT2_R)을 통해 제2 TFT(TFT2_R)에 접속된다. 제2 TFT(TFT2_R)는 현재단 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Db)으로부터의 제2 아날로그 데이터전압을 제2 화소전극(EP2_R)에 공급한다.
또한, R 액정셀(Clc_R)에는 전단 게이트라인(Gk-1)으로부터 돌출되어 제2 화소전극(EP2_O)의 일부와 중첩되는 두 개의 게이트 쉴드 패턴들(GS1_R,GS2_R)이 추가로 형성된다. 이 게이트 쉴드 패턴들(GS1_R,GS2_R)은 데이터라인들(Da,Db)과 제2 화소전극(EP2_R) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 데이터라인들(Da,Db)의 전압 변동으로 인한 제2 화소전극(EP2_R)의 전위 변동을 방지한다. 제2 핑거부들(FR2)의 갯수는 제1 핑거부들(FR1)의 갯수와 동일하고, 최외곽 일측의 제1 핑거부(FR1)는 제1 게이트 쉴드 패턴들(GS1_R)과 중첩되며, 최외곽 일측의 제2 핑거부(FR2)는 제2 게이트 쉴드 패턴들(GS2_R)과 중첩된다. 따라서, 스토리지 커패시터(Cst_R)는 절연막을 사이에 두고, 제1 게이트 쉴드 패턴들(GS1_R)과 제1 핑거부(FR1)가 중첩되는 영역, 제2 게이트 쉴드 패턴들(GS2_R)과 제2 핑거부(FR2)가 중첩되는 영역, 및/또는 전단 게이트라인(Gk-1)과 제2 화소전극(EP2_R)이 중첩되는 영역에 형성된다.
상술한 바와 같이 본 발명의 실시예에 따른 수평 전계형 액정표시장치는 두 개의 TFT를 이용하여 단위 액정셀을 구동시킴으로써, 인버젼 구동시 정/부극성의 피드 쓰로우 전압(ΔVp)이 서로 보상되도록 한다. 이를 통해, 프레임 간 동일 액정셀에서의 충전량 불균일이 해소되어 화질불량은 크게 개선된다.
나아가, 본 발명의 실시예에 따른 수평 전계형 액정표시장치는 한 픽셀당 네개의 데이터라인들을 할당함으로써, 데이터 구동회로에 인가되는 고전위 전원전압의 레벨을 상승시키기 않으면서도 즉, 데이터 구동회로에서의 소비전력을 증가시키지 않으면서도 액정구동전압을 높일 수 있다.
더 나아가, 본 발명의 실시예에 따른 수평 전계형 액정표시장치는 액정구동전압을 높이고, 높아진 액정구동전압만큼 액정셀에서 대향 화소전극들 사이의 간격을 넓힘으로써, 개구율 및 콘트라스트비(Contrast Ratio)를 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아 니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 액정표시장치의 화소의 등가회로도.
도 2는 플리커 및 잔상이 나타나는 원인을 설명하기 위한 파형도.
도 3은 종래 액정구동전압의 범위가 고전위 전원전압의 절반이하에서 결정되는 것을 설명하기 위한 도면.
도 4는 본 발명의 실시예에 따른 수평 전계형 액정표시장치를 나타내는 블럭도.
도 5는 도 4에 도시된 액정표시패널의 일 예를 보여주는 도면.
도 6a 및 도 6b는 인버젼 구동시 프레임 간 액정셀에서의 충전량 불균일이 해소되는 원리를 설명하기 위한 도면.
도 7 및 도 8은 액정구동전압이 높아지는 원리를 설명하기 위한 도면.
도 9a 및 도 9b는 도 4에 도시된 액정표시패널의 다른 예를 보여주는 도면.
도 10a 및 도 10b는 도 4에 도시된 액정표시패널의 또 다른 예를 보여주는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 액정표시패널 12 : 데이터 구동회로
13 : 게이트 구동회로 14 : 타이밍 콘트롤러

Claims (9)

  1. 각각 TFT들에 의해 스위칭되어 서로 다른 색을 표현하는 액정셀들을 포함하는 다수의 픽셀들이 매트릭스 형태로 배치되는 수평 전계형 액정표시장치에 있어서,
    제1 데이터라인과 제2 데이터라인 사이에서 서로 대향하는 제1 및 제2 화소전극들의 전압차로 구동되는 제1 액정셀;
    상기 제2 데이터라인과 제3 데이터라인 사이에서 서로 대향하는 제3 및 제4 화소전극들의 전압차로 구동되는 제2 액정셀;
    상기 제3 데이터라인과 제4 데이터라인 사이에서 서로 대향하는 제5 및 제6 화소전극들의 전압차로 구동되는 제3 액정셀; 및
    상기 제1 내지 제4 데이터라인들과 교차되며, 상기 액정셀들을 선택하기 위한 스캔펄스가 공급되는 게이트라인을 구비하고;
    동일한 픽셀 내에서 이웃하는 액정셀들에 공급되는 데이터전압은 하나의 데이터라인을 통해 공급되고, 서로 다른 픽셀들 사이에서 제1 픽셀의 상기 제4 데이터라인은 제2 픽셀의 상기 제1 데이터라인과 전기적으로 분리되는 것을 특징으로 하는 수평 전계형 액정표시장치.
  2. 제 1 항에 있어서,
    상기 제1 데이터라인에는 제1 데이터전압이 공급되고, 상기 제2 데이터라인 에는 제2 데이터전압이 공급되며, 상기 제3 데이터라인에는 제3 데이터전압이 공급되고, 상기 제4 데이터라인에는 제4 데이터전압이 공급되는 것을 특징으로 하는 수평 전계형 액정표시장치.
  3. 제 2 항에 있어서,
    상기 TFT들은,
    상기 스캔펄스에 응답하여 상기 제1 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT;
    상기 스캔펄스에 응답하여 상기 제2 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT;
    상기 스캔펄스에 응답하여 상기 제2 데이터전압을 상기 제3 화소전극에 공급하는 제3 TFT;
    상기 스캔펄스에 응답하여 상기 제3 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT;
    상기 스캔펄스에 응답하여 상기 제3 데이터전압을 상기 제5 화소전극에 공급하는 제5 TFT; 및
    상기 스캔펄스에 응답하여 상기 제4 데이터전압을 상기 제6 화소전극에 공급하는 제6 TFT를 포함하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  4. 제 1 항에 있어서,
    제1 화소전극, 제2 화소전극 및 제3 화소전극은 각각 상기 데이터라인들과 나란하게 형성되는 다수의 제1 핑거부들과, 상기 제1 핑커부들을 공통으로 연결하기 위해 상기 게이트라인들에 나란하게 형성되는 제1 접속부를 가지고;
    제2 화소전극, 제4 화소전극 및 제6 화소전극은 각각 상기 데이터라인들과 나란하게 형성되어 상기 제1 핑커부들과 일대일로 대향 구조를 이루는 다수의 제2 핑거부들과, 상기 제2 핑거부들을 공통으로 연결하기 위해 상기 게이트라인들과 나란하게 형성되는 제2 접속부를 가지는 것을 특징으로 하는 수평 전계형 액정표시장치.
  5. 제 4 항에 있어서,
    제1 콘택홀을 통해 상기 제1 접속부에 전기적으로 접속됨과 아울러 절연막을 사이에 두고 상기 제2 접속부와 중첩되는 제1 데이터 금속패턴과;
    제2 콘택홀을 통해 상기 제2 접속부에 전기적으로 접속됨과 아울러 절연막을 사이에 두고 상기 제1 접속부와 중첩되는 제2 데이터 금속패턴을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  6. 제 4 항에 있어서,
    제1 콘택홀을 통해 상기 제2 접속부에 전기적으로 접속됨과 아울러 절연막을 사이에 두고 상기 제1 접속부와 중첩되는 데이터 금속패턴을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  7. 제 4 항에 있어서,
    제1 콘택홀을 통해 상기 제1 접속부에 전기적으로 접속됨과 아울러 절연막을 사이에 두고 상기 제2 접속부와 중첩되는 제1 데이터 금속패턴과;
    제2 콘택홀을 통해 상기 제2 접속부에 전기적으로 접속되는 제2 데이터 금속패턴을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  8. 제 4 항에 있어서,
    상기 게이트라인에 앞서 상기 스캔펄스가 공급되는 전단 게이트라인으로부터 돌출되어 절연막을 사이에 두고 상기 제2 핑거부들의 최외곽 양측 부분과 중첩되도록 연장되는 게이트 쉴드 패턴들을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  9. 제 4 항에 있어서,
    상기 게이트라인에 앞서 상기 스캔펄스가 공급되는 전단 게이트라인으로부터 돌출되어 절연막을 사이에 두고 상기 제1 핑거부들의 최외곽 일측 부분과 중첩되도록 연장되는 제1 게이트 쉴드 패턴과;
    상기 전단 게이트라인으로부터 돌출되어 절연막을 사이에 두고 상기 제2 핑거부들의 최외곽 일측 부분과 중첩되도록 연장되는 제2 게이트 쉴드 패턴들을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
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