KR20100043679A - Organic electroluminescence display device and method for fabricating the same - Google Patents

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Abstract

PURPOSE: An OLED device and a manufacturing method thereof are provided to prevent the reduction of resistance of a mesh shape power line by forming a wiring for the reduction of the resistance. CONSTITUTION: A buffer layer(102), a first semiconductor layer(104a), a second semiconductor layer(104b), and a metal layer for a source/drain electrode(106a) are successively formed on a substrate(100). The source/drain electrode, an ohmic contact layer, and an active layer are formed by patterning a part of the metal layer for a source/drain electrode, the second semiconductor layer, and the first semiconductor layer. A gate insulating layer(108) is formed on the substrate. A gate electrode(110) is formed on the gate insulating layer. A protective film(112) is formed on the substrate including the gate electrode. A transparency metal for a pixel electrode and a metal for a resistance reduction are successively formed on the substrate. The wiring for a resistance reduction and the pixel electrode(116b) are formed by patterning the transparency metal for the pixel electrode and the metal for a resistance reduction.

Description

유기전계발광표시소자 및 그의 제조방법{Organic Electroluminescence Display Device And Method For Fabricating The Same}Organic Electroluminescence Display Device And Method For Fabricating The Same

본 발명은 유기전계발광표시소자 및 그의 제조방법에 관한 것이다. The present invention relates to an organic light emitting display device and a method of manufacturing the same.

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시소자들이 개발되고 있다. 이러한 평판표시소자는 액정표시소자(Liquid Crystal Display : 이하, “LCD”라 함), 전계 방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : 이하, “PDP”라 함)및 유기 전계 발광(Electro-luminescence;EL) 표시소자 등이 있다. Recently, various flat panel display devices have been developed to reduce weight and volume, which are disadvantages of cathode ray tubes. Such a flat panel display device may be a liquid crystal display device (hereinafter referred to as "LCD"), a field emission display device (FED), or a plasma display panel (hereinafter referred to as "PDP"). And organic electroluminescence (EL) display devices.

이들 중 PDP는 구조와 제조공정이 단순하기 때문에 경박 단소하면서도 대화면화에 가장 유리한 표시장치로 주목받고 있지만 발광효율과 휘도가 낮고 소비전력이 큰 단점이 있다. 이에 비하여, 스위칭 소자로 박막 트랜지스터(Thin Film Transistor : 이하, “TFT”라 함)가 적용된 액티브 매트릭스 LCD는 반도체 공정을 이용하기 때문에 대화면화에 어렵고 백라이트 유닛으로 인하여 소비전력이 큰 단점이 있다. 또한, LCD는 편광필터, 프리즘시트, 확산판 등의 광학 소자들에 의해 광 손실이 많고 시야각이 좁은 특성이 있다. Among them, PDP is attracting attention as a display device which is light and small and is most advantageous for large screen because of its simple structure and manufacturing process. However, PDP has low luminous efficiency, low luminance and high power consumption. On the other hand, an active matrix LCD having a thin film transistor (hereinafter, referred to as “TFT”) as a switching element has a disadvantage in that large screens are difficult to use due to the semiconductor process and power consumption is large due to the backlight unit. In addition, the LCD has a large optical loss and a narrow viewing angle due to optical elements such as a polarizing filter, a prism sheet, and a diffusion plate.

이에 비하여, 전계 발광 표시소자는 발광층의 재료에 따라 무기 전계 발광 표시소자와 유기 전계 발광 표시소자로 대별되며 스스로 발광하는 자발광소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. In contrast, electroluminescent display devices are classified into inorganic electroluminescent display devices and organic electroluminescent display devices according to the material of the light emitting layer, and emit light by themselves, and have fast response speed and high luminous efficiency, luminance, and viewing angle.

무기 전계 발광 표시소자는 유기 전계 발광 표시소자에 비하여 전력소모가 크고 고휘도를 얻을 수 없으며 R(Red), G(Green), B(Blue)의 다양한 색을 발광시킬 수 없다. 반면에, 유기 전계 발광 표시소자는 수십 볼트의 낮은 직류 전압에서 구동됨과 아울러, 빠른 응답속도를 가지고, 고휘도를 얻을 수 있으며 R, G, B의 다양한 색을 발광시킬 수 있어 차세대 평판 디스플레이소자에 적합하다. In comparison with the organic light emitting display device, the inorganic electroluminescent display device has higher power consumption and cannot obtain high brightness, and cannot emit various colors of R (Red), G (Green), and B (Blue). On the other hand, the organic light emitting display device is driven at a low DC voltage of several tens of volts, has a fast response speed, high brightness, and can emit various colors of R, G, and B, which is suitable for next-generation flat panel display devices. Do.

이와 같은 유기전계발광표시소자의 기본 화소구조는 제1 방향으로 게이트 배선이 형성되고, 제1 방향과 교차되는 제2 방향으로 형성되며 서로 일정 간격 이격된 데이터 배선이 형성되어 하나의 서브 화소영역을 정의한다. In the basic pixel structure of the organic light emitting display device, gate wiring is formed in a first direction, data wirings are formed in a second direction crossing the first direction and spaced apart from each other to form a single sub pixel region. define.

상기 각 화소영역에는 스위칭 박막트랜지스터, 구동 박막트랜지스터, 커패시터, 유기 전계 발광 다이오드 소자와 전원배선이 위치된다. 상기 전원 배선은 각 화소영역에 전원을 공급하며, 메쉬(mesh)형상 즉, 그물망 형태로 형성하여 상기 전원 배선의 저항을 균일하게 유지하여 전압강하 현상을 극복하도록 한다. Each of the pixel areas includes a switching thin film transistor, a driving thin film transistor, a capacitor, an organic light emitting diode device, and a power supply wiring. The power wires supply power to each pixel region, and are formed in a mesh shape, that is, a mesh, to overcome voltage drop by maintaining the resistance of the power wires uniformly.

그러나, 상기와 같은 유기전계발광표시소자를 대면적으로 제작하게 되면, 메쉬형상 전원배선의 중심방향으로 갈수록 배선의 저항이 낮아지게 되어 전압강하 현상이 발생하고, 유기전계발광표시소자의 화질에 불균일을 초래할 수 있는 문제점이 있다. However, when the organic light emitting display device is manufactured in a large area, the resistance of the wiring decreases toward the center direction of the mesh-shaped power supply wiring, resulting in a voltage drop, and an uneven quality of the organic light emitting display device. There is a problem that may result.

상술한 문제점을 해결하기 위한 본 발명에 따른 목적은 메쉬형상 전원배선의 저항이 낮아지는 것을 방지하여 전압강하 현상이 억제되는 유기전계발광표시소자 및 그의 제조방법을 제공함에 있다. SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to provide an organic light emitting display device and a manufacturing method thereof in which the voltage drop phenomenon is suppressed by preventing the resistance of the mesh-shaped power supply wiring from lowering.

본 발명에 따른 유기전계발광표시소자는 기판 상에 게이트 라인과 데이터 라인의 교차로 정의된 영역에 각각 배열된 화소영역에 상기 게이트 배선과 데이터 배선에 연결된 스위칭 박막트랜지스터, 상기 스위칭 박막트랜지스터의 드레인 전극과 연결된 구동 박막트랜지스터, 상기 구동 박막트랜지스터의 소스전극과 연결된 캐패시터, 상기 구동 박막트랜지스터의 드레인 전극과 전기적으로 연결된 유기 전계 발광 다이오드 소자 및 상기 구동 박막트랜지스터의 소스전극와 연결되고, 메쉬형상의 전원배선이 위치된 유기전계발광표시소자에 있어서, 상기 화소영역에 형성된 화소전극 중에서 상기 구동박막 트랜지스터의 드레인전극과 접촉하는 화소전극 상에만 형성된 저항감소용 배선을 포함한다. According to the present invention, an organic light emitting display device includes: a switching thin film transistor connected to the gate wiring and a data wiring in a pixel region arranged at an intersection defined by an intersection of a gate line and a data line on a substrate, a drain electrode of the switching thin film transistor; A connected driving thin film transistor, a capacitor connected to a source electrode of the driving thin film transistor, an organic light emitting diode device electrically connected to a drain electrode of the driving thin film transistor, and a source electrode of the driving thin film transistor, and a mesh-shaped power wiring is positioned An organic light emitting display device comprising: a resistance reduction wiring formed only on a pixel electrode in contact with a drain electrode of the driving thin film transistor among pixel electrodes formed in the pixel region.

상기 저항감소용 배선은 Mo, Al, AlNd 및 Cu 중 어느 하나를 사용한다. The resistance reducing wiring uses any one of Mo, Al, AlNd, and Cu.

본 발명에 따른 유기전계발광표시소자의 제조방법은 기판 상에 버퍼층, 제1 반도체층, 제2 반도체층 및 소스/드레인전극용 금속층을 순차적으로 형성하는 단계와, 회절 노광마스크인 제1 마스크를 이용하여 상기 소스/드레인전극용 금속층, 제2 반도체층 및 제1 반도체층의 일부를 패터닝하여, 소스/드레인전극, 오믹콘택층 및 액티브층을 형성하는 단계와, 상기 소스/드레인전극이 형성된 기판 상에 게이트 절연막을 형성하는 단계와, 제2 마스크를 이용하여 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판 상에 보호막을 형성하고, 제3 마스크를 이용하여 상기 보호막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 기판 상에 화소전극용 투명금속 및 저항감소용 금속을 순차적으로 형성하는 단계와, 회절 노광마스크인 제4 마스크를 이용하여 상기 화소전극용 투명금속 및 저항감소용 금속을 패터닝하여 화소전극 및 저항감소용 배선을 형성하는 단계를 포함한다. A method of manufacturing an organic light emitting display device according to the present invention includes sequentially forming a buffer layer, a first semiconductor layer, a second semiconductor layer, and a metal layer for source / drain electrodes on a substrate, and forming a first mask, which is a diffraction exposure mask. Patterning a portion of the metal layer for the source / drain electrode, the second semiconductor layer, and the first semiconductor layer to form a source / drain electrode, an ohmic contact layer, and an active layer, and a substrate on which the source / drain electrode is formed. Forming a gate insulating film on the gate insulating film, forming a gate electrode on the gate insulating film using a second mask, forming a protective film on the substrate on which the gate electrode is formed, and using the third mask. Forming a contact hole by patterning the metal, and sequentially forming a transparent metal for pixel electrode and a metal for resistance reduction on the substrate on which the contact hole is formed By using the system and, in the fourth mask diffraction exposure mask patterning the pixel electrode and the transparent metal resistance for use metal and forming a pixel electrode, and use resistance wire.

상기 회절 노광마스크인 제1 마스크를 이용하여 상기 소스/드레인전극용 금속층, 제2 반도체층 및 제1 반도체층의 일부를 패터닝하여, 소스/드레인전극, 오믹콘택층 및 액티브층을 형성하는 단계는 상기 소스/드레인전극용 금속층 상에 제1 포토레지스트 패턴을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 소스/드레인전극용 금속층, 제2 반도체층 및 제1 반도체층을 식각하여 패터닝하는 단계와, 상기 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하는단계와, 상기 제2 포토레지스트 패턴을 식각 마스크로 패터닝된 소스/드레인전극용 금속층, 제2 반도체층 및 제1 반도체층의 일부를 식각하는 단계를 포함한다. Patterning a portion of the metal layer for the source / drain electrode, the second semiconductor layer, and the first semiconductor layer by using the first mask, which is the diffraction exposure mask, to form a source / drain electrode, an ohmic contact layer, and an active layer After the first photoresist pattern is formed on the metal layer for the source / drain electrodes, the metal layer for the source / drain electrodes, the second semiconductor layer, and the first semiconductor layer are etched and patterned using the first photoresist pattern as an etch mask. Forming a second photoresist pattern by etching the first photoresist pattern, and a metal layer, a second semiconductor layer, and a first semiconductor layer for patterning the second photoresist pattern with an etch mask. Etching a portion of the layer.

상기 회절 노광마스크인 제4 마스크를 이용하여 상기 화소전극용 투명금속층 및 저항감소용 금속층을 패터닝하여 화소전극 및 저항감소용 배선을 형성하는 단계는 상기 저항감소용 금속층 상에 제3 포토레지스트 패턴을 형성한 후, 제3 포토레지스트 패턴을 식각 마스크로 화소전극용 투명금속층 및 저항감소용 금속층을 식각 하여 화소전극 및 저항감소용 금속패턴을 형성하는 단계와, 상기 제3 포토레지스트 패턴을 에싱하여 제4 포토레지스트 패턴을 형성하는 단계와, 상기 제4 포토레지스트 패턴을 식각 마스크로 상기 저항감소용 금속패턴을 식각하는 단계를 포함한다. Forming the pixel electrode and the resistance reduction wiring by patterning the transparent metal layer and the resistance reduction metal layer for the pixel electrode using the fourth mask, which is the diffraction exposure mask, after forming a third photoresist pattern on the resistance reduction metal layer Etching the transparent metal layer for the pixel electrode and the resistance reducing metal layer by using the third photoresist pattern as an etch mask to form the pixel electrode and the resistance reducing metal pattern, and ashing the third photoresist pattern to form a fourth photoresist pattern. And etching the resistance reduction metal pattern using the fourth photoresist pattern as an etch mask.

상기 저항감소용 배선은 Mo, Al, AlNd 및 Cu 중 어느 하나를 사용한다. The resistance reducing wiring uses any one of Mo, Al, AlNd, and Cu.

상기 제1 및 제2 반도체층은 비정질 실리콘을 고상결정화(SPC; Solid Phase Crystallization)방법, ELC(Excimer Laser Crystallization) 방법, 엑시머 레이저 어닐링(ELA ; Eximer Laser Annealing),금속유도결정화(MIC; Metal Induced Crystallization)방법 및 교번자기장결정화 방법(AMFC; Alternating Magnetic Field crystallization) 중 어느 하나를 사용하여 결정화하여 형성한다. The first and second semiconductor layers include amorphous silicon (SPC; Solid Phase Crystallization) method, ELC (Excimer Laser Crystallization) method, Eximer Laser Annealing (ELA), Metal Induced Crystallization (MIC). It is formed by crystallization using either Crystallization) or Alternating Magnetic Field crystallization (AMFC).

본 발명에 따른 유기전계발광표시소자 및 그의 제조방법은 각 화소영역에 배치된 화소전극과 접촉하도록 저항감소용 배선을 형성함으로써, 메쉬형상 전원배선의 저항이 낮아지는 것을 방지하여 전압강하 현상이 억제되어 유기전계발광표시소자의 균일한 화질을 구현할 수 있는 효과가 있다. The organic light emitting display device and the method of manufacturing the same according to the present invention form a resistance reducing wiring so as to contact a pixel electrode disposed in each pixel region, thereby preventing the resistance of the mesh-shaped power supply wiring from being lowered, thereby suppressing the voltage drop phenomenon. There is an effect that can implement a uniform image quality of the organic light emitting display device.

이하, 첨부된 도면을 참조하여 본 발명에 의한 유기 전계발광표시소자 및 그의 제조방법을 설명하면 다음과 같다. Hereinafter, an organic electroluminescent display device and a method of manufacturing the same according to the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명에 따른 유기전계발광표시소자의 복수 개의 화소들을 도시한 등가회로도이다. 1 is an equivalent circuit diagram illustrating a plurality of pixels of an organic light emitting display device according to an exemplary embodiment of the present invention.

도 1에 도시된 바와 같이, 유기 전계 발광 표시소자는 기판 상에 게이트 라 인(11)과 데이터 라인(21)의 교차로 정의된 영역에 각각 배열된 화소영역(P)를 구비한다. As illustrated in FIG. 1, the organic light emitting display device includes pixel areas P arranged on regions defined by intersections of the gate lines 11 and the data lines 21 on the substrate.

상기 각 화소영역(P)에는 상기 게이트 배선(11)과 데이터 배선(21)에 연결된 스위칭 박막트랜지스터(S-Tr), 상기 스위칭 박막트랜지스터(S-Tr)의 드레인 전극과 연결된 구동 박막트랜지스터(D-Tr), 상기 구동 박막트랜지스터(D-Tr)의 소스전극과 연결된 캐패시터(Cp), 상기 구동 박막트랜지스터(D-Tr)의 드레인 전극(50b)과 전기적으로 연결된 유기 전계 발광 다이오드 소자(E)와 상기 구동 박막트랜지스터(D-Tr)의 소스전극와 연결된 전원배선(31)이 위치된다. In each pixel area P, a switching thin film transistor S-Tr connected to the gate line 11 and a data line 21 and a driving thin film transistor D connected to a drain electrode of the switching thin film transistor S-Tr. Tr, a capacitor Cp connected to the source electrode of the driving thin film transistor D-Tr, and an organic light emitting diode device E electrically connected to the drain electrode 50b of the driving thin film transistor D-Tr. And a power line 31 connected to the source electrode of the driving thin film transistor D-Tr.

또한, 상기 전원 배선(31)은 상기 게이트 배선(11)과 일정 간격을 두며, 평행하게 배치되면서 동시에 메쉬(mesh)형상 즉, 그물망 형태로 형성된다. In addition, the power supply wiring 31 is spaced from the gate wiring 11 at a predetermined interval and is disposed in parallel and at the same time is formed in a mesh shape, that is, a mesh shape.

그리고 본 발명에 따른 유기전계발광표시소자는 도 2g에 도시된 바와 같이, 구동 박막 트랜지스터의 화소전극에 저항감소용 배선(118c)를 형성함으로써, 대면적의 유기전계발광표시소자 제작시 발생될 수 있는 메쉬형상 전원배선의 저항 불균일을 해소할 수 있게 되고, 이로 인해 전압강하 현상이 방지되고 유기전계발광표시소자의 화질에 불균일 방지할 수 있다. In the organic light emitting display device according to the present invention, as shown in FIG. 2G, a resistance reducing wiring 118c is formed in the pixel electrode of the driving thin film transistor, thereby generating a large area of the organic light emitting display device. The resistance unevenness of the mesh-shaped power supply wiring can be eliminated, thereby preventing voltage drop and preventing unevenness in the image quality of the organic light emitting display device.

이하에서는 본 발명에 따른 유기전계발광소자의 구동 박막 트랜지스터 제조방법에 대해 설명하고자 한다. Hereinafter, a method of manufacturing a driving thin film transistor of an organic light emitting display device according to the present invention will be described.

도 2a 내지 도 2j는 본 발명에 따른 유기전계발광표시소자용 구동 박막트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 2A to 2J are cross-sectional views illustrating a method of manufacturing a driving thin film transistor for an organic light emitting display device according to the present invention.

도 2a에 도시된 바와 같이, 기판(100)상에 버퍼층(102), 제1 반도체층(104a) 및 제2 반도체층(104b), 소스/드레인전극용 금속층(106a) 및 제1 포토레지스트 패턴(202a)을 순차적으로 형성한다. 이어, 상기 제1 포토레지스트 패턴(202a)을 마스크로 식각하여 소스/드레인용 금속(106a), 제1 반도체층(104a) 및 제2 반도체층(104b)을 패터닝한다. As shown in FIG. 2A, a buffer layer 102, a first semiconductor layer 104a and a second semiconductor layer 104b, a source / drain electrode metal layer 106a, and a first photoresist pattern are disposed on a substrate 100. 202a is formed sequentially. Next, the first photoresist pattern 202a is etched using a mask to pattern the source / drain metal 106a, the first semiconductor layer 104a, and the second semiconductor layer 104b.

상기 버퍼층(102)은 실리콘 산화막(SiO2) 또는 실리콘질화막(SiNx)등의 무기 절연물질로 형성되고, 비정질 실리콘층을 폴리 실리콘층으로 결정화하는 과정에서 기판(100) 내부에 존재하는 알칼리 이온, 예를 들면, 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는 데, 이러한 알칼리 이온에 의해 폴리 실리콘층의 막질 특성이 저하되는 것을 방지하기 위해 형성된다. The buffer layer 102 is formed of an inorganic insulating material such as silicon oxide film (SiO 2 ) or silicon nitride film (SiNx), and alkali ions present in the substrate 100 in the process of crystallizing the amorphous silicon layer into a polysilicon layer, For example, potassium ions (K +), sodium ions (Na +), and the like may occur, and are formed to prevent the film quality of the polysilicon layer from being degraded by such alkali ions.

그리고, 상기 제1 반도체층(104a) 및 제2 반도체층(104b)은 상기 버퍼층(102) 상에 비정질 실리콘을 전면에 증착한 후, 결정화하여 폴리 실리콘층을 형성한다. 이때, 상기 비정질 실리콘의 결정화는 고상결정화(SPC ; Solid Phase Crystallization)방법, ELC(Excimer Laser Crystallization) 방법, 엑시머 레이저 어닐링(ELA ; Eximer Laser Annealing),금속유도결정화(MIC; Metal Induced Crystallization)방법 및 교번자기장결정화 방법(AMFC; Alternating Magnetic Field crystallization)등을 사용하여 수행된다. 그리고, 제1 반도체층(104a)는 결정화된 순수 폴리실리콘층이고, 제2 반도체층(104b)는 불순물(n+)가 함유된 폴리실리콘층이다. In addition, the first semiconductor layer 104a and the second semiconductor layer 104b deposit amorphous silicon on the buffer layer 102 on the entire surface, and then crystallize to form a polysilicon layer. At this time, the crystallization of the amorphous silicon is a solid phase crystallization (SPC) method, Excimer Laser Crystallization (ELC) method, Eximer Laser Annealing (ELA), Metal Induced Crystallization (MIC) method and Alternating Magnetic Field Crystallization (AMFC) or the like is used. The first semiconductor layer 104a is a crystallized pure polysilicon layer, and the second semiconductor layer 104b is a polysilicon layer containing impurity (n +).

상기 제1 포토레지스트 패턴(202a)은 소스/드레인용 금속(106a)상에 포토레지스트를 형성한 후, 제1 마스크를 이용한 사진공정으로 형성된다. 이때, 상기 마 스크는 광을 모두 통과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 복수의 슬릿으로 이루어진 회절 노광영역과, 광을 차단시키는 차단영역을 포함하는 회절 노광마스크를 사용한다. 이때, 회절 노광영역은 박막 트랜지스터의 채널이 형성되는 영역에 배치되고, 차단영역은 박막 트랜지스터의 소스/드레인전극이 형성되는 영역에 배치되고, 투과영역은 박막 트랜지스터의 채널 및 소스/드레인전극이 형성되는 영역외의 영역에 배치된다. 또한, 회절 노광영역에 형성된 제1 포토레지스트 패턴의 두께는 차단영역에 형성된 제1 포토레지스트 패턴의 두께보다 낮은 두께로 형성된다. The first photoresist pattern 202a is formed by a photoresist on the source / drain metal 106a and then using a first mask. In this case, the mask uses a diffraction exposure mask including a transmission region for passing all the light, a diffraction exposure region including a plurality of slits for transmitting a portion of the light and blocking a portion of the light, and a blocking region for blocking the light. At this time, the diffraction exposure region is disposed in the region where the channel of the thin film transistor is formed, the blocking region is disposed in the region where the source / drain electrode of the thin film transistor is formed, and the transmission region is formed of the channel and the source / drain electrode of the thin film transistor. It is arrange | positioned in the area | region other than the area | region which becomes. In addition, the thickness of the first photoresist pattern formed in the diffraction exposure region is formed to be lower than the thickness of the first photoresist pattern formed in the blocking region.

도 2b에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(200a)을 에싱하여 제2 포토레지스트 패턴(200b)을 형성한다. 이때, 제2 포토레지스트 패턴(200b)은 소스/드레인용 금속(106a)의 상부면이 노출되도록 제1 포토레지스트 패턴(200a)을 에싱하여 형성된다. As shown in FIG. 2B, the first photoresist pattern 200a is ashed to form a second photoresist pattern 200b. In this case, the second photoresist pattern 200b is formed by ashing the first photoresist pattern 200a such that the top surface of the source / drain metal 106a is exposed.

도 2c에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(200b)을 마스크로 이용하여 패터닝된 소스/드레인용 금속(106a), 제2 반도체층(104b) 및 제1 반도체층(104a)의 일부를 식각하여, 소스/드레인전극(106b, 106c), 오믹콘택층(104b), 액티브층(104a)을 형성한다. As shown in FIG. 2C, portions of the source / drain metal 106a, the second semiconductor layer 104b, and the first semiconductor layer 104a that are patterned using the second photoresist pattern 200b as a mask are illustrated. Are etched to form source / drain electrodes 106b and 106c, ohmic contact layer 104b, and active layer 104a.

이어, 도 2d에 도시된 바와 같이, 제2 포토레지스트 패턴(200b)을 스트립공정을 통해 제거한다. Subsequently, as illustrated in FIG. 2D, the second photoresist pattern 200b is removed through a strip process.

도 2e에 도시된 바와 같이, 제2 포토레지스트 패턴(200b)이 제거된 기판(100)상에 게이트 절연막(108) 및 게이트 전극(110)을 형성한다. As shown in FIG. 2E, the gate insulating layer 108 and the gate electrode 110 are formed on the substrate 100 from which the second photoresist pattern 200b is removed.

이때, 게이트 전극(110)은 게이트 절연막(108)이 형성된 기판(100) 상에 게이트 전극용 금속(미도시) 및 제3 포토레지스트 패턴(미도시)을 형성한 후, 제3 포토레지스트 패턴(미도시)을 마스크로 식각하여 형성된다. 또한, 제3 포토레지스트 패턴(미도시)는 스트립공정을 통해 제거한다. In this case, the gate electrode 110 forms a gate electrode metal (not shown) and a third photoresist pattern (not shown) on the substrate 100 on which the gate insulating layer 108 is formed, and then a third photoresist pattern ( It is formed by etching with a mask (not shown). In addition, the third photoresist pattern (not shown) is removed through a strip process.

제3 포토레지스트 패턴(미도시)는 게이트전극용 금속(미도시)상에 포토레지스트를 형성한 후, 제2 마스크를 이용한 사진공정으로 형성된다. The third photoresist pattern (not shown) is formed by a photo process using a second mask after the photoresist is formed on the gate electrode metal (not shown).

도 2f에 도시된 바와 같이, 상기 게이트 전극(110)이 형성된 기판(100) 상에 보호막(112)을 형성하고, 보호막(112)을 패터닝하여 드레인전극(106c)을 노출하는 콘택홀(114)을 형성한다. As shown in FIG. 2F, a contact layer 114 is formed on the substrate 100 on which the gate electrode 110 is formed, and the passivation layer 112 is patterned to expose the drain electrode 106c. To form.

이때, 상기 콘택홀(114)은 보호막(112) 상에 제4 포토레지스트 패턴(미도시)을 형성한 후, 제4 포토레지스트 패턴(미도시)을 마스크로 보호막(112)을 패터닝하여 형성한다. 제4 포토레지스트 패턴(미도시)는 보호막(112)상에 포토레지스트를 형성한 후, 제3 마스크를 이용한 사진공정으로 형성된다. 또한, 제4 포토레지스트 패턴(미도시)는 스트립공정을 통해 제거한다. In this case, the contact hole 114 is formed by forming a fourth photoresist pattern (not shown) on the passivation layer 112 and then patterning the passivation layer 112 using a fourth photoresist pattern (not shown) as a mask. . The fourth photoresist pattern (not shown) is formed by a photo process using a third mask after the photoresist is formed on the passivation layer 112. In addition, the fourth photoresist pattern (not shown) is removed through a strip process.

도 2g에 도시된 바와 같이, 콘택홀(114)이 형성된 기판(100)상에 화소전극용 투명금속(116a), 저항감소용 금속(118a) 및 제5 포토레지스트 패턴(200c)을 순차적으로 형성한다. As shown in FIG. 2G, the transparent metal 116a for the pixel electrode, the metal 118a for reducing resistance, and the fifth photoresist pattern 200c are sequentially formed on the substrate 100 on which the contact hole 114 is formed. .

상기 화소전극용 투명금속(116a)은 ITO, IZO와 같은 금속으로 형성되고, 상기 저항감소용 금속(118a)은 상기 투명금속보다 낮은 저항을 갖는 금속 즉, Mo, Al, AlNd, Cu과 같은 금속으로 형성된다. The transparent metal 116a for the pixel electrode is formed of a metal such as ITO or IZO, and the resistance reducing metal 118a is made of a metal having a lower resistance than the transparent metal, that is, a metal such as Mo, Al, AlNd, or Cu. Is formed.

상기 제5 포토레지스트 패턴(200c)은 저항감소용 금속(118a)상에 포토레지스트를 형성한 후, 제4 마스크를 이용한 사진공정으로 형성된다. 이때, 상기 마스크는 광을 모두 통과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 복수의 슬릿으로 이루어진 회절 노광영역과, 광을 차단시키는 차단영역을 포함하는 회절 노광마스크를 사용한다. 이때, 회절 노광영역은 화소영역에 배치되고, 차단영역은 저항감소용 배선이 형성되는 영역에 배치되고, 투과영역은 화소영역 및 저항감소용 배선이 형성되는 영역을 제외한 영역에 배치된다. 또한, 회절 노광영역에 형성된 제5 포토레지스트 패턴의 두께는 차단영역에 형성된 제5 포토레지스트 패턴의 두께보다 낮은 두께로 형성되고, 투과영역에는 제5 포토레지스트 패턴이 형성되지 않는다. The fifth photoresist pattern 200c is formed by a photoresist using a fourth mask after forming a photoresist on the resistance reduction metal 118a. In this case, the mask uses a diffraction exposure mask including a transmission region for passing all the light, a diffraction exposure region including a plurality of slits for transmitting a portion of the light and blocking a portion of the light, and a blocking region for blocking the light. In this case, the diffraction exposure region is disposed in the pixel region, the blocking region is disposed in the region where the resistance reducing wiring is formed, and the transmission region is disposed in the region other than the pixel region and the region where the resistance reducing wiring is formed. In addition, the thickness of the fifth photoresist pattern formed in the diffraction exposure area is lower than the thickness of the fifth photoresist pattern formed in the blocking area, and the fifth photoresist pattern is not formed in the transmission area.

도 2h에 도시된 바와 같이, 상기 제5 포토레지스트 패턴(200c)을 마스크로 화소전극용 투명 금속(116a) 및 저항감소용 금속(118a)을 식각하여 화소전극(116b) 및 저항감소용 금속패턴(118b)을 형성한다. As shown in FIG. 2H, the pixel metal 116b and the resistance reduction metal pattern 118b are etched by etching the transparent metal 116a and the resistance reduction metal 118a for the pixel electrode using the fifth photoresist pattern 200c as a mask. ).

이때, 저항감소용 금속패턴(118b)은 화소전극(116b)이 형성된 영역과 동일한 영역에 형성된다. In this case, the resistance reducing metal pattern 118b is formed in the same region as the region where the pixel electrode 116b is formed.

도 2i에 도시된 바와 같이, 상기 화소전극(116b) 및 저항감소용 금속패턴(118b)이 형성된 기판(100)상에 제5 포토레지스트 패턴(200c)을 에싱하여 제6 포토레지스트 패턴(200d)을 형성한다. As shown in FIG. 2I, a fifth photoresist pattern 200c is ashed on the substrate 100 on which the pixel electrode 116b and the resistance reduction metal pattern 118b are formed to form a sixth photoresist pattern 200d. Form.

이때, 상기 제6 포토레지스트 패턴(200d)는 화소영역에 형성된 저항감소용 금속패턴(118b)의 상부면이 노출되도록 제5 포토레지스트 패턴(200a)을 에싱하여 형성된다. In this case, the sixth photoresist pattern 200d is formed by ashing the fifth photoresist pattern 200a such that the upper surface of the resistance reduction metal pattern 118b formed in the pixel area is exposed.

이어, 제6 포토레지스트 패턴(200d)을 마스크로 저항감소용 금속패턴(118b)을 식각하여 저항감소용 배선(118c)을 형성한다. Subsequently, the resistance reduction metal pattern 118b is etched using the sixth photoresist pattern 200d as a mask to form the resistance reduction wiring 118c.

이때, 상기 저항감소용 배선(118c)는 화소영역에 형성된 화소전극 중에서 드레인전극과 접촉하는 영역에만 형성된다. In this case, the resistance reduction wiring 118c is formed only in a region in contact with the drain electrode among the pixel electrodes formed in the pixel region.

도 2j에 도시된 바와 같이, 상기 제6 포토레지스트 패턴(200d)를 스트립공정을 통해 제거함으로써, 본 공정을 완료한다. As shown in FIG. 2J, the process is completed by removing the sixth photoresist pattern 200d through the strip process.

이와 같은 유기전계발광소자의 구동 박막트랜지스터는 도 2j에 도시된 바와 같이, 기판(100)상에 형성된 버퍼층(102)와, 버퍼층(102)상에 순차적으로 형성된 액티브층(104a), 오믹콘택층(104b) 및 소스/드레인 전극(106b, 106c)과, 소스/드레인 전극(106b, 106c)을 포함한 기판(100)상에 형성된 게이트 절연막(108)과, 상기 소스/드레인 전극(106b, 106c)에 상응하도록 게이트 절연막(108)상에 형성된 게이트 전극(110)과, 게이트 전극(110)을 포함한 기판(100)상에 형성된 보호막(112)와, 화소영역에 형성되며, 상기 보호막(112)을 관통하여 상기 드레인전극(106c)과 접촉하는 화소전극 (116b)과, 상기 드레인전극(106c)과 접촉하는 화소전극(116b)상에 형성되어, 화소전극의 저항을 감소시키는 저항감소용 배선(118c)가 구비된다. As shown in FIG. 2J, the driving thin film transistor of the organic light emitting diode has a buffer layer 102 formed on the substrate 100, an active layer 104a and an ohmic contact layer sequentially formed on the buffer layer 102. A gate insulating film 108 formed on the substrate 100 including the 104b and the source / drain electrodes 106b and 106c, the source / drain electrodes 106b and 106c, and the source / drain electrodes 106b and 106c. The gate electrode 110 formed on the gate insulating film 108, the passivation layer 112 formed on the substrate 100 including the gate electrode 110, and the passivation layer 112 are formed in the pixel region. A resistance reduction wiring 118c formed on the pixel electrode 116b penetrating and contacting the drain electrode 106c and on the pixel electrode 116b contacting the drain electrode 106c to reduce the resistance of the pixel electrode. Is provided.

이와 같이, 각 화소영역에 배치된 화소전극(116b)과 접촉하도록 저항감소용 배선(118c)을 형성함으로써, 메쉬형상 전원배선의 저항이 낮아지게 되어 전압강하 현상이 억제되어 유기전계발광표시소자의 균일한 화질을 구현할 수 있게 된다. As described above, by forming the resistance reducing wiring 118c in contact with the pixel electrode 116b disposed in each pixel region, the resistance of the mesh-shaped power supply wiring is lowered, so that the voltage drop phenomenon is suppressed and the organic light emitting display device is uniform. One image quality can be realized.

다시 말해, 메쉬형상의 전원배선은 데이터 배선을 통해 넘어온 신호를 저장 하는 스토리지 커패시터의 역할과 구동 트랜지스터를 거쳐 흘러 들어온 전류가 안정적으로 밖으로 빠져나갈수 있는 통로 역할을 하게 되므로, 전원배선에 걸리는 전압강하가 적어야 패널 상의 화질이 균일해진다. In other words, the mesh-shaped power wiring acts as a storage capacitor to store the signal passed through the data wiring and as a passage through which the current flowing through the driving transistor can be stably exited. At a minimum, the picture quality on the panel is uniform.

따라서, 구동 트랜지스터의 소스전극은 전원배선과 연결되고, 드레인전극은 화소전극과 연결되므로, 상기와 같이 저항감소용 배선을 통해 화소전극의 저항을 감소시키면 구동 트랜지스터의 저항이 감소되고 더불어 이와 연결된 전원배선의 저항 또한 감소하게 되므로 전압강하현상이 억제되어 유기전계발광표시소자의 균일한 화질을 구현할 수 있게 된다. Therefore, since the source electrode of the driving transistor is connected to the power supply wiring and the drain electrode is connected to the pixel electrode, if the resistance of the pixel electrode is reduced through the resistance reducing wiring as described above, the resistance of the driving transistor is reduced, and the power supply wiring connected thereto. Since the resistance of the LED is also reduced, voltage drop can be suppressed, thereby achieving uniform image quality of the organic light emitting display device.

도 1은 본 발명에 따른 유기전계발광표시소자의 복수 개의 화소들을 도시한 등가회로도1 is an equivalent circuit diagram illustrating a plurality of pixels of an organic light emitting display device according to an exemplary embodiment of the present invention.

도 2a 내지 도 2j는 본 발명에 따른 유기전계발광표시소자용 구동 박막트랜지스터의 제조방법을 설명하기 위한 단면도들2A to 2J are cross-sectional views illustrating a method of manufacturing a driving thin film transistor for an organic light emitting display device according to the present invention.

Claims (7)

기판 상에 게이트 라인과 데이터 라인의 교차로 정의된 영역에 각각 배열된 화소영역에 상기 게이트 배선과 데이터 배선에 연결된 스위칭 박막트랜지스터, 상기 스위칭 박막트랜지스터의 드레인 전극과 연결된 구동 박막트랜지스터, 상기 구동 박막트랜지스터의 소스전극과 연결된 캐패시터, 상기 구동 박막트랜지스터의 드레인 전극과 전기적으로 연결된 유기 전계 발광 다이오드 소자 및 상기 구동 박막트랜지스터의 소스전극와 연결되고, 메쉬형상의 전원배선이 위치된 유기전계발광표시소자에 있어서, A switching thin film transistor connected to the gate wiring and a data wiring in a pixel region arranged at an intersection defined by an intersection of a gate line and a data line on a substrate, a driving thin film transistor connected to a drain electrode of the switching thin film transistor, and a driving thin film transistor of A capacitor connected to a source electrode, an organic light emitting diode device electrically connected to a drain electrode of the driving thin film transistor, and an organic light emitting display device connected to a source electrode of the driving thin film transistor and having a mesh-shaped power wiring, 상기 화소영역에 형성된 화소전극 중에서 상기 구동박막 트랜지스터의 드레인전극과 접촉하는 화소전극 상에만 형성된 저항감소용 배선을 포함하는 유기전계발광표시소자. And a resistance reducing line formed only on the pixel electrode in contact with the drain electrode of the driving thin film transistor among the pixel electrodes formed in the pixel region. 제1 항에 있어서, 상기 저항감소용 배선은 The method of claim 1, wherein the resistance reduction wiring is Mo, Al, AlNd 및 Cu 중 어느 하나를 사용하는 것을 특징으로 하는 유기전계발광표시소자. An organic light emitting display device using any one of Mo, Al, AlNd, and Cu. 기판 상에 버퍼층, 제1 반도체층, 제2 반도체층 및 소스/드레인전극용 금속층을 순차적으로 형성하는 단계와, Sequentially forming a buffer layer, a first semiconductor layer, a second semiconductor layer, and a metal layer for source / drain electrodes on the substrate; 회절 노광마스크인 제1 마스크를 이용하여 상기 소스/드레인전극용 금속층, 제2 반도체층 및 제1 반도체층의 일부를 패터닝하여, 소스/드레인전극, 오믹콘택층 및 액티브층을 형성하는 단계와, Patterning a portion of the metal layer for the source / drain electrodes, the second semiconductor layer, and the first semiconductor layer by using a first mask, which is a diffraction exposure mask, to form a source / drain electrode, an ohmic contact layer, and an active layer; 상기 소스/드레인전극이 형성된 기판 상에 게이트 절연막을 형성하는 단계와, Forming a gate insulating film on the substrate on which the source / drain electrodes are formed; 제2 마스크를 이용하여 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, Forming a gate electrode on the gate insulating layer using a second mask; 상기 게이트 전극이 형성된 기판 상에 보호막을 형성하고, 제3 마스크를 이용하여 상기 보호막을 패터닝하여 콘택홀을 형성하는 단계와, Forming a protective film on the substrate on which the gate electrode is formed, and forming a contact hole by patterning the protective film using a third mask; 상기 콘택홀이 형성된 기판 상에 화소전극용 투명금속 및 저항감소용 금속을 순차적으로 형성하는 단계와, Sequentially forming a transparent metal for a pixel electrode and a metal for reducing resistance on the substrate on which the contact hole is formed; 회절 노광마스크인 제4 마스크를 이용하여 상기 화소전극용 투명금속 및 저항감소용 금속을 패터닝하여 화소전극 및 저항감소용 배선을 형성하는 단계를 포함하는 유기전계발광표시소자의 제조방법. And patterning the transparent metal for the pixel electrode and the metal for resistance reduction using a fourth mask, which is a diffraction exposure mask, to form the pixel electrode and the resistance reduction wiring. 제3 항에 있어서, 상기 회절 노광마스크인 제1 마스크를 이용하여 상기 소스/드레인전극용 금속층, 제2 반도체층 및 제1 반도체층의 일부를 패터닝하여, 소스/드레인전극, 오믹콘택층 및 액티브층을 형성하는 단계는 4. The semiconductor device of claim 3, wherein a portion of the source / drain electrode metal layer, the second semiconductor layer, and the first semiconductor layer are patterned using a first mask, which is the diffraction exposure mask, to form a source / drain electrode, an ohmic contact layer, and an active layer. Forming a layer 상기 소스/드레인전극용 금속층 상에 제1 포토레지스트 패턴을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 소스/드레인전극용 금속층, 제2 반도체층 및 제1 반도체층을 식각하여 패터닝하는 단계와, After the first photoresist pattern is formed on the metal layer for the source / drain electrodes, the metal layer for the source / drain electrodes, the second semiconductor layer, and the first semiconductor layer are etched and patterned using the first photoresist pattern as an etch mask. Steps, 상기 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하는단계와, Ashing the first photoresist pattern to form a second photoresist pattern; 상기 제2 포토레지스트 패턴을 식각 마스크로 패터닝된 소스/드레인전극용 금속층, 제2 반도체층 및 제1 반도체층의 일부를 식각하는 단계를 포함하는 유기전계발광표시소자의 제조방법. And etching a portion of the metal layer for the source / drain electrodes, the second semiconductor layer, and the first semiconductor layer, wherein the second photoresist pattern is patterned using an etching mask. 제3 항에 있어서, 상기 회절 노광마스크인 제4 마스크를 이용하여 상기 화소전극용 투명금속층 및 저항감소용 금속층을 패터닝하여 화소전극 및 저항감소용 배선을 형성하는 단계는 The method of claim 3, wherein the pixel electrode and the resistance reduction wiring are formed by patterning the transparent metal layer and the resistance reduction metal layer for the pixel electrode using a fourth mask, which is the diffraction exposure mask. 상기 저항감소용 금속층 상에 제3 포토레지스트 패턴을 형성한 후, 제3 포토레지스트 패턴을 식각 마스크로 화소전극용 투명금속층 및 저항감소용 금속층을 식각하여 화소전극 및 저항감소용 금속패턴을 형성하는 단계와, Forming a pixel electrode and a resistance reduction metal pattern by etching the transparent metal layer and the resistance reduction metal layer for the pixel electrode using the third photoresist pattern as an etching mask after forming a third photoresist pattern on the resistance reduction metal layer; 상기 제3 포토레지스트 패턴을 에싱하여 제4 포토레지스트 패턴을 형성하는 단계와, Ashing the third photoresist pattern to form a fourth photoresist pattern; 상기 제4 포토레지스트 패턴을 식각 마스크로 상기 저항감소용 금속패턴을 식각하는 단계를 포함하는 유기전계발광표시소자의 제조방법. And etching the resistance reduction metal pattern using the fourth photoresist pattern as an etching mask. 제3 항에 있어서, 상기 저항감소용 배선은 The method of claim 3, wherein the resistance reduction wiring Mo, Al, AlNd 및 Cu 중 어느 하나를 사용하는 것을 특징으로 하는 유기전계발광표시소자의 제조방법. A method of manufacturing an organic light emitting display device, characterized by using any one of Mo, Al, AlNd and Cu. 제3 항에 있어서, 상기 제1 및 제2 반도체층은 The method of claim 3, wherein the first and second semiconductor layers 비정질 실리콘을 고상결정화(SPC; Solid Phase Crystallization)방법, ELC(Excimer Laser Crystallization) 방법, 엑시머 레이저 어닐링(ELA ; Eximer Laser Annealing),금속유도결정화(MIC; Metal Induced Crystallization)방법 및 교번자기장결정화 방법(AMFC; Alternating Magnetic Field crystallization) 중 어느 하나를 사용하여 결정화하여 형성한 것을 특징으로 하는 유기전계발광표시소자의 제조방법. Solid Phase Crystallization (SPC), Excimer Laser Crystallization (ELC), Eximer Laser Annealing (ELA), Metal Induced Crystallization (MIC) and Alternating Magnetic Field Crystallization ( A method of manufacturing an organic light emitting display device, characterized in that it is formed by crystallization using any one of AMFC (Alternating Magnetic Field crystallization).
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KR20140029144A (en) * 2012-08-28 2014-03-10 엘지디스플레이 주식회사 Organic light emitting diode display device and method for manufacturing the same
KR20190030906A (en) * 2017-09-15 2019-03-25 엘지디스플레이 주식회사 Display device

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