KR20100040581A - The switched capacitor circuit with reduced leakage current - Google Patents

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Abstract

PURPOSE: A switched capacitor circuit with a reduced leakage current is provided to improve the performance of ADC, DAC, and an analog filter by removing an output error through minimum voltage drop at amplification mode. CONSTITUTION: A first and second MOS transistor(M1,M2) output an input voltage of a first node to a second node in response to the first signal. A sampling capacitor is connected to the second Node. A third MOS transistor(M3) interlinks the other side of the sampling capacitor to the ground in response to the first signal to the ground terminal. A fourth MOS transistor(M4) interlinks one side of the sampling capacitor to the ground in response to the second signal. An operational amplifier(OP) comprises a feedback capacitor connected between a sub input terminal and output terminal. The circuit for reducing leakage current(210) blocks the leakage current in response to the first signal.

Description

누설 전류가 감소된 스위치드 캐패시터 회로{The switched capacitor circuit with reduced leakage current}The switched capacitor circuit with reduced leakage current

본 발명은 누설 전류가 감소된 스위치드 캐패시터 회로에 관한 것으로, 더 자세하게는 샘플링 모드시 누설 전류가 흐르는 노드의 전압이 같아지도록 하여 누설 전류 자체를 원천적으로 차단하고, 증폭 모드시 누설 전류에 의한 전압 강하를 최소화하여 출력 신호에 오차가 거의 발생하지 않도록 하는 스위치드 캐패시터 회로에 관한 것이다.The present invention relates to a switched capacitor circuit having a reduced leakage current. More particularly, the voltage of the node flowing through the leakage current in the sampling mode is the same so that the leakage current itself is blocked, and the voltage drop due to the leakage current in the amplification mode. The invention relates to a switched capacitor circuit which minimizes the error so that little error occurs in the output signal.

본 발명은 지식경제부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-006-03, 과제명: 유비쿼터스 단말용 부품 모듈].The present invention is derived from the research conducted as part of the IT source technology development project of the Ministry of Knowledge Economy and the Ministry of Information and Telecommunications Research and Development [Task Management Number: 2006-S-006-03, Task name: Component module for ubiquitous terminal].

일반적으로, 스위치드 캐패시터(switched capacitor) 회로는 인덕턴스나 저항을 전혀 사용하지 않고 캐패시터와 스위치만으로 구성된 회로로, CMOS 공정으로 단일칩에 용이하게 집적할 수 있고 전력소비를 줄일 수 있어 적분기, 아날로그 필 터, 아날로그-디지털 변환기(ADC), 디지털-아날로그 변환기(DAC) 등의 각종 소자에 널리 사용되고 있다.In general, a switched capacitor circuit is a circuit consisting of only a capacitor and a switch without using any inductance or resistance, and can be easily integrated into a single chip through a CMOS process and can reduce power consumption. , Analog-to-digital converters (ADCs), and digital-to-analog converters (DACs).

도 1a는 스위치 소자를 이용한 종래의 스위치드 캐패시터 회로(100a)를 나타낸 도면이다.FIG. 1A shows a conventional switched capacitor circuit 100a using a switch element.

도 1a를 참조하면, 종래의 스위치드 캐패시터 회로(100a)는 연산 증폭기(OP), 제1 내지 제4 스위치(S1~S4), 샘플링 캐패시터(CS) 및 피드백 캐패시터(CF)를 포함한다.Referring to FIG. 1A, the conventional switched capacitor circuit 100a includes an operational amplifier OP, first to fourth switches S1 to S4, a sampling capacitor C S , and a feedback capacitor C F.

이와 같은 스위치드 캐패시터 회로(100a)는 적분기로서 동작하며, 이에 대하여 간략하게 설명하면 다음과 같다.Such switched capacitor circuit 100a operates as an integrator, which will be briefly described as follows.

T 가 샘플링 주기의 반이라고 할 때, t = (k-1)T에서 제1, 3 스위치(S1, S3)가 닫히며, 이에 따라 입력 전압(Vin)이 샘플링 캐패시터(CS)에 충전된다. 이 때, 샘플링 캐패시터(CS)에 충전되는 전하량(QCs)은 다음의 수학식 1과 같다.When T is half the sampling period, the first and third switches S1 and S3 are closed at t = (k-1) T, so that the input voltage V in is charged to the sampling capacitor C S. do. At this time, the charge amount Q Cs charged in the sampling capacitor C S is expressed by Equation 1 below.

Figure 112008070868012-PAT00001
Figure 112008070868012-PAT00001

그 다음, t = kT에서 제2, 4 스위치(S2, S4)가 닫히며, 이에 따라 샘플링 캐패시터(CS)에 충전된 전하는 피드백 캐패시터(CF)로 이동한다. 이렇게 이동된 전하는 (k-1)T 시간에서의 출력 전압과 더해져 증폭된다. Then, at t = kT, the second and fourth switches S2 and S4 are closed, so that the charge charged in the sampling capacitor C S moves to the feedback capacitor C F. The charge thus transferred is amplified by the output voltage at (k-1) T time.

즉, t = kT에서 최종 출력 전압(Vout)은 다음의 수학식 2와 같다.That is, the final output voltage (V out ) at t = kT is shown in Equation 2 below.

Figure 112008070868012-PAT00002
Figure 112008070868012-PAT00002

하지만, 이와 같은 스위치드 캐패시터 회로(100a)는 공급 전압이 점점 낮아짐에 따라 제1 내지 제4 스위치(S1~S4)의 높은 문턱 전압에 의해 스위칭이 어려워지는 문제점이 있다.However, such a switched capacitor circuit 100a has a problem in that switching becomes difficult due to a high threshold voltage of the first to fourth switches S1 to S4 as the supply voltage gradually decreases.

이러한 문제점을 해결하기 위한 것으로, 도 1b에 도시된 바와 같이 상기 제1 내지 제4 스위치(S1~S4)를 문턱 전압이 낮은 MOS 트랜지스터(M1~M5)로 대체한 스위치드 캐패시터 회로(100b)가 개시되어 있다.In order to solve this problem, as shown in FIG. 1B, a switched capacitor circuit 100b replacing the first to fourth switches S1 to S4 with MOS transistors M1 to M5 having a low threshold voltage is disclosed. It is.

도 1b는 MOS 트랜지스터를 이용한 종래의 스위치드 캐패시터 회로(100b)를 나타낸 도면이다.1B shows a conventional switched capacitor circuit 100b using a MOS transistor.

도 1b를 참조하면, 종래의 스위치드 캐패시터 회로(100b)는, 제1 내지 제5 MOS 트랜지스터(M1~M5), 연산 증폭기(OP), 샘플링 캐패시터(CS) 및 피드백 캐패시터(CF)를 포함한다.Referring to FIG. 1B, the conventional switched capacitor circuit 100b includes first to fifth MOS transistors M1 to M5, an operational amplifier OP, a sampling capacitor C S , and a feedback capacitor C F. do.

상기 제1 내지 제3 MOS 트랜지스터(M1~M3)는 제1 신호(φ1)에 응답하여 입력 전압(Vin)을 샘플링 캐패시터(CS)에 충전하며, 제 4, 5 MOS 트랜지스터(M5, M6)는 제2 신호(φ2)에 응답하여 상기 샘플링 캐패시터(CS)에 충전된 전하를 피드백 캐패시터(CF)로 이동시킨다.The first to third MOS transistors M1 to M3 charge an input voltage V in to the sampling capacitor C S in response to the first signal φ1, and the fourth and fifth MOS transistors M5 and M6. ) Transfers the charge charged in the sampling capacitor C S to the feedback capacitor C F in response to the second signal φ 2.

여기에서, 상기 제1, 2 MOS 트랜지스터(M1, M2)는 입력 전압의 범위를 넓히 기 위해 상보형으로 결합된 CMOS 트랜지스터로 구성되며, 나머지 제3, 4, 5 MOS 트랜지스터(M3, M4, M5)는 NMOS 트랜지스터나 PMOS 트랜지스터를 사용한다.Here, the first and second MOS transistors M1 and M2 are composed of CMOS transistors coupled in a complementary manner to widen the input voltage range, and the remaining third, fourth and fifth MOS transistors M3, M4 and M5. ) Uses an NMOS transistor or a PMOS transistor.

이와 같은 스위치드 캐패시터 회로(100b)에서, 제1 신호(φ1)가 '1'일 때 상기 제1 내지 제3 MOS 트랜지스터(M1~M3)가 온되고 상기 제4, 5 MOS 트랜지스터(M4, M5)가 오프되며, 이에 따라 입력 전압(Vin)이 샘플링 캐패시터(CS)에 충전된다. In the switched capacitor circuit 100b, when the first signal φ1 is '1', the first to third MOS transistors M1 to M3 are turned on and the fourth and fifth MOS transistors M4 and M5 are turned on. Is turned off, so that the input voltage V in is charged to the sampling capacitor C S.

하지만, 상기 제4 MOS 트랜지스터(M4)가 오프 상태임에도 불구하고 상기 제4 MOS 트랜지스터(M4)에는 약간의 누설 전류가 흐르게 되며, 상기 제4 MOS 트랜지스터(M4)에 흐르는 누설 전류(Ids_M4)는 다음의 수학식 3과 같이 나타낼 수 있다. However, even though the fourth MOS transistor M4 is in an off state, some leakage current flows in the fourth MOS transistor M4, and the leakage current I ds_M4 flowing in the fourth MOS transistor M4 is It can be expressed as Equation 3 below.

Figure 112008070868012-PAT00003
Figure 112008070868012-PAT00003

여기에서, υT는 온도 전압(thermal voltage), m은 body effect coefficient, μ0는 zero bias mobility, COX는 gate oxide capacitance를 각각 의미한다.Here, T denotes a thermal voltage, m denotes a body effect coefficient, μ 0 denotes a zero bias mobility, and C OX denotes a gate oxide capacitance.

상기 수학식 3에서 상기 제4 MOS 트랜지스터(M4)의 게이트 전압이 '0'으로 고정되었다고 가정하면, 상기 제4 MOS 트랜지스터(M4)에 흐르는 누설 전류(Ids_M4)는 입력 전압(Vin)에 따라 변하는 특성을 가지며, 이에 따라 온 상태의 상기 제1, 2 MOS 트랜지스터(M1, M2)에도 누설 전류가 흐르게 된다.Assuming that the gate voltage of the fourth MOS transistor M4 is fixed to '0' in Equation 3, the leakage current I ds_M4 flowing in the fourth MOS transistor M4 is equal to the input voltage V in . As a result, leakage current flows in the first and second MOS transistors M1 and M2 in an on state.

이 때, 상기 제1, 2 MOS 트랜지스터(M1, M2)는 트랜지스터의 특성상 0이 아닌 저항값을 갖기 때문에, 누설 전류가 상기 제1, 2 MOS 트랜지스터(M1, M2)에 흐르게 되면 전압 강하가 일어나 출력 신호에 오차가 발생될 가능성이 있다.At this time, since the first and second MOS transistors M1 and M2 have a resistance value other than zero due to the characteristics of the transistor, a voltage drop occurs when a leakage current flows through the first and second MOS transistors M1 and M2. There is a possibility that an error occurs in the output signal.

그리고, 제2 신호(φ2)가 '1'인 경우, 상기 제1 내지 제3 MOS 트랜지스터(M1~M3)가 오프되고 상기 제4, 5 MOS 트랜지스터(M4, M5)가 온되는데, 이 때에도 마찬가지로 상기 제1 내지 제3 MOS 트랜지스터(M1~M3)에 흐르는 누설 전류와 상기 제4, 5 MOS 트랜지스터(M4, M5)의 온 저항에 의해 전압 강하가 일어나 출력 신호에 오차가 발생될 가능성이 있다.When the second signal φ2 is '1', the first to third MOS transistors M1 to M3 are turned off and the fourth and fifth MOS transistors M4 and M5 are turned on. The leakage current flowing through the first to third MOS transistors M1 to M3 and the on-resistance of the fourth and fifth MOS transistors M4 and M5 may cause a voltage drop, thereby causing an error in the output signal.

이와 같은 누설 전류에 의해 발생되는 출력 신호의 오차는 저전압 고정밀도를 요구하는 ADC, DAC, 필터의 성능에 큰 영향을 주기 때문에, 스위치드 캐패시터 회로에서 누설 전류를 감소시킬 수 있는 수단이 요구된다.Since the error of the output signal generated by such leakage current greatly affects the performance of the ADC, DAC, and filter requiring low voltage high accuracy, a means for reducing the leakage current in the switched capacitor circuit is required.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 본 발명의 목적은 스위치드 캐패시터 회로에서 누설 전류를 감소시키는 것이다.The present invention has been made to solve the above problems, an object of the present invention is to reduce the leakage current in the switched capacitor circuit.

상기 목적을 달성하기 위하여 본 발명에 따른 누설 전류가 감소된 스위치드 캐패시터 회로는, 제1 신호에 응답하여 제1 노드로부터 입력 전압을 입력받아 제2 노드로 출력하는 상보형으로 연결된 제1, 2 MOS 트랜지스터; 상기 제2 노드에 일측이 연결된 샘플링 캐패시터; 상기 제1 신호에 응답하여 상기 샘플링 캐패시터의 타측을 접지 단자에 연결하는 제3 MOS 트랜지스터; 상기 제2 노드와 제3 노드 사이에 연결되며 제2 신호에 응답하여 상기 샘플링 캐패시터의 일측을 접지 단자에 연결하는 제4 MOS 트랜지스터; 부 입력단과 출력단 사이에 피드백 캐패시터가 연결된 연산 증폭기; 상기 제2 신호에 응답하여 상기 샘플링 캐패시터의 타측을 상기 연산 증폭기의 부 입력단에 연결하는 제5 MOS 트랜지스터; 및 입력단과 상기 제1, 3 노드 사이에 연결되며, 상기 제1 신호에 응답하여 누설 전류가 흐르는 상기 제1, 2 노드의 전압과 상기 제3 노드의 전압이 같아지도록 하여 누설 전류를 차단하고, 상기 제2 신호에 응답하여 상기 제1 노드에 흐르는 누설 전류에 의한 전압 강하를 감소시키는 누설 전류 감소 회로를 포함하는 것을 특징으로 한다.In order to achieve the above object, a switched capacitor circuit having a reduced leakage current according to the present invention includes first and second MOSs connected in a complementary manner to receive an input voltage from a first node and output a second voltage in response to a first signal. transistor; A sampling capacitor having one side connected to the second node; A third MOS transistor connecting the other side of the sampling capacitor to a ground terminal in response to the first signal; A fourth MOS transistor connected between the second node and a third node and connecting one side of the sampling capacitor to a ground terminal in response to a second signal; An operational amplifier having a feedback capacitor connected between the sub-input and the output; A fifth MOS transistor coupling the other side of the sampling capacitor to a negative input terminal of the operational amplifier in response to the second signal; And a leakage current is connected between an input terminal and the first and third nodes so that the voltage of the first and second nodes and the voltage of the third node through which leakage current flows in response to the first signal are equal to each other. And a leakage current reduction circuit for reducing the voltage drop caused by the leakage current flowing to the first node in response to the second signal.

여기에서, 상기 누설 전류 감소 회로는, 상기 입력단과 상기 제1 노드 사이 에 상보형으로 연결된 제6, 7 MOS 트랜지스터; 상기 입력단과 상기 제3 노드 사이에 상보형으로 연결된 제8, 9 MOS 트랜지스터; 상기 제1 노드와 상기 제3 노드 사이에 연결되며 상기 제2 신호에 응답하여 턴온되는 제10 MOS 트랜지스터; 및 상기 제3 노드와 접지 단자 사이에 연결되며 상기 제2 신호에 응답하여 턴온되는 제11 MOS 트랜지스터를 포함한다.The leakage current reduction circuit may include: sixth and seventh MOS transistors connected complementarily between the input terminal and the first node; Eighth and ninth MOS transistors connected in a complementary manner between the input terminal and the third node; A tenth MOS transistor connected between the first node and the third node and turned on in response to the second signal; And an eleventh MOS transistor connected between the third node and a ground terminal and turned on in response to the second signal.

상기 제1 신호가 '1'인 샘플링 모드에서, 상기 제6, 7 MOS 트랜지스터 및 상기 제8, 9 MOS 트랜지스터는 상기 제1 노드의 전압과 상기 제3 노드의 전압이 같아지도록 하여 상기 제10 MOS 트랜지스터에 흐르는 누설 전류를 차단한다. 이렇게 상기 제1 노드의 전압과 상기 제3 노드의 전압이 같아지면, 상기 제2 노드의 전압과 상기 제3 노드의 전압도 같아져 상기 제4 MOS 트랜지스터에 흐르는 누설 전류가 차단된다.In the sampling mode in which the first signal is '1', the sixth and seventh MOS transistors and the eighth and ninth MOS transistors are configured such that the voltage of the first node and the voltage of the third node are equal to each other. Shut off the leakage current through the transistor. When the voltage of the first node and the voltage of the third node are the same, the voltage of the second node and the voltage of the third node are also equal to block the leakage current flowing through the fourth MOS transistor.

한편, 상기 제11 MOS 트랜지스터는 상기 제6 내지 제10 MOS 트랜지스터 보다 낮은 온 저항을 가지며, 이에 따라 상기 제11 MOS 트랜지스터는 상기 제2 신호가 '1'인 증폭 모드에서 상기 제6, 7 MOS 트랜지스터 및 상기 제8, 9 MOS 트랜지스터에 흐르는 누설 전류에 의한 전압 강하를 감소시킨다.Meanwhile, the eleventh MOS transistor has a lower on resistance than the sixth to tenth MOS transistors, so that the eleventh MOS transistor has the sixth and seventh MOS transistors in an amplification mode in which the second signal is '1'. And a voltage drop caused by leakage current flowing through the eighth and ninth MOS transistors.

본 발명에 따르면, 스위치드 캐패시터 회로에서 샘플링 모드시 누설 전류가 흐르는 노드의 전압이 같아지도록 하여 누설 전류 자체를 원천적으로 차단하고, 증폭 모드시 누설 전류에 의한 전압 강하를 최소화하여 출력 신호에 오차가 거의 발 생하지 않도록 할 수 있으므로, 이에 따라 저전압 고정밀도를 요구하는 ADC, DAC, 아날로그 필터의 성능을 향상시킬 수 있다.According to the present invention, in the switched capacitor circuit, in the sampling mode, the voltage of the node through which the leakage current flows is the same, thereby blocking the leakage current by itself, and minimizing the voltage drop caused by the leakage current in the amplification mode, thereby causing almost no error in the output signal. This can improve the performance of ADCs, DACs, and analog filters that require low voltage high accuracy.

이하, 본 발명에 따른 누설 전류가 감소된 스위치드 캐패시터 회로에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, a switched capacitor circuit having a reduced leakage current according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 스위치드 캐패시터 회로(200)를 나타낸 도면이다.2 illustrates a switched capacitor circuit 200 according to the present invention.

도 2를 참조하면, 본 발명에 따른 스위치드 캐패시터 회로(200)는, 누설 전류 감소 회로(210), 제1 내지 제5 MOS 트랜지스터(M1~M5), 샘플링 캐패시터(CS), 피드백 캐패시터(CF) 및 연산 증폭기(OP)를 포함한다. 2, the switched capacitor circuit 200 according to the present invention includes a leakage current reduction circuit 210, first to fifth MOS transistors M1 to M5, a sampling capacitor C S , and a feedback capacitor C. F ) and an operational amplifier (OP).

상기 제1 내지 제3 MOS 트랜지스터(M1~M3)는 제1 신호(φ1)에 응답하여 입력 전압(Vin)에 해당하는 전하를 샘플링 캐패시터(CS)에 충전하며, 상기 제 4, 5 MOS 트랜지스터(M4, M5)는 제2 신호(φ2)에 응답하여 상기 샘플링 캐패시터(CS)에 충전된 전하를 피드백 캐패시터(CF)로 이동시킨다.The first to third MOS transistors M1 to M3 charge the sampling capacitor C S with a charge corresponding to the input voltage V in in response to the first signal φ1, and the fourth and fifth MOS transistors. Transistors M4 and M5 move the charge charged in the sampling capacitor C S to the feedback capacitor C F in response to the second signal φ 2.

상기 연산 증폭기(OP)는 상기 샘플링 캐패시터(CS)와 피드백 캐패시터CF)의 비율(CS/CF) 만큼 입력 전압(Vin)을 증폭하여 출력한다.The operational amplifier OP amplifies and outputs an input voltage V in by a ratio C S / C F of the sampling capacitor C S and the feedback capacitor C F.

상기 누설 전류 감소 회로(210)는 상보형으로 연결된 제6, 7 MOS 트랜지스터(M6, M7) 및 제8, 9 MOS 트랜지스터(M8, M9)와, 상기 제6, 7 MOS 트랜지스터(M6, M7)의 출력단과 상기 제8, 9 MOS 트랜지스터(M8, M9)의 출력단 사이에 연결된 제10 MOS 트랜지스터(M10)와, 상기 제10 MOS 트랜지스터(M10)에 연결된 제11 MOS 트랜지스터(M11)를 포함한다.The leakage current reduction circuit 210 includes sixth and seventh MOS transistors M6 and M7 and eighth and ninth MOS transistors M8 and M9 connected in a complementary manner, and the sixth and seventh MOS transistors M6 and M7. And a tenth MOS transistor M10 connected between an output terminal of the output terminal and an output terminal of the eighth and ninth MOS transistors M8 and M9, and an eleventh MOS transistor M11 connected to the tenth MOS transistor M10.

여기에서, 상기 제1, 2 MOS 트랜지스터(M1, M2), 상기 제6, 7 MOS 트랜지스터(M6, M7), 상기 제8, 9 MOS 트랜지스터(M8, M9)는 상보형으로 결합된 하나의 CMOS 트랜지스터로 구성되는 것이 바람직하다. Here, the first and second MOS transistors M1 and M2, the sixth and seventh MOS transistors M6 and M7, and the eighth and ninth MOS transistors M8 and M9 may be complementary to one CMOS. It is preferably composed of a transistor.

상기 각 구성요소의 연결관계를 간략하게 설명하면 다음과 같다.A brief description of the connection relationship between the components is as follows.

입력단과 제1 노드(A) 사이에 제6, 7 MOS 트랜지스터(M6, M7)가 상보형으로 연결되어 있으며, 입력단과 제3 노드(C) 사이에 제8, 9 MOS 트랜지스터(M8, M9)가 상보형으로 연결되어 있다.Sixth and seventh MOS transistors M6 and M7 are complementarily connected between the input terminal and the first node A, and eighth and ninth MOS transistors M8 and M9 between the input terminal and the third node C. FIG. Is complementary.

상기 제6, 7 MOS 트랜지스터(M6, M7)의 게이트에는 반전 위상의 제1 신호(

Figure 112008070868012-PAT00004
)와 정 위상의 제1 신호(φ1)가 각각 입력되며, 상기 제6, 7 MOS 트랜지스터(M6, M7)의 드레인과 소스는 입력단과 제1 노드(A)에 각각 공통으로 연결된다.Gates of the sixth and seventh MOS transistors M6 and M7 include a first signal having an inverted phase.
Figure 112008070868012-PAT00004
) And the first signal φ1 of the positive phase are respectively input, and the drains and the sources of the sixth and seventh MOS transistors M6 and M7 are commonly connected to the input terminal and the first node A, respectively.

상기 제8, 9 MOS 트랜지스터(M8, M9)의 게이트에는 반전 위상의 제1 신호(

Figure 112008070868012-PAT00005
)와 정 위상의 제1 신호(φ1)가 각각 입력되며, 상기 제8, 9 MOS 트랜지스터(M8, M9)의 드레인과 소스는 입력단과 제3 노드(C)에 각각 공통으로 연결된다.Gates of the eighth and ninth MOS transistors M8 and M9 include a first signal having an inverted phase.
Figure 112008070868012-PAT00005
) And the first signal φ1 of the positive phase are respectively input, and drains and sources of the eighth and ninth MOS transistors M8 and M9 are commonly connected to the input terminal and the third node C, respectively.

상기 제1 노드(A) 및 제3 노드(C) 사이에 제2 신호(φ2)에 응답하여 턴온되는 제10 MOS 트랜지스터(M10)가 연결되어 있으며, 상기 제3 노드(C)와 접지 단자 사이에 제2 신호(φ2)에 응답하여 턴온되는 제11 MOS 트랜지스터(M11)가 연결되어 있다.A tenth MOS transistor M10 that is turned on in response to a second signal φ2 is connected between the first node A and the third node C, and is connected between the third node C and the ground terminal. The eleventh MOS transistor M11 is turned on in response to the second signal φ2.

상기 제1 노드(A)와 제2 노드(B) 사이에 제1, 2 MOS 트랜지스터(M1, M2)가 상보형으로 연결되어 있으며, 상기 제1, 2 MOS 트랜지스터(M1, M2)는 제1 신호(φ1)에 응답하여 제1 노드(A)로부터 입력 전압을 입력받아 제2 노드(B)로 출력한다. 여기에서, 상기 제1, 2 MOS 트랜지스터(M1, M2)의 게이트에는 반전 위상의 제1 신호(

Figure 112008070868012-PAT00006
)와 정 위상의 제1 신호(φ1)가 각각 입력된다.First and second MOS transistors M1 and M2 are complementarily connected between the first node A and the second node B, and the first and second MOS transistors M1 and M2 are connected to each other. In response to the signal φ1, an input voltage is received from the first node A and output to the second node B. Here, the gates of the first and second MOS transistors M1 and M2 may include a first signal having an inverted phase.
Figure 112008070868012-PAT00006
) And the first signal φ1 of the positive phase are input, respectively.

상기 제2 노드(B)에는 샘플링 캐패시터(CS)의 일측이 연결되며, 상기 제3 MOS 트랜지스터(M3)는 제1 신호(φ1)에 응답하여 상기 샘플링 캐패시터(CS)의 타측을 접지 단자에 연결한다.One side of the sampling capacitor C S is connected to the second node B, and the third MOS transistor M3 is connected to the other side of the sampling capacitor C S in response to the first signal φ 1. Connect to

상기 제4 MOS 트랜지스터(M4)는 제2 노드(B)와 제3 노드(C) 사이에 연결되며 제2 신호(φ2)에 응답하여 상기 샘플링 캐패시터(CS)의 일측을 접지 단자에 연결한다.The fourth MOS transistor M4 is connected between the second node B and the third node C and connects one side of the sampling capacitor C S to the ground terminal in response to the second signal φ2. .

상기 연산 증폭기(OP)의 부 입력단과 출력단 사이에는 피드백 캐패시터(CF)가 연결되어 있으며, 상기 제5 MOS 트랜지스터(M5)는 제2 신호(φ2)에 응답하여 샘플링 캐패시터(CS)의 타측을 상기 연산 증폭기(OP)의 부 입력단에 연결한다.A feedback capacitor C F is connected between the negative input terminal and the output terminal of the operational amplifier OP, and the fifth MOS transistor M5 is the other side of the sampling capacitor C S in response to the second signal φ 2. Is connected to the negative input terminal of the operational amplifier OP.

즉, 본 발명에 따른 스위치드 캐패시터 회로(200)는 종래의 스위치드 캐패시터 회로(100b)와 비교하여 입력단에 누설 전류를 차단하기 위한 누설 전류 감소 회로(210)가 추가로 연결된 것을 특징으로 하며, 상기 누설 전류 감소 회로(210)의 동작에 대하여 더 자세히 설명하면 다음과 같다.That is, the switched capacitor circuit 200 according to the present invention is characterized in that the leakage current reduction circuit 210 is further connected to block the leakage current at the input terminal compared to the conventional switched capacitor circuit 100b, the leakage The operation of the current reduction circuit 210 will be described in more detail as follows.

우선, 트랜지스터가 오프되었을 때 트랜지스터 양단에 흐르는 누설 전류(Ids)는 다음의 수학식 4와 같이 나타낼 수 있다.First, the leakage current I ds flowing across the transistor when the transistor is turned off can be expressed by Equation 4 below.

Figure 112008070868012-PAT00007
Figure 112008070868012-PAT00007

상기 수학식 4에서, 마지막 항인

Figure 112008070868012-PAT00008
을 살펴보면, 트랜지스터의 드레인과 소스 사이의 전압(Vds)이 온도 전압(υT ) 보다 작을 경우,
Figure 112008070868012-PAT00009
이 급격하게 1과 가까워져
Figure 112008070868012-PAT00010
의 값은 0이 되는 것을 알 수 있다.In Equation 4, the last term
Figure 112008070868012-PAT00008
Looking at, when the voltage (V ds ) between the drain and source of the transistor is less than the temperature voltage (υ T ),
Figure 112008070868012-PAT00009
This suddenly gets closer to 1
Figure 112008070868012-PAT00010
It can be seen that the value of becomes 0.

따라서, 트랜지스터의 드레인과 소스 사이의 전압(Vds)을 줄이면, 트랜지스터가 오프되었을 때 트랜지스터 양단에 흐르는 누설 전류를 줄일 수 있게 된다.Therefore, by reducing the voltage V ds between the drain and the source of the transistor, it is possible to reduce the leakage current flowing across the transistor when the transistor is turned off.

이러한 원리를 이용하여 본 발명의 누설 전류 감소 회로(210)는 제1 신호(φ1)가 '1'인 샘플링 모드시에는 누설 전류가 흐르는 노드의 전압이 같아지도록 하여 누설 전류를 차단하고, 제2 신호(φ2)가 '1'인 증폭 모드시에는 누설 전류에 의한 전압 강하를 최소화하여 출력 신호에 오차가 거의 발생하지 않도록 하며, 이에 대하여 더 자세히 설명하면 다음과 같다.By using this principle, the leakage current reducing circuit 210 of the present invention blocks the leakage current by making the voltage of the node through which the leakage current flows equal in the sampling mode in which the first signal φ1 is '1', In the amplification mode in which the signal φ2 is '1', the voltage drop caused by the leakage current is minimized so that an error rarely occurs in the output signal.

도 3a 및 도 3b는 본 발명에 따른 누설 전류 감소 회로(210)의 동작을 설명하기 위한 타이밍도이다.3A and 3B are timing diagrams for describing an operation of the leakage current reducing circuit 210 according to the present invention.

도 3a를 참조하면, 제1 신호(φ1)가 '1'인 샘플링 모드에서, 상기 제1 내지 제3 MOS 트랜지스터(M1~M3)와 상기 제6 내지 제9 MOS 트랜지스터(M6~M9)는 온 상태가 되며, 상기 제4, 5 MOS 트랜지스터(M4, M5)와 상기 제10, 11 MOS 트랜지스터(M10, M11)는 오프 상태가 된다.Referring to FIG. 3A, in the sampling mode in which the first signal φ1 is '1', the first to third MOS transistors M1 to M3 and the sixth to ninth MOS transistors M6 to M9 are turned on. And the fourth and fifth MOS transistors M4 and M5 and the tenth and eleventh MOS transistors M10 and M11 are turned off.

이 때, 상기 제10 MOS 트랜지스터(M10)에 흐르는 누설 전류(Ids_M10)와 상기 제4 MOS 트랜지스터(M4)에 흐르는 누설 전류(Ids_M4)는 다음의 수학식 5와 같이 나타낼 수 있다.At this time, the MOS transistor 10 (M10) the leakage current (I ds_M10) and said fourth MOS transistor 4 a leakage current (I ds_M4) flowing to (M4) flowing in can be expressed by the following equation (5) of.

Figure 112008070868012-PAT00011
Figure 112008070868012-PAT00011

상기 수학식 5에서, 제1, 2 노드(A, B)의 전압(VA, VB)이 제3 노드(C)의 전압(VC)과 같아지면, 마지막 항인

Figure 112008070868012-PAT00012
,
Figure 112008070868012-PAT00013
은 0이 된다. In Equation 5, when the voltages V A and V B of the first and second nodes A and B are equal to the voltage V C of the third node C, the last term is
Figure 112008070868012-PAT00012
,
Figure 112008070868012-PAT00013
Becomes zero.

따라서, 제1 신호(φ1)가 '1'인 샘플링 모드에서, 제1, 2 노드(A, B)의 전압(VA, VB)과 제3 노드(C)의 전압(VC)이 같아지도록 하면, 상기 제10 MOS 트랜지스터(M10)와 상기 제4 MOS 트랜지스터(M4)의 드레인과 소스 사이의 전압이 0이 되므로, 상기 제10 MOS 트랜지스터(M10)와 상기 제4 MOS 트랜지스터(M4)에 흐르는 누설 전류를 차단할 수 있다.Therefore, in the sampling mode in which the first signal φ1 is '1', the voltages V A and V B of the first and second nodes A and B and the voltage V C of the third node C are When the voltage is equal to, since the voltage between the drain and the source of the tenth MOS transistor M10 and the fourth MOS transistor M4 becomes zero, the tenth MOS transistor M10 and the fourth MOS transistor M4 are zero. The leakage current flowing to the circuit can be interrupted.

즉, 상기 누설 전류 감소 회로(210)는 제1 신호(φ1)가 '1'인 샘플링 모드에서 제6 내지 제10 MOS 트랜지스터(M6~M10)를 통해 누설 전류가 흐르는 제1, 2 노드(A, B)의 전압(VA, VB)과 제3 노드(C)의 전압(VC)이 같아지도록 하여 누설 전류 자체를 원천적으로 차단한다.That is, the leakage current reduction circuit 210 may include first and second nodes A through which leakage current flows through the sixth to tenth MOS transistors M6 to M10 in a sampling mode in which the first signal φ1 is '1'. , The voltage V A , V B of B ) and the voltage V C of the third node C are equal to cut off the leakage current itself.

다음으로, 도 3b를 참조하면, 제2 신호(φ2)가 '1'인 증폭 모드에서, 제4, 5 MOS 트랜지스터(M4, M5)와 제10, 11 MOS 트랜지스터(M10, M11)가 온 상태가 되며, 나머지 트랜지스터들은 오프 상태가 된다.Next, referring to FIG. 3B, in the amplification mode in which the second signal φ2 is '1', the fourth and fifth MOS transistors M4 and M5 and the tenth and eleventh MOS transistors M10 and M11 are turned on. And the remaining transistors are turned off.

이 때, 상기 제1 MOS 트랜지스터(M1)에 흐르는 누설 전류(Ids_M1)와 상기 제2 MOS 트랜지스터(M2)에 흐르는 누설 전류(Ids_M2)는 다음의 수학식 6과 같이 나타낼 수 있다.At this time, the MOS transistor of claim 1 the leakage current (I ds_M1) and leakage current (I ds_M2) flowing through the first MOS transistor 2 (M2) flowing to the (M1) can be expressed as Equation 6.

Figure 112008070868012-PAT00014
Figure 112008070868012-PAT00014

상기 수학식 6에서, 제1 노드(A)의 전압(VA)과 제2 노드(B)의 전압(VB)은 같으므로, 마지막 항인

Figure 112008070868012-PAT00015
은 0이 된다. In Equation 6, since the voltage V A of the first node A and the voltage V B of the second node B are the same,
Figure 112008070868012-PAT00015
Becomes zero.

따라서, 제2 신호(φ2)가 '1'인 증폭 모드에서 제1 MOS 트랜지스터(M1)와 제2 MOS 트랜지스터(M2)에 흐르는 누설 전류는 차단된다.Therefore, the leakage current flowing through the first MOS transistor M1 and the second MOS transistor M2 in the amplification mode in which the second signal φ2 is '1' is cut off.

하지만, 오프 상태인 제6, 7 MOS 트랜지스터(M6, M7)와 제8, 9 MOS 트랜지스터(M8, M9)에 누설 전류가 흐르는데, 이들 트랜지스터에 흐르는 누설 전류는 제11 MOS 트랜지스터(M11)로 입력된다. However, leakage current flows to the sixth and seventh MOS transistors M6 and M7 and the eighth and ninth MOS transistors M8 and M9 which are in an off state, and the leakage current flowing through these transistors is input to the eleventh MOS transistor M11. do.

상기 제 11 MOS 트랜지스터(M11)는 소스가 접지 단자에 연결되어 있으므로, W(폭)을 크게 하지 않더라도 제6내지 제10 MOS 트랜지스터(M6~M10)에 비하여 약 4배 ~ 5배 정도 낮은 온 저항(on-resistance)을 갖는다. 따라서, 상기 제 11 MOS 트랜지스터(M11)에서는 낮은 온 저항에 의해 누설 전류에 의한 전압강하를 최소화할 수 있다. Since the source of the eleventh MOS transistor M11 is connected to the ground terminal, an on-resistance of about 4 to 5 times lower than that of the sixth to tenth MOS transistors M6 to M10 is achieved even if the W is not increased. (on-resistance) Therefore, in the eleventh MOS transistor M11, the voltage drop due to the leakage current can be minimized due to the low on resistance.

즉, 상기 누설 전류 감소 회로(210)는 제2 신호(φ2)가 '1'인 증폭 모드에서 낮은 온 저항을 갖는 제11 MOS 트랜지스터(M11)를 통해 제6, 7 MOS 트랜지스터(M6, M7)와 제8, 9 MOS 트랜지스터(M8, M9)에 흐르는 누설 전류에 의한 전압 강하를 최소화하며, 이에 따라 출력 신호에 오차가 거의 발생하지 않게 된다.In other words, the leakage current reduction circuit 210 may include the sixth and seventh MOS transistors M6 and M7 through the eleventh MOS transistor M11 having a low on resistance in the amplification mode in which the second signal φ2 is '1'. And voltage drops due to leakage currents flowing through the eighth and ninth MOS transistors M8 and M9, thereby minimizing errors in the output signal.

도 4a 및 도 4b는 본 발명의 스위치드 캐패시터 회로(200)와 종래의 스위치드 캐패시터 회로(100b)에 있어서 샘플링 모드 및 증폭 모드시의 누설 전류를 컴퓨터 시뮬레이션을 통해 각각 측정한 그래프로, 컴퓨터 시뮬레이션시 CMOS 0.13㎛ 공정 파라미터를 사용하였으며, -150mV의 문턱 전압을 갖는 NMOS 트랜지스터와 200mV의 문턱 전압을 갖는 PMOS 트랜지스터를 사용하였다.4A and 4B are graphs of leakage currents in sampling mode and amplification mode measured by computer simulation in the switched capacitor circuit 200 and the conventional switched capacitor circuit 100b according to the present invention, respectively. 0.13 μm process parameters were used, an NMOS transistor with a threshold voltage of −150 mV and a PMOS transistor with a threshold voltage of 200 mV.

도 4a를 참조하면, 제1 신호(φ1)가 '1'인 샘플링 모드에서, 종래의 스위치드 캐패시터 회로(100b)의 경우 제4 MOS 트랜지스터(M4)에서 약 3.7 nA의 누설 전류가 흐르는 반면, 본 발명의 스위치드 캐패시터 회로(200)의 경우 제10 MOS 트랜 지스터(M10)와 제4 MOS 트랜지스터(M4)에서 약 23 pA의 낮은 누설 전류가 흐르는 것을 알 수 있다.Referring to FIG. 4A, in the sampling mode in which the first signal φ1 is '1', a leakage current of about 3.7 nA flows in the fourth MOS transistor M4 in the case of the conventional switched capacitor circuit 100b. In the switched capacitor circuit 200 of the present invention, it can be seen that a low leakage current of about 23 pA flows in the tenth MOS transistor M10 and the fourth MOS transistor M4.

도 4b를 참조하면, 제2 신호(φ2)가 '1'인 증폭 모드에서, 종래의 스위치드 캐패시터 회로(100b)의 경우, 제1, 2 MOS 트랜지스터(M1, M2)에서 약 12 nA의 누설 전류가 흐르는 반면, 본 발명의 스위치드 캐패시터 회로(200)의 경우 제1, 2 MOS 트랜지스터(M1, M2)에서 약 12 pA의 낮은 누설 전류가 흐르는 것을 알 수 있다.Referring to FIG. 4B, in the amplified mode in which the second signal φ2 is '1', in the case of the conventional switched capacitor circuit 100b, a leakage current of about 12 nA in the first and second MOS transistors M1 and M2 is shown. In the case of the switched capacitor circuit 200 of the present invention, a low leakage current of about 12 pA flows in the first and second MOS transistors M1 and M2.

이러한 시뮬레이션 결과에서 볼 수 있듯이, 본 발명의 스위치드 캐패시터 회로(200)는 종래의 스위치드 캐패시터 회로(100b)와 비교하여 누설 전류가 크게 감소된 것을 알 수 있다. As can be seen from the simulation results, the switched capacitor circuit 200 of the present invention can be seen that the leakage current is significantly reduced compared to the conventional switched capacitor circuit (100b).

한편, 본 실시예에서는 단일 출력(single ended) 구조의 스위치드 캐패시터 회로를 예로 들어 설명하였지만, 본 발명에 따른 누설 전류 감소 회로(210)를 차동 구조의 스위치드 캐패시터 회로에 적용하는 것도 가능함은 물론이다.Meanwhile, in the present embodiment, a switched capacitor circuit having a single ended structure has been described as an example, but it is of course possible to apply the leakage current reduction circuit 210 according to the present invention to a switched capacitor circuit having a differential structure.

도 5는 본 발명에 따른 스위치드 캐패시터 회로(200)를 0.6V의 고 해상도 델타-시그마 모듈레이터에 적용한 예이다.5 is an example of applying the switched capacitor circuit 200 according to the present invention to a 0.6V high resolution delta-sigma modulator.

도 5를 참조하면, 본 발명에 따른 스위치드 캐패시터 회로(200)가 제1 내지 제5 적분기로서 각각 사용되며, 각 스위치드 캐패시터 회로(200)는 차동 구조를 갖는다. 5, the switched capacitor circuit 200 according to the present invention is used as the first to fifth integrators, respectively, each switched capacitor circuit 200 has a differential structure.

도 6은 본 발명에 따른 스위치드 캐패시터 회로(200)와 종래의 스위치드 캐패시터 회로(100b)를 이용하여 델타-시그마 모듈레이터를 구현하는 경우, 델타-시그마 모듈레이터의 출력 FFT(Fast Fourier Transformation) 파형을 나타낸 도면으 로, 점선은 종래의 스위치드 캐패시터 회로(100b)를 적분기로 이용한 경우이고, 실선은 본 발명에 따른 스위치드 캐패시터 회로(200)를 적분기로 이용한 경우이다.FIG. 6 is a diagram illustrating an output FFT (Fast Fourier Transformation) waveform of a delta-sigma modulator when the delta-sigma modulator is implemented using the switched capacitor circuit 200 and the conventional switched capacitor circuit 100b according to the present invention. For example, a dotted line is a case where a conventional switched capacitor circuit 100b is used as an integrator, and a solid line is a case where the switched capacitor circuit 200 according to the present invention is used as an integrator.

도 6에서 알 수 있는 바와 같이, 본 발명에 따른 스위치드 캐패시터 회로(200)를 적분기로 사용하여 델타-시그마 모듈레이터를 구현하는 경우, 종래의 스위치드 캐패시터 회로(100b)를 적분기로 사용한 경우와 비교하여 입력 전압의 하모닉 성분이 크게 감소되는 것을 알 수 있다.As can be seen in FIG. 6, when the delta-sigma modulator is implemented using the switched capacitor circuit 200 according to the present invention as an integrator, the input is compared with the case where the conventional switched capacitor circuit 100b is used as the integrator. It can be seen that the harmonic component of the voltage is greatly reduced.

이제까지 본 발명에 대하여 그 바람직한 실시예를 중심으로 살펴보았다. 그러나, 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것으로, 여러 가지 다른 형태로 변형될 수 있음은 물론이다.The present invention has been described above with reference to preferred embodiments thereof. However, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art, and may be modified in various forms.

도 1a는 스위치 소자를 이용한 종래의 스위치드 캐패시터 회로를 나타낸 도면이다.1A is a view showing a conventional switched capacitor circuit using a switch element.

도 1b는 MOS 트랜지스터를 이용한 종래의 스위치드 캐패시터 회로를 나타낸 도면이다.1B is a diagram illustrating a conventional switched capacitor circuit using a MOS transistor.

도 2는 본 발명에 따른 누설 전류가 감소된 스위치드 캐패시터 회로를 나타낸 도면이다.2 is a view showing a switched capacitor circuit with reduced leakage current according to the present invention.

도 3a 및 도 3b는 본 발명에 따른 누설 전류 감소 회로의 동작을 설명하기 위한 타이밍도이다.3A and 3B are timing diagrams for explaining the operation of the leakage current reducing circuit according to the present invention.

도 4a 및 도 4b는 본 발명의 스위치드 캐패시터 회로와 종래의 스위치드 캐패시터 회로에 있어서 샘플링 모드 및 증폭 모드시의 누설 전류를 컴퓨터 시뮬레이션을 통해 각각 측정한 그래프이다.4A and 4B are graphs of leakage currents in sampling mode and amplification mode measured by computer simulation in the switched capacitor circuit of the present invention and the conventional switched capacitor circuit, respectively.

도 5는 본 발명에 따른 스위치드 캐패시터 회로를 0.6V의 고 해상도 델타-시그마 모듈레이터에 적용한 예이다.5 is an example of applying a switched capacitor circuit according to the present invention to a 0.6V high resolution delta-sigma modulator.

도 6은 본 발명에 따른 스위치드 캐패시터 회로와 종래의 스위치드 캐패시터 회로를 이용하여 델타-시그마 모듈레이터를 구현하는 경우 델타-시그마 모듈레이터의 출력 FFT(Fast Fourier Transformation) 파형을 나타낸 도면이다.6 is a diagram illustrating an output FFT (Fast Fourier Transformation) waveform of a delta-sigma modulator when a delta-sigma modulator is implemented using a switched capacitor circuit and a conventional switched capacitor circuit according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100a : 스위치 소자를 이용한 종래의 스위치드 캐패시터 회로100a: conventional switched capacitor circuit using a switch element

110b : MOS 트랜지스터를 이용한 종래의 스위치드 캐패시터 회로110b: conventional switched capacitor circuit using MOS transistor

200 : 본 발명에 따른 누설 전류가 감소된 스위치드 캐패시터 회로200: switched capacitor circuit with reduced leakage current according to the present invention

210 : 누설 전류 감소 회로210: leakage current reduction circuit

M1~M11 : 제1 내지 제11 MOS 트랜지스터M1 to M11: first to eleventh MOS transistors

OP : 연산 증폭기OP: op amp

CS : 샘플링 캐패시터C S : Sampling Capacitor

CF : 피드백 캐패시터C F : feedback capacitor

Claims (10)

제1 신호에 응답하여 제1 노드로부터 입력 전압을 입력받아 제2 노드로 출력하는 상보형으로 연결된 제1, 2 MOS 트랜지스터;First and second MOS transistors connected in a complementary manner to receive an input voltage from the first node in response to the first signal and output the same to the second node; 상기 제2 노드에 일측이 연결된 샘플링 캐패시터;A sampling capacitor having one side connected to the second node; 상기 제1 신호에 응답하여 상기 샘플링 캐패시터의 타측을 접지 단자에 연결하는 제3 MOS 트랜지스터;A third MOS transistor connecting the other side of the sampling capacitor to a ground terminal in response to the first signal; 상기 제2 노드와 제3 노드 사이에 연결되며 제2 신호에 응답하여 상기 샘플링 캐패시터의 일측을 접지 단자에 연결하는 제4 MOS 트랜지스터;A fourth MOS transistor connected between the second node and a third node and connecting one side of the sampling capacitor to a ground terminal in response to a second signal; 부 입력단과 출력단 사이에 피드백 캐패시터가 연결된 연산 증폭기;An operational amplifier having a feedback capacitor connected between the sub-input and the output; 상기 제2 신호에 응답하여 상기 샘플링 캐패시터의 타측을 상기 연산 증폭기의 부 입력단에 연결하는 제5 MOS 트랜지스터; 및A fifth MOS transistor coupling the other side of the sampling capacitor to a negative input terminal of the operational amplifier in response to the second signal; And 입력단과 상기 제1, 3 노드 사이에 연결되며, 상기 제1 신호에 응답하여 누설 전류가 흐르는 상기 제1, 2 노드의 전압과 상기 제3 노드의 전압이 같아지도록 하여 누설 전류를 차단하고, 상기 제2 신호에 응답하여 상기 제1 노드에 흐르는 누설 전류에 의한 전압 강하를 감소시키는 누설 전류 감소 회로를 포함하는 것을 특징으로 하는 누설 전류가 감소된 스위치드 캐패시터 회로.Connected between an input terminal and the first and third nodes, the leakage current is cut off by making the voltages of the first and second nodes equal to the voltage of the third and third nodes through which leakage current flows in response to the first signal, And a leakage current reducing circuit for reducing a voltage drop caused by the leakage current flowing to the first node in response to a second signal. 제 1항에 있어서, 상기 누설 전류 감소 회로는,The method of claim 1, wherein the leakage current reduction circuit, 상기 입력단과 상기 제1 노드 사이에 상보형으로 연결된 제6, 7 MOS 트랜지스터;Sixth and seventh MOS transistors connected in a complementary manner between the input terminal and the first node; 상기 입력단과 상기 제3 노드 사이에 상보형으로 연결된 제8, 9 MOS 트랜지스터;Eighth and ninth MOS transistors connected in a complementary manner between the input terminal and the third node; 상기 제1 노드와 상기 제3 노드 사이에 연결되며 상기 제2 신호에 응답하여 턴온되는 제10 MOS 트랜지스터; 및A tenth MOS transistor connected between the first node and the third node and turned on in response to the second signal; And 상기 제3 노드와 접지 단자 사이에 연결되며 상기 제2 신호에 응답하여 턴온되는 제11 MOS 트랜지스터를 포함하는 것을 특징으로 하는 누설 전류가 감소된 스위치드 캐패시터 회로.And an eleventh MOS transistor coupled between the third node and a ground terminal and turned on in response to the second signal. 제 2항에 있어서, 3. The method of claim 2, 상기 제6, 7 MOS 트랜지스터의 게이트에는 반전 위상의 제1 신호와 정 위상의 제1 신호가 각각 입력되며, The first signal of the inverted phase and the first signal of the positive phase are respectively input to the gates of the sixth and seventh MOS transistors, 상기 제8, 9 MOS 트랜지스터의 게이트에는 반전 위상의 제1 신호와 정 위상의 제1 신호가 각각 입력되는 것을 특징으로 하는 누설 전류가 감소된 스위치드 캐패시터 회로.Switched capacitor circuit with reduced leakage current, characterized in that the first signal of the inverted phase and the first signal of the positive phase are respectively input to the gate of the eighth, ninth MOS transistor. 제 3항에 있어서,The method of claim 3, 상기 제6, 7 MOS 트랜지스터의 드레인과 소스는 상기 입력단과 상기 제1 노드에 공통으로 각각 연결되며, 상기 제8, 9 MOS 트랜지스터의 드레인과 소스는 상기 입력단과 상기 제3 노드에 공통으로 각각 연결되는 것을 특징으로 하는 누설 전류가 감소된 스위치드 캐패시터 회로.Drains and sources of the sixth and seventh MOS transistors are commonly connected to the input terminal and the first node, respectively, and drains and sources of the eighth and ninth MOS transistors are commonly connected to the input terminal and the third node, respectively. And a switched capacitor circuit with reduced leakage current. 제 2항에 있어서, 상기 제1 신호가 '1'인 샘플링 모드에서,The sampling mode of claim 2, wherein in the sampling mode in which the first signal is '1', 상기 제6, 7 MOS 트랜지스터 및 상기 제8, 9 MOS 트랜지스터는 상기 제1 노드의 전압과 상기 제3 노드의 전압이 같아지도록 하여 상기 제10 MOS 트랜지스터에 흐르는 누설 전류를 차단하는 것을 특징으로 하는 누설 전류가 감소된 스위치드 캐패시터 회로.The sixth and seventh MOS transistors and the eighth and ninth MOS transistors are configured to block leakage current flowing through the tenth MOS transistor by making the voltage of the first node equal to the voltage of the third node. Switched capacitor circuit with reduced current. 제 5항에 있어서, The method of claim 5, 상기 제1 노드의 전압과 상기 제3 노드의 전압이 같아짐에 따라 상기 제2 노드의 전압과 상기 제3 노드의 전압이 같아져 상기 제4 MOS 트랜지스터에 흐르는 누설 전류가 차단되는 것을 특징으로 하는 누설 전류가 감소된 스위치드 캐패시터 회로.As the voltage of the first node and the voltage of the third node are equal, the voltage of the second node and the voltage of the third node are equal to cut off the leakage current flowing through the fourth MOS transistor. Switched capacitor circuit with reduced leakage current. 제 2항에 있어서, 상기 제2 신호가 '1'인 증폭 모드에서, The amplification mode of claim 2, wherein the second signal is '1'. 상기 제11 MOS 트랜지스터는 상기 제6, 7 MOS 트랜지스터 및 상기 제8, 9 MOS 트랜지스터에 흐르는 누설 전류에 의한 전압 강하를 감소시키는 것을 특징으로 하는 누설 전류가 감소된 스위치드 캐패시터 회로.The eleventh MOS transistor reduces the voltage drop caused by leakage current flowing in the sixth and seventh MOS transistors and the eighth and ninth MOS transistors. 제 7항에 있어서, The method of claim 7, wherein 상기 제11 MOS 트랜지스터는 상기 제6 내지 제10 MOS 트랜지스터 보다 낮은 온 저항(on-resistance)을 갖는 것을 특징으로 하는 누설 전류가 감소된 스위치드 캐패시터 회로.And the eleventh MOS transistor has a lower on-resistance than the sixth to tenth MOS transistors. 제 1항에 있어서, The method of claim 1, 상기 제1, 2 MOS 트랜지스터의 게이트에는 반전 위상의 제1 신호와 정 위상의 제1 신호가 각각 입력되는 것을 특징으로 하는 누설 전류가 감소된 스위치드 캐패시터 회로.Switched capacitor circuit with reduced leakage current, characterized in that the first signal of the inverted phase and the first signal of the positive phase are respectively input to the gates of the first and second MOS transistors. 제 2항에 있어서, 3. The method of claim 2, 상기 제1, 2 MOS 트랜지스터와, 상기 제6, 7 MOS 트랜지스터와, 상기 제8, 9 MOS 트랜지스터는 상보형으로 결합된 하나의 CMOS 트랜지스터로 구성되는 것을 특징으로 하는 누설 전류가 감소된 스위치드 캐패시터 회로.The first and second MOS transistors, the sixth and seventh MOS transistors, and the eighth and ninth MOS transistors each include one CMOS transistor coupled in a complementary manner. .
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