KR20100039692A - Stacked semiconductor package and method of manufacturing the same - Google Patents

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Abstract

PURPOSE: A stacked semiconductor package and a method for manufacturing the same are provided to reduce the failure due to the bending of a semiconductor chip by attaching the semiconductor chip of which size is smaller than a wafer with a base substrate and a reinforce material. CONSTITUTION: First semiconductor chips(10) include a first through electrode(30). The first through electrode is formed in a first blind via which passes through a first bonding pad on the first semiconductor chip. The upper side of the first semiconductor chips is arranged on a base substrate(70). The space between the first semiconductor chips are filled in order to form a reinforce material. The first through electrode is protruded from the lower side of the first semiconductor chips. An adhesive material(50) which exposes the first through electrode is arranged on the lower side of the first semiconductor chips. Second semiconductor chips(20) are arranged on the adhesive material.

Description

적층 반도체 패키지 및 이의 제조 방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Multilayer semiconductor package and its manufacturing method {STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a laminated semiconductor package and a method of manufacturing the same.

최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips capable of storing massive data and processing massive data have been developed.

최근 반도체 패키지의 제조 기술의 개발에 따라 반도체 칩 사이즈의 100% 내지 105%에 불과한 칩 스케일 패키지가 개발되고 있다.Recently, with the development of the manufacturing technology of semiconductor packages, chip scale packages having only 100% to 105% of the semiconductor chip size have been developed.

또한, 최근에는 반도체 패키지의 데이터 저장 용량 및 데이터 처리 속도를 향상시키기 위해 적어도 2 개의 반도체 칩들이 적층된 적층 반도체 패키지가 개발되고 있다.Recently, in order to improve the data storage capacity and the data processing speed of the semiconductor package, a multilayer semiconductor package in which at least two semiconductor chips are stacked has been developed.

일반적인 적층 반도체 패키지는 웨이퍼에 형성된 각 반도체 칩들에 입/출력 전극들을 먼저 형성하고, 웨이퍼의 후면을 백 그라인딩 하여 웨이퍼의 두께를 수∼수십㎛에 불과한 두께로 가공한다. 이로써, 입/출력 전극들은 반도체 칩을 관통하는 형상을 갖는다.In general multilayer semiconductor packages, input / output electrodes are first formed on respective semiconductor chips formed on a wafer, and the back surface of the wafer is back-grinded to process the wafer to a thickness of only a few to several tens of micrometers. As a result, the input / output electrodes have a shape passing through the semiconductor chip.

백그라인딩된 웨이퍼들은 접착제 등을 매개로 상호 겹쳐지게 적층 되고, 이 로써 상부 웨이퍼의 입/출력 단자들 및 하부 웨이퍼의 입/출력 단자들은 전기적으로 연결된다.The backgrind wafers are stacked on top of one another by means of an adhesive or the like, whereby the input / output terminals of the upper wafer and the input / output terminals of the lower wafer are electrically connected.

이어서, 적층된 웨이퍼들의 적층된 반도체 칩들은 쏘잉 공정에 의하여 개별화되어 적층 반도체 패키지가 제조된다.The stacked semiconductor chips of the stacked wafers are then individualized by a sawing process to produce a stacked semiconductor package.

그러나, 적층 반도체 패키지를 제조하기 위하여 웨이퍼를 매우 얇은 두께로 가공할 경우, 웨이퍼가 휘거나 뒤틀려 웨이퍼 적층 공정중 많은 불량을 유발시킬 뿐만 아니라 웨이퍼에 포함된 불량 반도체 칩이 양품 반도체 칩과 함께 적층 공정이 수행되어 적층 반도체 패키지의 제조 수율이 크게 감소되는 문제점을 갖는다.However, when the wafer is processed to a very thin thickness in order to manufacture a laminated semiconductor package, the wafer is warped or warped to cause many defects during the wafer stacking process, and the defective semiconductor chip included in the wafer is stacked together with the good semiconductor chip. This is done so that the manufacturing yield of the laminated semiconductor package is greatly reduced.

본 발명의 하나의 목적은 복수개가 적층된 반도체 칩들의 휨 및 뒤틀림을 방지하여 제조 공정중 발생되는 불량을 감소시킨 적층 반도체 패키지를 제공한다.One object of the present invention is to provide a laminated semiconductor package which prevents warpage and distortion of a plurality of stacked semiconductor chips, thereby reducing defects generated during the manufacturing process.

본 발명의 다른 목적은 상기 적층 반도체 패키지의 제조 방법을 제공한다. Another object of the present invention is to provide a method of manufacturing the laminated semiconductor package.

본 발명에 따른 적층 반도체 패키지는 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖고, 상기 제1 면 상에 배치된 제1 본딩 패드를 갖는 제1 반도체 칩, 상기 제2 면과 마주하는 제3 면 및 상기 제3 면과 대향 하는 제4 면을 갖고, 상기 제3 면 중 상기 제1 본딩 패드와 대응하는 위치에 배치된 제2 본딩 패드를 갖는 제2 반도체 칩, 상기 제1 본딩 패드 및 상기 제1 본딩 패드와 대응하는 상기 제1 반도체 칩을 관통하며, 상기 제2 면으로부터 돌출된 단부를 갖는 제1 관통 전극, 상기 제2 본딩 패드 및 상기 제2 본딩 패드와 대응하는 상기 제2 반도체 칩을 관통하며, 일측 단부는 상기 제1 관통 전극과 전기적으로 연결되며 상기 일측 단부와 대향 하는 타측 단부는 상기 제4 면으로부터 돌출된 제2 관통 전극, 상기 제1 및 제2 반도체 칩들 사이에 개재된 접착 부재 및 상기 각 제1 및 제2 반도체 칩들의 측면을 따라 띠 형상으로 배치된 보강 부재를 포함한다.The laminated semiconductor package according to the present invention has a first semiconductor chip having a first surface and a second surface facing the first surface and having a first bonding pad disposed on the first surface, facing the second surface. A second semiconductor chip having a third surface and a fourth surface facing the third surface and having a second bonding pad disposed at a position corresponding to the first bonding pad among the third surfaces, the first bonding A first through electrode penetrating a pad and the first semiconductor chip corresponding to the first bonding pad, the first through electrode having an end portion protruding from the second surface, the second bonding pad, and the second bonding pad; 2 penetrating through the semiconductor chip, one end is electrically connected to the first through electrode and the other end facing the one end is between the second through electrode protruding from the fourth surface, between the first and second semiconductor chips. Adhesive member and image interposed in Reinforcing members are disposed in a band shape along side surfaces of the first and second semiconductor chips.

적층 반도체 패키지의 상기 접착 부재는 프리-프레그(pre-preg) 물질을 포함한다.The adhesive member of the laminated semiconductor package includes a pre-preg material.

적층 반도체 패키지는 상기 제1 반도체 칩이 실장되는 기판 몸체, 상기 기판 몸체의 상면에 배치되며 상기 제1 반도체 칩의 상기 제1 본딩 패드와 전기적으로 접속되는 접속 패드 및 상기 기판 몸체의 상면과 대향 하는 하면에 배치되며 상기 접속 패드와 연결된 볼랜드를 갖는 베이스 기판을 더 포함한다.The multilayer semiconductor package may be disposed on a substrate body on which the first semiconductor chip is mounted, a connection pad disposed on an upper surface of the substrate body and electrically connected to the first bonding pad of the first semiconductor chip, and facing an upper surface of the substrate body. The base substrate may further include a base substrate having a ball land connected to the connection pad.

본 발명에 따른 적층 반도체 패키지의 제조 방법은 상면에 형성된 제1본딩 패드를 관통하는 제1블라인드 비아 내에 형성된 제1관통 전극을 갖는 제1반도체 칩들을 마련하는 단계, 상기 각 제1반도체 칩들의 상기 상면을 베이스 기판상에 매트릭스 형태로 배치하는 단계, 상기 제1반도체 칩들의 사이에 절연물질을 채워 보강 부재를 형성하는 단계, 상기 상면과 대향 하는 하면을 식각하여 상기 제1관통 전극을 돌출시키는 단계, 상기 하면 및 상기 보강 부재 상에 상기 제1관통 전극을 노출하는 접착 부재를 배치하는 단계, 상기 제1관통 전극과 일측 단부가 전기적으로 접속되며 제2본딩 패드를 관통하는 제2블라인드 비아 내에 형성된 제2관통 전극을 갖는 제2반도체 칩들을 상기 각 제1 반도체 칩들과 대응하는 상기 접착 부재 상에 배치하는 단계 및 상기 제2 관통 전극을 상기 제2 반도체 칩으로부터 노출하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a multilayer semiconductor package, the method comprising: preparing first semiconductor chips having first through electrodes formed in first blind vias penetrating through a first bonding pad formed on an upper surface of the first semiconductor chip; Disposing a top surface in a matrix form on the base substrate, forming a reinforcing member by filling an insulating material between the first semiconductor chips, and etching the bottom surface facing the top surface to protrude the first through electrode. And disposing an adhesive member exposing the first through electrode on the lower surface and the reinforcing member, the second through hole being electrically connected to one end of the first through electrode and penetrating through a second bonding pad. Disposing second semiconductor chips having a second through electrode on the adhesive member corresponding to the respective first semiconductor chips; Exposing a second through electrode from the second semiconductor chip.

상기 접착 부재를 형성하는 단계는 시트 형상을 갖는 복수매의 프리-프레그 필름들을 상기 하면 및 상기 보강 부재 상에 배치하는 단계 및 상기 프리-프레그 필름들에 열 및 압력을 가하는 단계를 포함한다.The forming of the adhesive member includes disposing a plurality of pre-preg films having a sheet shape on the bottom surface and the reinforcing member, and applying heat and pressure to the pre-preg films. .

상기 제1관통 전극을 돌출시키는 단계는 상기 하면으로부터 상기 제1 관통 전극이 노출될 때까지 상기 하면을 연마하는 단계 및 연마된 상기 하면을 선택적으로 식각하는 단계를 포함한다.Protruding the first through electrode includes grinding the lower surface until the first through electrode is exposed from the lower surface and selectively etching the polished lower surface.

상기 제2 관통 전극을 상기 제2 반도체 칩으로부터 노출하는 단계는 상기 제2 관통 전극의 상기 일측 단부와 대향 하는 타측 단부가 노출될 때까지 상기 제2 반도체 칩을 연마하는 단계, 상기 제2 반도체 칩을 식각하는 단계를 포함한다.The exposing of the second through electrode from the second semiconductor chip may include polishing the second semiconductor chip until the other end facing the one end of the second through electrode is exposed. Etching a.

상기 제2 관통 전극을 상기 제2 반도체 칩으로부터 노출하는 단계 이후, 상기 보강 부재 및 상기 베이스 기판을 절단하는 단계를 더 포함한다.And cutting the reinforcing member and the base substrate after exposing the second through electrode from the second semiconductor chip.

상기 베이스 기판은 상기 제1 본딩 패드들과 전기적으로 접속되는 접속 패드가 형성된 인쇄회로기판이다.The base substrate is a printed circuit board having connection pads electrically connected to the first bonding pads.

상기 각 제1 반도체 칩들의 상기 상면을 베이스 기판상에 매트릭스 형태로 배치하는 단계에서, 상기 제1 반도체 칩들은 상기 베이스 기판상에 순차적으로 배치된다.In the disposing the top surface of each of the first semiconductor chips in a matrix form on the base substrate, the first semiconductor chips are sequentially disposed on the base substrate.

상기 각 제1 반도체 칩들의 상기 상면을 베이스 기판상에 매트릭스 형태로 배치하는 단계에서, 복수개의 상기 제1 반도체 칩들은 상기 베이스 기판상에 동시에 배치된다.In the disposing the top surface of each of the first semiconductor chips in a matrix form on the base substrate, the plurality of the first semiconductor chips are simultaneously disposed on the base substrate.

본 발명에 따르면, 반도체 칩의 휨 및 뒤틀림에 의한 적층 반도체 패키지의 제조 공정 중 발생되는 불량 발생을 방지하는 효과를 갖는다.According to the present invention, there is an effect of preventing the occurrence of defects generated during the manufacturing process of the laminated semiconductor package due to the bending and distortion of the semiconductor chip.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, a multilayer semiconductor package and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. Persons having the present invention may implement the present invention in various other forms without departing from the spirit of the present invention.

도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a multilayer semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 적층 반도체 패키지(100)는 제1 반도체 칩(10), 제2 반도체 칩(20), 제1 관통 전극(30), 제2 관통 전극(40), 접착 부재(50) 및 보강 부재(60) 및 베이스 기판(70)을 포함한다.Referring to FIG. 1, the multilayer semiconductor package 100 may include a first semiconductor chip 10, a second semiconductor chip 20, a first through electrode 30, a second through electrode 40, and an adhesive member 50. And a reinforcing member 60 and a base substrate 70.

제1 반도체 칩(10)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제1 반도체 칩(10)은 제1 면(1) 및 제1 면(1)과 대향 하는 제2 면(2) 및 제1 및 제2 면(1,2)들을 연결하는 측면(3)들을 포함한다.The first semiconductor chip 10 has, for example, a rectangular parallelepiped shape. The first semiconductor chip 10 having a rectangular parallelepiped shape has a side surface connecting the first surface 1 and the second surface 2 facing the first surface 1 and the first and second surfaces 1 and 2. It includes (3).

또한, 제1 반도체 칩(10)은 제1 회로부(4) 및 제1 본딩 패드(5)들을 포함한다.In addition, the first semiconductor chip 10 may include a first circuit portion 4 and first bonding pads 5.

제1 회로부(4)는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.The first circuit unit 4 includes a data storage unit (not shown) for storing data and a data processing unit (not shown) for processing data.

제1 본딩 패드(5)들은 제1 회로부(4)와 전기적으로 연결되어, 데이터들은 제1 회로부(4)로부터 제1 본딩 패드(5)로 출력된다. 이와 다르게, 데이터들은 제1 본딩 패드(5)에 의하여 제1 회로부(4)로 입력된다.The first bonding pads 5 are electrically connected to the first circuit portion 4 so that data is output from the first circuit portion 4 to the first bonding pad 5. Alternatively, data is input to the first circuit portion 4 by the first bonding pad 5.

제2 반도체 칩(20)은 제1 반도체 칩(10) 상에 배치된다. 제2 반도체 칩(20)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제2 반도체 칩(20)은 제2 면(2)과 마주하는 제3 면(21) 및 제3 면(21)과 대향 하는 제3 면(22) 및 제 3 및 제4 면(21,21)들을 연결하는 측면(23)들을 포함한다.The second semiconductor chip 20 is disposed on the first semiconductor chip 10. The second semiconductor chip 20 has, for example, a rectangular parallelepiped shape. The second semiconductor chip 20 having a rectangular parallelepiped shape has a third face 21 facing the second face 2 and a third face 22 facing the third face 21 and third and fourth faces. Sides 21 connecting the 21 and 21.

또한, 제2 반도체 칩(20)은 제2 회로부(24) 및 제2 본딩 패드(25)들을 포함한다.In addition, the second semiconductor chip 20 may include the second circuit unit 24 and the second bonding pads 25.

제2 회로부(2)는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.The second circuit unit 2 includes a data storage unit (not shown) for storing data and a data processing unit (not shown) for processing data.

제2 본딩 패드(25)들은 제2 회로부(24)와 전기적으로 연결되어, 데이터들은 제2 회로부(24)로부터 제2 본딩 패드(25)로 출력된다. 이와 다르게, 데이터들은 제2 본딩 패드(25)에 의하여 제2 회로부(24)로 입력된다.The second bonding pads 25 are electrically connected to the second circuit portion 24, so that data is output from the second circuit portion 24 to the second bonding pad 25. Alternatively, the data are input to the second circuit portion 24 by the second bonding pad 25.

본 실시예에서, 제2 본딩 패드(25)는, 예를 들어, 제1 본딩 패드(5)와 실질적으로 동일한 위치에 배치된다.In the present embodiment, the second bonding pads 25 are arranged at substantially the same position as the first bonding pads 5, for example.

제1 관통 전극(30)은 제1 반도체 칩(10)을 관통하는 관통홀 내에 배치된다. 제1 관통 전극(30)은 제1 반도체 칩(10)의 제1 면(1) 및 제2 면(2)을 관통하며, 제1 관통 전극(30) 중 제2 면(2)과 인접한 제1 관통 전극(30)의 단부는 제2 면(2)으로부터 소정 길이로 돌출된다. 제1 관통 전극(30)은 제1 반도체 칩(10)의 제1 회로부(4)와 전기적으로 연결된다. 본 실시예에서, 제1 관통 전극(30)은 제1 본딩 패드(5)를 관통한다.The first through electrode 30 is disposed in the through hole penetrating the first semiconductor chip 10. The first through electrode 30 penetrates the first surface 1 and the second surface 2 of the first semiconductor chip 10 and is adjacent to the second surface 2 of the first through electrode 30. An end portion of the first through electrode 30 protrudes from the second surface 2 to a predetermined length. The first through electrode 30 is electrically connected to the first circuit part 4 of the first semiconductor chip 10. In the present embodiment, the first through electrode 30 penetrates through the first bonding pad 5.

제1 관통 전극(30)은 제1 씨드 금속막(32)을 더 포함하며, 제1 씨드 금속막(32)은 제1 반도체 칩(10)의 관통홀에 의하여 형성된 제1 반도체 칩(10)의 내측면 상에 배치된다.The first through electrode 30 further includes a first seed metal film 32, and the first seed metal film 32 is formed by the through holes of the first semiconductor chip 10. It is disposed on the inner side of the.

제2 관통 전극(40)은 제2 반도체 칩(20)을 관통하는 관통홀 내에 배치된다. 제2 관통 전극(40)은 제2 반도체 칩(20)의 제3 면(21) 및 제4 면(22)을 관통하며, 제4 면(22)에 인접한 제2 관통 전극(40)의 단부는 제4 면(22)으로부터 소정 길이 돌출된다. 제2 관통 전극(40)은 제2 반도체 칩(20)의 제2 회로부(24) 및 제1 관통 전극(40)과 전기적으로 연결된다. 본 실시예에서, 제2 관통 전극(40)은 제2 본딩 패드(4)를 관통한다.The second through electrode 40 is disposed in the through hole penetrating the second semiconductor chip 20. The second through electrode 40 penetrates through the third surface 21 and the fourth surface 22 of the second semiconductor chip 20, and ends of the second through electrode 40 adjacent to the fourth surface 22. Protrudes a predetermined length from the fourth surface 22. The second through electrode 40 is electrically connected to the second circuit part 24 and the first through electrode 40 of the second semiconductor chip 20. In the present embodiment, the second through electrode 40 penetrates through the second bonding pad 4.

제2 관통 전극(40)은 제2 씨드 금속막(42)을 더 포함하며, 제2 씨드 금속막(42)은 제2 반도체 칩(20)의 관통홀에 의하여 형성된 제2 반도체 칩(20)의 내측면 상에 배치된다.The second through electrode 40 further includes a second seed metal film 42, and the second seed metal film 42 is the second semiconductor chip 20 formed by the through holes of the second semiconductor chip 20. It is disposed on the inner side of the.

베이스 기판(70)은 제1 반도체 칩(10)의 제1 면(1)과 마주하는 위치에 배치된다.The base substrate 70 is disposed at a position facing the first surface 1 of the first semiconductor chip 10.

베이스 기판(70)은, 예를 들어, 인쇄회로기판일 수 있다. 베이스 기판(70)은 플레이트 형상을 갖는 기판 몸체(71), 접속 패드(72), 볼 랜드(74) 및 접속 부재(76)를 포함한다.The base substrate 70 may be, for example, a printed circuit board. The base substrate 70 includes a substrate body 71 having a plate shape, a connection pad 72, a ball land 74, and a connection member 76.

접속 패드(72)는 제1 반도체 칩(10)의 제1 면(1)과 마주하는 베이스 기판(70)의 상면 상에 배치되고, 볼 랜드(74)는 베이스 기판(70)의 상면과 마주하는 하면 상에 배치되고, 접속 부재(76)는 볼 랜드(74) 상에 접속된다. 접속 부재(76)는, 예를 들어, 솔더를 포함할 수 있다.The connection pad 72 is disposed on the top surface of the base substrate 70 facing the first surface 1 of the first semiconductor chip 10, and the ball land 74 faces the top surface of the base substrate 70. The connecting member 76 is connected on the ball land 74. The connection member 76 may include solder, for example.

비록 본 실시예에서 베이스 기판(70)이 인쇄회로기판인 것이 설명되고 있지만 이와 다르게 베이스 기판(70)은 베어 기판(bear substrate)일 수 있다.Although it is described that the base substrate 70 is a printed circuit board in this embodiment, the base substrate 70 may alternatively be a bare substrate.

접착 부재(50)는 제1 반도체 칩(10) 및 제2 반도체 칩(20)의 사이 및 제1 반 도체 칩(10) 및 기판(70) 사이에 개재된다. 접착 부재(50)들은 제1 반도체 칩(10)에 제2 반도체 칩(20)들을 부착 및 기판(70)에 제1 반도체 칩(10)을 부착한다.The adhesive member 50 is interposed between the first semiconductor chip 10 and the second semiconductor chip 20 and between the first semiconductor chip 10 and the substrate 70. The adhesive members 50 attach the second semiconductor chips 20 to the first semiconductor chip 10 and attach the first semiconductor chip 10 to the substrate 70.

본 실시예에서, 접착 부재(50)는 프리-프레그일 수 있고, 접착 부재(50)는 복수매가 적층된 프리-프래그 필름에 열 및 압력을 가하여 형성될 수 있다.In the present embodiment, the adhesive member 50 may be a pre-preg, and the adhesive member 50 may be formed by applying heat and pressure to a pre-flag film in which a plurality of sheets are stacked.

보강 부재(60)는 제1 및 제2 반도체 칩(10,20)들의 측면(3,23)을 따라 띠 형상으로 형성될 수 있다. 보강 부재(60)는 적층 반도체 패키지(100)를 제조하는 도중 제1 및 제2 반도체 칩(10,20)들의 파손을 방지한다. 보강 부재(60)는 에폭시 수지, 다양한 합성 수지들, 유기물을 포함할 수 있다.The reinforcing member 60 may be formed in a band shape along the side surfaces 3 and 23 of the first and second semiconductor chips 10 and 20. The reinforcing member 60 prevents the first and second semiconductor chips 10 and 20 from being damaged during the manufacture of the laminated semiconductor package 100. The reinforcing member 60 may include an epoxy resin, various synthetic resins, and an organic material.

도 2 내지 도 7들은 본 발명의 일실시예에 따른 적층 반도체 패키지의 제조 방법을 도시한 단면도들이다.2 to 7 are cross-sectional views illustrating a method of manufacturing a stacked semiconductor package according to an embodiment of the present invention.

도 2를 참조하면, 적층 반도체 패키지를 제조하기 위해서 먼저, 복수개의 제1 반도체 칩(10)들이 형성된 웨이퍼(11)가 마련된다. 웨이퍼(11) 상에 배치된 각 제1 반도체 칩(10)들의 제1 면(1) 상에는 제1 회로부(4) 및 제1 본딩 패드(5)들이 형성된다. 제1 회로부(4)에는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)들이 형성된다. 제1 반도체 칩(10)들 사이에는 스크라이브 라인 영역(SLR)이 형성되어 있다.Referring to FIG. 2, in order to manufacture a stacked semiconductor package, a wafer 11 on which a plurality of first semiconductor chips 10 are formed is provided. The first circuit portion 4 and the first bonding pads 5 are formed on the first surface 1 of each of the first semiconductor chips 10 disposed on the wafer 11. In the first circuit unit 4, a data storage unit (not shown) for storing data and a data processing unit (not shown) for processing data are formed. A scribe line region SLR is formed between the first semiconductor chips 10.

제1 본딩 패드(5)들은 제1 회로부(4)와 전기적으로 연결되어, 데이터들은 제1 회로부(4)로부터 제1 본딩 패드(5)로 출력된다. 이와 다르게, 데이터들은 제1 본딩 패드(5)에 의하여 제1 회로부(4)로 입력된다.The first bonding pads 5 are electrically connected to the first circuit portion 4 so that data is output from the first circuit portion 4 to the first bonding pad 5. Alternatively, data is input to the first circuit portion 4 by the first bonding pad 5.

각 제1 반도체 칩(10)들 중 각 제1 본딩 패드(5)와 대응하는 위치에는 제1 본딩 패드(5)를 관통하는 블라인드 비아(blind via;10a)가 형성된다. 본 실시예에서, 블라인드 비아(10a)는 제1 반도체 칩(10)의 두께 및 제1 면(1)으로부터 측정된 제1 회로부(4)의 두께 사이의 깊이로 형성된다.A blind via 10a penetrating the first bonding pad 5 is formed at a position corresponding to each of the first bonding pads 5 among the first semiconductor chips 10. In this embodiment, the blind via 10a is formed to a depth between the thickness of the first semiconductor chip 10 and the thickness of the first circuit portion 4 measured from the first surface 1.

본 실시예에서, 블라인드 비아(10a)는, 예를 들어, 플라즈마를 사용하는 건식 식각 공정 또는 에천트를 사용하는 습식 식각 공정 등에 의하여 형성될 수 있다.In the present embodiment, the blind via 10a may be formed by, for example, a dry etching process using a plasma or a wet etching process using an etchant.

블라인드 비아(10a)가 각 제1 반도체 칩(10)들에 형성된 후, 제1 반도체 칩(10)의 제1 면(1) 및 블라인드 비아(10a)에 의하여 형성된 제1 반도체 칩(10)의 내측면 상에는 제1 씨드막(32a)이 형성된다. 제1 씨드막(32a)은 화학 기상 증착 공정과 같은 박막 증착 공정에 의하여 형성될 수 있다.After the blind via 10a is formed in each of the first semiconductor chips 10, the first semiconductor chip 10 formed by the first surface 1 and the blind via 10a of the first semiconductor chip 10 is formed. The first seed film 32a is formed on the inner side surface. The first seed layer 32a may be formed by a thin film deposition process such as a chemical vapor deposition process.

제1 씨드막(32a)이 제1 반도체 칩(10) 상에 형성된 후, 제1 씨드막(32a) 상에는 포토레지스트 패턴(34)이 형성된다. 포토레지스트 패턴(34)을 형성하기 위해 제1 씨드막(32a) 상에는 스핀 코팅 공정 등에 의하여 포토레지스트 필름(미도시)이 형성된다.After the first seed film 32a is formed on the first semiconductor chip 10, the photoresist pattern 34 is formed on the first seed film 32a. In order to form the photoresist pattern 34, a photoresist film (not shown) is formed on the first seed film 32a by a spin coating process or the like.

포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어 제1 씨드막(32a) 상에는 포토레지스트 패턴(34)이 형성된다.The photoresist film is patterned by a photo process including an exposure process and a development process to form a photoresist pattern 34 on the first seed film 32a.

포토레지스트 패턴(34)은 각 블라인드 비아(10a)를 노출하는 개구(34a)를 갖는다.Photoresist pattern 34 has openings 34a exposing each blind via 10a.

포토레지스트 패턴(34)이 제1 씨드막(32a) 상에 형성된 후, 포토레지스트 패턴(34)을 마스크로서 이용하여 제1 씨드막(32a)상에는 블라인드 비아(10a)를 채우 는 제1 관통 전극(30)이 형성된다. 제1 관통 전극(30)은 도금 공정에 의하여 형성될 수 있다. 이와 다르게, 제1 관통 전극(30)은 물리적 화학 기상 증착 공정 등에 의하여 형성될 수 있다.After the photoresist pattern 34 is formed on the first seed film 32a, the first through electrode filling the blind via 10a on the first seed film 32a using the photoresist pattern 34 as a mask. 30 is formed. The first through electrode 30 may be formed by a plating process. Alternatively, the first through electrode 30 may be formed by a physical chemical vapor deposition process or the like.

제1 관통 전극(30)이 블라인드 비아(10a) 내에 형성된 후, 포토레지스트 패턴(34)은 애싱 공정 또는 스트립 공정에 의하여 제1 씨드막(32a)으로부터 제거된다.After the first through electrode 30 is formed in the blind via 10a, the photoresist pattern 34 is removed from the first seed film 32a by an ashing process or a strip process.

이어서, 제1 관통 전극(30)을 식각 마스크로서 이용하여 제1 반도체 칩(10) 상에 형성된 제1 씨드막(32a)은 식각 공정에 의하여 식각 되어 도 3에 도시된 바와 같이 제1 씨드막 패턴(32)이 형성된다.Subsequently, the first seed layer 32a formed on the first semiconductor chip 10 using the first through electrode 30 as an etching mask is etched by an etching process, and as shown in FIG. 3, the first seed layer 32. The pattern 32 is formed.

도 3을 참조하면, 제1 관통 전극(30) 및 제1 씨드막 패턴(32)이 제1 반도체 칩(10) 상에 형성된 후, 스크라이브 라인 영역(SLR)은 다이아몬드 블레이드(90) 또는 레이저 커팅 장치에 의하여 절단되어 제1 반도체 칩(10)이 제조된다.Referring to FIG. 3, after the first through electrode 30 and the first seed layer pattern 32 are formed on the first semiconductor chip 10, the scribe line region SLR may be a diamond blade 90 or a laser cut. The first semiconductor chip 10 is manufactured by cutting by the device.

종래에는 적층 패키지를 구현하기 위해서는 제1 관통 전극(30)을 형성한 후, 웨이퍼의 후면을 그라인딩 하는 백그라인딩 공정이 수행하는 방법이 사용되지만 본 실시예에서는 웨이퍼의 휨 및 뒤틀림을 방지하기 위해 백그라인딩 공정이 수행되지 않은 웨이퍼를 절단하여 백그라인딩이 되지 않은 제1 반도체 칩(10)들이 제조된다.Conventionally, in order to implement a stack package, a method of performing a backgrinding process for grinding the back surface of a wafer after forming the first through electrode 30 is used, but in the present embodiment, a bag is used to prevent warpage and distortion of the wafer. The first semiconductor chips 10 that are not backgrind are manufactured by cutting the wafer on which the grinding process is not performed.

도 4를 참조하면, 백그라인딩이 되지 않은 제1 반도체 칩(10)들이 제조된 후, 제1 반도체 칩(10)들은 베이스 기판(70) 상에 매트릭스 형태로 배치된다. 본 실시예에서, 백그라인딩 되지 않은 제1 반도체 칩(10)들은 베이스 기판(70)에 하나씩 순차적으로 배치될 수 있다. 인접한 제1 반도체 칩(10)들은 상호 소정 간격 이 격된다. 이와 다르게, 백그라인딩 되지 않은 복수개의 제1 반도체 칩(10)들은 더미 기판 등에 임시적으로 배치된 후 베이스 기판(70)에 동시에 배치될 수 있다. 백그라인딩 되지 않은 복수개의 제1 반도체 칩(10)들을 동시에 베이스 기판(70)에 배치할 경우 반도체 패키지의 제조 시간을 보다 단축시킬 수 있다. Referring to FIG. 4, after the first semiconductor chips 10 that are not backgrinded are manufactured, the first semiconductor chips 10 are disposed in a matrix form on the base substrate 70. In the present exemplary embodiment, the first semiconductor chips 10 that are not backgrinded may be sequentially arranged one by one on the base substrate 70. Adjacent first semiconductor chips 10 are spaced apart from each other by a predetermined interval. Alternatively, the plurality of non-backgrinded first semiconductor chips 10 may be temporarily disposed on the dummy substrate and the like, and then simultaneously disposed on the base substrate 70. When the plurality of non-backgrinded first semiconductor chips 10 are simultaneously disposed on the base substrate 70, the manufacturing time of the semiconductor package may be shortened.

베이스 기판(70)은, 예를 들어, 인쇄회로기판일 수 있다. 베이스 기판(70)에는 플레이트 형상을 갖는 기판 몸체(71), 접속 패드(72), 볼 랜드(74) 및 접속 부재(76)들이 형성될 수 있다.The base substrate 70 may be, for example, a printed circuit board. The base substrate 70 may be formed with a substrate body 71, a connection pad 72, a ball land 74, and a connection member 76 having a plate shape.

접속 패드(72)는 베이스 기판(70)의 상면 상에 형성 되고, 볼 랜드(74)는 베이스 기판(70)의 상면과 마주하는 하면 상에 형성 되고, 접속 부재(76)는 볼 랜드(74) 상에 접속된다. 접속 부재(76)는, 예를 들어, 솔더를 포함할 수 있다. 비록 본 실시예에서 베이스 기판(70)이 인쇄회로기판인 것이 설명되고 있지만, 이와 다르게 베이스 기판(70)은 베어 기판(bear substrate)일 수 있다.The connection pads 72 are formed on the upper surface of the base substrate 70, the ball lands 74 are formed on the lower surface facing the upper surface of the base substrate 70, and the connection member 76 is the ball land 74. ) Is connected. The connection member 76 may include solder, for example. Although the base substrate 70 is described as a printed circuit board in this embodiment, the base substrate 70 may alternatively be a bare substrate.

제1 반도체 칩(10)의 제1 면(1)은 베이스 기판(70)의 상면과 마주하게 배치되고, 예를 들어, 제1 반도체 칩(10)으로부터 노출된 제1 관통 전극(30)의 일측 단부는 베이스 기판(70)의 접속 패드(72)와 전기적으로 접속된다. 제1 반도체 칩(10)들은 베이스 기판(70) 상에 상호 소정 간격 이격되어 배치되며, 제1 반도체 칩(10)들은, 예를 들어, 매트릭스 형태로 베이스 기판(70) 상에 배치될 수 있다. 본 실시예에서, 제1 반도체 칩(10)들은 모두 테스트 공정에 의하여 양품으로 판정된 양품 반도체 칩들이다.The first surface 1 of the first semiconductor chip 10 is disposed to face the top surface of the base substrate 70, for example, of the first through electrode 30 exposed from the first semiconductor chip 10. One end portion is electrically connected to the connection pad 72 of the base substrate 70. The first semiconductor chips 10 may be disposed spaced apart from each other on the base substrate 70 by a predetermined distance, and the first semiconductor chips 10 may be disposed on the base substrate 70 in a matrix form, for example. . In the present embodiment, all of the first semiconductor chips 10 are good semiconductor chips that are determined to be good by a test process.

본 실시에에서, 베이스 기판(70) 및 제1 반도체 칩(10)은 접착 부재(52)에 의하여 부착된다. 접착 부재(52)는 복수매의 접착 필름들로 이루어질 수 있고, 베이스 기판(70) 및/또는 제1 반도체 칩(10)에 열 및/또는 압력을 가하여 복수매의 접착 필름들은 일체로 형성된다.In the present embodiment, the base substrate 70 and the first semiconductor chip 10 are attached by the adhesive member 52. The adhesive member 52 may be formed of a plurality of adhesive films, and the plurality of adhesive films are integrally formed by applying heat and / or pressure to the base substrate 70 and / or the first semiconductor chip 10. .

베이스 기판(70) 상에 제1 반도체 칩(10)들이 부착된 후, 제1 반도체 칩(10)들의 사이에는 보강 부재(60)가 배치된다. 보강 부재(60)는 디스펜서 또는 스핀 코팅 공정에 의하여 형성될 수 있고, 보강 부재(60)들은 제1 반도체 칩(10)들의 하면(2)은 노출하고 측면(3)은 감싼다. 보강 부재(60)들은 후술 될 연마 공정 및 식각 공정 중 제1 반도체 칩(10)의 이동 및 파손을 방지한다.After the first semiconductor chips 10 are attached to the base substrate 70, the reinforcing member 60 is disposed between the first semiconductor chips 10. The reinforcement member 60 may be formed by a dispenser or spin coating process, and the reinforcement members 60 expose the lower surface 2 of the first semiconductor chips 10 and surround the side surface 3. The reinforcement members 60 prevent movement and breakage of the first semiconductor chip 10 during a polishing process and an etching process, which will be described later.

도 5를 참조하면, 베이스 기판(70) 상에 제1 반도체 칩(10)들 및 보강 부재(60)가 형성된 후, 제1 반도체 칩(10)의 제1 면(1)과 대향 하는 제2 면(2)은 백그라인딩 공정 또는 에치백 식각 공정에 의하여 식각되어 제1 반도체 칩(10)의 두께는 감소된다.Referring to FIG. 5, after the first semiconductor chips 10 and the reinforcing member 60 are formed on the base substrate 70, a second surface facing the first surface 1 of the first semiconductor chip 10 is formed. The surface 2 is etched by a backgrinding process or an etchback etching process to reduce the thickness of the first semiconductor chip 10.

이때, 백 그라인딩 공정 또는 에치백 식각 공정은 제1 관통 전극(30) 또는 제1 씨드막 패턴(32)이 노출될 때까지 수행된다. 제1 관통 전극(30) 또는 제1 씨드막 패턴(32)이 노출될 때가지 백그라인딩 공정 또는 에치백 식각 공정이 수행된 후, 제2 면(2)은 선택적으로 다시 식각 공정에 의하여 식각된다. 이때, 식각 공정은 건식 식각 공정 또는 습식 식각 공정일 수 있고, 습식 식각 공정일 경우, 제1 관통 전극(30)에 비하여 높은 식각 선택비를 갖는 에천트를 사용하는 것이 바람직하다.In this case, the back grinding process or the etch back etching process may be performed until the first through electrode 30 or the first seed layer pattern 32 is exposed. After the backgrinding process or the etch back etching process is performed until the first through electrode 30 or the first seed layer pattern 32 is exposed, the second surface 2 is selectively etched again by the etching process. . In this case, the etching process may be a dry etching process or a wet etching process, and in the case of the wet etching process, it is preferable to use an etchant having a higher etching selectivity than the first through electrode 30.

제2 면(2)을 1차적으로 연마 및 2차적으로 식각함으로써 제1 관통 전극(30) 은 연마된 제2 면(2)으로부터 소정 높이로 돌출된다.By first polishing and secondly etching the second face 2, the first through electrode 30 protrudes from the polished second face 2 to a predetermined height.

본 실시예에서, 제1 반도체 칩(10)은 웨이퍼에 비하여 작은 사이즈를 가질 뿐만 아니라 베이스 기판(70) 및 보강 부재(60)에 부착되어 있기 때문에, 제1 반도체 칩(10)의 두께가 감소되더라도 휨 및 뒤틀림이 발생되지 않는다.In the present embodiment, since the first semiconductor chip 10 has a smaller size than the wafer and is attached to the base substrate 70 and the reinforcing member 60, the thickness of the first semiconductor chip 10 is reduced. Even if it does not cause warping and warping.

제1 반도체 칩(10)의 제2 면(2)이 식각 된 후, 제2 면(2) 상에는 다시 접착 부재(54)가 배치된다. 본 실시예에서, 접착 부재(54)는, 예를 들어, 제1 반도체 칩(10)의 제2 면(2)으로부터 돌출된 제1 관통 전극(30)의 일측 단부를 노출하는 개구를 포함한다.After the second surface 2 of the first semiconductor chip 10 is etched, the adhesive member 54 is disposed on the second surface 2 again. In the present embodiment, the adhesive member 54 includes, for example, an opening that exposes one end of the first through electrode 30 protruding from the second face 2 of the first semiconductor chip 10. .

이어서, 도 2 내지 도 5의 공정을 반복하여, 백그라인딩이 수행되지 않은 제2 반도체 칩(20)들이 제조된다.Subsequently, the processes of FIGS. 2 to 5 are repeated to fabricate second semiconductor chips 20 on which backgrinding is not performed.

도 6을 참조하면, 제2 반도체 칩(20)들은 접착 부재(54) 상에 배치되고, 제3 면(21)으로부터 노출된 제2 관통 전극(40)은 접착 부재(54) 상에 배치된다. 이때, 각 제2 반도체 칩(20)들의 제3 면(21)과 인접한 제2 관통 전극(20)의 일측 단부들은 제1 반도체 칩(10)들의 제1 관통 전극(30)들과 전기적으로 접속된다.Referring to FIG. 6, the second semiconductor chips 20 are disposed on the adhesive member 54, and the second through electrode 40 exposed from the third surface 21 is disposed on the adhesive member 54. . In this case, one end portions of the second through electrodes 20 adjacent to the third surface 21 of each of the second semiconductor chips 20 are electrically connected to the first through electrodes 30 of the first semiconductor chips 10. do.

이어서, 제2 반도체 칩(20)들의 사이에 형성된 공간에는 보강 부재(54)들이 채워지고, 이로 인해 제2 반도체 칩(20)들의 측면(23)들은 보강 부재(54)와 접촉된다.Subsequently, the space formed between the second semiconductor chips 20 is filled with the reinforcing members 54, and thus the side surfaces 23 of the second semiconductor chips 20 are in contact with the reinforcing members 54.

도 7을 참조하면, 보강 부재(54)들이 제2 반도체 칩(20)들 사이에 채워진 후, 제2 반도체 칩(20)의 제3 면(21)과 대향 하는 제4 면(22)은 백그라인딩 공정 또는 에치백 공정에 의하여 제2 관통 전극(40) 또는 제2 씨드막 패턴(42)이 노출될 때까지 연마 또는 식각된다.Referring to FIG. 7, after the reinforcing members 54 are filled between the second semiconductor chips 20, the fourth surface 22 facing the third surface 21 of the second semiconductor chip 20 may be a bag. The second through electrode 40 or the second seed layer pattern 42 is polished or etched by the grinding process or the etch back process until the second through electrode 40 or the second seed layer pattern 42 is exposed.

이어서, 제4 면(22)은 선택적으로 다시 식각 공정에 의하여 식각된다. 이때, 식각 공정은 건식 식각 공정 또는 습식 식각 공정일 수 있고, 습식 식각 공정일 경우, 제2 관통 전극(40)에 비하여 높은 식각 선택비를 갖는 에천트를 사용하는 것이 바람직하다.Subsequently, the fourth surface 22 is selectively etched again by an etching process. In this case, the etching process may be a dry etching process or a wet etching process, and in the case of the wet etching process, it is preferable to use an etchant having a higher etching selectivity than the second through electrode 40.

제4 면(22)을 1차적으로 연마 및 2차적으로 식각함으로써 제2 관통 전극(40)은 식각된 제4 면(22)으로부터 소정 높이로 돌출된다.By first polishing and secondly etching the fourth surface 22, the second through electrode 40 protrudes from the etched fourth surface 22 to a predetermined height.

본 실시예에서, 제2 반도체 칩(20)은 웨이퍼에 비하여 작은 사이즈를 가질 뿐만 아니라 제1 반도체 칩(10) 및 보강 부재(60)에 부착되어 있기 때문에, 제2 반도체 칩(20)의 두께가 감소되더라도 휨 및 뒤틀림이 발생되지 않는다.In the present embodiment, the second semiconductor chip 20 has a smaller size than the wafer and is attached to the first semiconductor chip 10 and the reinforcing member 60, so that the thickness of the second semiconductor chip 20 is reduced. Even if is reduced, warping and warping do not occur.

이어서, 보강 부재(60) 및 베이스 기판(70)은 다이아몬드 블레이드 또는 레이저 커팅 장치에 의하여 절단되어 도 1에 도시된 적층 반도체 패키지가 제조된다.Subsequently, the reinforcing member 60 and the base substrate 70 are cut by a diamond blade or a laser cutting device to manufacture the laminated semiconductor package shown in FIG. 1.

이상에서 상세하게 설명한 바에 의하면, 반도체 칩의 휨 및 뒤틀림에 의한 적층 반도체 패키지의 제조 공정 중 발생되는 불량 발생을 방지하는 효과를 갖는다.According to the above description, it has the effect of preventing the defect which arises during the manufacturing process of the laminated semiconductor package by the curvature and distortion of a semiconductor chip.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a multilayer semiconductor package according to an embodiment of the present invention.

도 2 내지 도 7들은 본 발명의 일실시예에 따른 적층 반도체 패키지의 제조 방법을 도시한 단면도들이다.2 to 7 are cross-sectional views illustrating a method of manufacturing a stacked semiconductor package according to an embodiment of the present invention.

Claims (11)

제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖고, 상기 제1 면 상에 배치된 제1 본딩 패드를 갖는 제1 반도체 칩;A first semiconductor chip having a first surface and a second surface facing the first surface and having a first bonding pad disposed on the first surface; 상기 제2 면과 마주하는 제3 면 및 상기 제3 면과 대향 하는 제4 면을 갖고, 상기 제3 면 중 상기 제1 본딩 패드와 대응하는 위치에 배치된 제2 본딩 패드를 갖는 제2 반도체 칩;A second semiconductor having a third surface facing the second surface and a fourth surface opposing the third surface, the second semiconductor having a second bonding pad disposed at a position corresponding to the first bonding pad among the third surfaces; chip; 상기 제1 본딩 패드 및 상기 제1 본딩 패드와 대응하는 상기 제1 반도체 칩을 관통하며, 상기 제2 면으로부터 돌출된 단부를 갖는 제1 관통 전극;A first through electrode penetrating the first bonding pad and the first semiconductor chip corresponding to the first bonding pad and having an end portion protruding from the second surface; 상기 제2 본딩 패드 및 상기 제2 본딩 패드와 대응하는 상기 제2 반도체 칩을 관통하며, 일측 단부는 상기 제1 관통 전극과 전기적으로 연결되며 상기 일측 단부와 대향 하는 타측 단부는 상기 제4 면으로부터 돌출된 제2 관통 전극;The second bonding pad penetrates through the second semiconductor chip corresponding to the second bonding pad, and one end portion is electrically connected to the first through electrode and the other end portion opposite to the one end portion is formed from the fourth surface. A protruding second through electrode; 상기 제1 및 제2 반도체 칩들 사이에 개재된 접착 부재; 및An adhesive member interposed between the first and second semiconductor chips; And 상기 각 제1 및 제2 반도체 칩들의 측면을 따라 배치된 보강 부재를 포함하는 것을 특징으로 하는 적층 반도체 패키지.And a reinforcing member disposed along side surfaces of each of the first and second semiconductor chips. 제1항에 있어서,The method of claim 1, 상기 접착 부재는 프리-프레그(pre-preg) 물질을 포함하는 것을 특징으로 하는 적층 반도체 패키지.And the adhesive member comprises a pre-preg material. 제1항에 있어서,The method of claim 1, 상기 제1 반도체 칩이 실장되는 기판 몸체, 상기 기판 몸체의 상면에 배치되며 상기 제1 반도체 칩의 상기 제1 본딩 패드와 전기적으로 접속되는 접속 패드 및 상기 기판 몸체의 상면과 대향 하는 하면에 배치되며 상기 접속 패드와 연결된 볼랜드를 갖는 베이스 기판을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.A substrate body on which the first semiconductor chip is mounted, an upper surface of the substrate body, a connection pad electrically connected to the first bonding pad of the first semiconductor chip, and a lower surface facing the upper surface of the substrate body; And a base substrate having a ball land connected to the connection pad. 상면에 형성된 제1본딩 패드를 관통하는 제1블라인드 비아 내에 형성된 제1관통 전극을 갖는 제1반도체 칩들을 마련하는 단계;Providing first semiconductor chips having a first through electrode formed in a first blind via penetrating a first bonding pad formed on an upper surface thereof; 상기 각 제1반도체 칩들의 상기 상면을 베이스 기판상에 매트릭스 형태로 배치하는 단계;Disposing the top surface of each of the first semiconductor chips in a matrix form on a base substrate; 상기 제1반도체 칩들의 사이에 절연물질을 채워 보강 부재를 형성하는 단계;Forming a reinforcing member by filling an insulating material between the first semiconductor chips; 상기 상면과 대향 하는 하면으로부터 상기 제1관통 전극을 돌출시키는 단계;Protruding the first through electrode from a lower surface facing the upper surface; 상기 하면 및 상기 보강 부재 상에 상기 제1관통 전극을 노출하는 접착 부재를 배치하는 단계;Disposing an adhesive member exposing the first through electrode on the lower surface and the reinforcing member; 상기 제1관통 전극과 일측 단부가 전기적으로 접속되며 제2본딩 패드를 관통하는 제2블라인드 비아 내에 형성된 제2관통 전극을 갖는 제2반도체 칩들을 상기 각 제1 반도체 칩들과 대응하는 상기 접착 부재 상에 배치하는 단계; 및Second semiconductor chips having a second through electrode electrically connected to the first through electrode at one end thereof and having a second through electrode formed in a second blind via penetrating through a second bonding pad, to the adhesive member corresponding to the first semiconductor chips. Placing in; And 상기 제2 관통 전극을 상기 제2 반도체 칩으로부터 노출하는 단계를 포함하는 적층 반도체 패키지의 제조 방법.Exposing the second through electrode from the second semiconductor chip. 제4항에 있어서, 상기 접착 부재를 형성하는 단계는The method of claim 4, wherein the forming of the adhesive member 시트 형상을 갖는 복수매의 프리-프레그 필름들을 상기 하면 및 상기 보강 부재 상에 배치하는 단계; 및Disposing a plurality of pre-preg films having a sheet shape on the lower surface and the reinforcing member; And 상기 프리-프레그 필름들에 열 및 압력을 가하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법. And applying heat and pressure to the pre-preg films. 제4항에 있어서, 상기 제1관통 전극을 돌출시키는 단계는The method of claim 4, wherein the protruding of the first through electrode comprises: 상기 하면으로부터 상기 제1 관통 전극이 노출될 때까지 상기 하면을 연마하는 단계; 및Polishing the lower surface until the first through electrode is exposed from the lower surface; And 연마된 상기 하면을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.And selectively etching the polished bottom surface. 제4항에 있어서,The method of claim 4, wherein 상기 제2 관통 전극을 상기 제2 반도체 칩으로부터 노출하는 단계는Exposing the second through electrode from the second semiconductor chip 상기 제2 관통 전극의 상기 일측 단부와 대향 하는 타측 단부가 노출될 때까지 상기 제2 반도체 칩을 연마하는 단계;Polishing the second semiconductor chip until the other end facing the one end of the second through electrode is exposed; 상기 제2 반도체 칩을 식각하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.And etching the second semiconductor chip. 제4항에 있어서, 상기 제2 관통 전극을 상기 제2 반도체 칩으로부터 노출하 는 단계 이후, 상기 보강 부재 및 상기 베이스 기판을 절단하는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.The method of claim 4, further comprising cutting the reinforcing member and the base substrate after exposing the second through electrode from the second semiconductor chip. 제4항에 있어서,The method of claim 4, wherein 상기 베이스 기판은 상기 제1 본딩 패드들과 전기적으로 접속되는 접속 패드가 형성된 인쇄회로기판인 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.And the base substrate is a printed circuit board having connection pads electrically connected to the first bonding pads. 제4항에 있어서,The method of claim 4, wherein 상기 각 제1 반도체 칩들의 상기 상면을 베이스 기판상에 매트릭스 형태로 배치하는 단계에서, 상기 제1 반도체 칩들은 상기 베이스 기판상에 순차적으로 배치되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.And arranging the top surface of each of the first semiconductor chips in a matrix form on a base substrate, wherein the first semiconductor chips are sequentially disposed on the base substrate. 제4항에 있어서,The method of claim 4, wherein 상기 각 제1 반도체 칩들의 상기 상면을 베이스 기판상에 매트릭스 형태로 배치하는 단계에서, 복수개의 상기 제1 반도체 칩들은 상기 베이스 기판상에 동시에 배치되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.And disposing the top surfaces of the first semiconductor chips in a matrix form on a base substrate, wherein the plurality of first semiconductor chips are simultaneously disposed on the base substrate.
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