KR20100030845A - Semiconductor memory device - Google Patents

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Abstract

PURPOSE: A semiconductor memory device is provided to improve test efficiency by selectively testing a pad receiving the termination of an internal termination circuit. CONSTITUTION: A first termination unit(210) is activated in response to a termination test signal and a termination enable signal. A first pad(220) is connected to a ground voltage terminal or a power voltage terminal. A first pad receives the termination of the first termination unit. A second termination unit(310) is activated in response to a termination enable signal. A second pad(320) is connected to a test probe in a test operation process. The second pad receives the termination of the second termination unit.

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}Semiconductor memory device {SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 설계기술에 관한 것으로서, 반도체 메모리 소자의 터미네이션 회로를 테스트 하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly to a technique for testing a termination circuit of a semiconductor memory device.

웨이퍼상의 반도체 메모리 소자의 터미네이션 테스트를 진행할 때, 테스트의 효율성을 향상시키기 위해 터미네이션 테스트를 생략하는 데이터 마스크(DATA MASK, DM) 패드(PAD) 등은 전원전압단(VDD) 또는 접지전압단(VSS)에 접속시키게 된다. 이와 같이 구성된 반도체 메모리 소자를 살펴보면 다음과 같다.In the termination test of the semiconductor memory device on the wafer, the data mask (DATA MASK, DM) pad (PAD), etc., which omit the termination test, in order to improve the test efficiency, the power supply voltage terminal VDD or the ground voltage terminal VSS. ). Looking at the semiconductor memory device configured as described above is as follows.

도 1은 종래기술의 반도체 메모리 소자의 회로도이다.1 is a circuit diagram of a semiconductor memory device of the prior art.

도 1을 참조하면, 반도체 메모리 소자는 터미네이션 인에이블 신호(ODTB)에 응답하여 활성화 되는 터미네이션부(110)와, 테스트 동작시에 접지전압단(VSS)에 접속되며 터미네이션부(110)의 터미네이션을 제공받는 패드(120)를 구비한다.Referring to FIG. 1, the semiconductor memory device may include a termination unit 110 that is activated in response to a termination enable signal ODTB, and is connected to a ground voltage terminal VSS during a test operation, and terminates the termination of the termination unit 110. The pad 120 is provided.

상기와 같이 구성되는 반도체 메모리 소자의 세부구성과 동작을 살펴보면 다음과 같다.Looking at the detailed configuration and operation of the semiconductor memory device configured as described above are as follows.

터미네이션부(110)는 터미네이션 인에이블 신호(ODTB) 및 데이터 스트로브 프리앰블 신호(QSPREB)에 응답하여 풀업 터미네이션 신호(PUP) 및 풀다운 터미네이션 신호(PDN)를 출력하기 위한 구동 제어부(111), 풀업 터미네이션 신호(PUP)에 응답하여 활성화 되는 풀업 터미네이션 구동부(112), 풀다운 터미네이션 신호(PDN)에 응답하여 활성화 되는 풀다운 터미네이션 구동부(113)로 구성된다. 여기에서 데이터 스트로브 프리앰블 신호(QSPREB)는 데이터 스트로브 신호(DQS)의 프리앰블(PREAMBLE) 구간에 대응하는 신호이다.The termination unit 110 outputs a pull-up termination signal PUP and a pull-down termination signal PDN in response to the termination enable signal ODTB and the data strobe preamble signal QSPREB, and a pull-up termination signal. The pull-up termination driver 112 is activated in response to the PUP, and the pull-down termination driver 113 is activated in response to the pull-down termination signal PDN. The data strobe preamble signal QSPREB is a signal corresponding to a preamble period of the data strobe signal DQS.

반도체 메모리 소자의 터미네이션 테스트 동작을 진행할 때, 터미네이션 인에이블 신호(ODTB)는 로우레벨로 활성화 된다. 이 때, 구동 제어부(111)는 풀업 터미네이션 신호(PUP)를 로우레벨로 활성화 하여 출력하고, 풀다운 터미네이션 신호(PDN)를 하이레벨로 활성화 하여 출력한다. 따라서 풀업 터미네이션 구동부(112)의 PMOS 트랜지스터(MP1)와 풀다운 터미네이션 구동부(113)의 NMOS 트랜지스터(MN1)는 턴온(TURN ON) 되면서 풀업 및 풀다운 터미네이션 저항(R1,R2)과 함께 패드(120)에 터미네이션을 제공하게 된다. 하지만 패드(120)는 터미네이션 테스트를 생략하기 위해 접지전압단(VSS)에 접속되어 있다. 따라서 풀업 터미네이션 구동부(112)와 접지전압단(VSS)에 접속된 패드(120) 사이에는 전류경로(DC PATH)가 형성되면서 과전류가 흐르게 되어 반도체 메모리 소자를 손상시키게 된다. 상기와 같이 터미네이션 테스트를 생략하는 패드(PAD)를 전원전압단(VDD) 또는 접지전압단(VSS)에 접속시키고 터미네이션 테스트를 진행할 때, 터미네이션 인에이블 신호에 의해서 터미네이션부가 활성화 되면서 패드에 접속된 전원전압단 또는 접지전압 단과 터미네이션부 사이에 과전류가 흐르게 되므로 이를 개선하기 위한 기술이 요구되고 있다.When the termination test operation of the semiconductor memory device is performed, the termination enable signal ODTB is activated at a low level. At this time, the driving control unit 111 activates and outputs the pull-up termination signal PUP to a low level, and activates and outputs the pull-down termination signal PDN to a high level. Accordingly, the PMOS transistor MP1 of the pull-up termination driver 112 and the NMOS transistor MN1 of the pull-down termination driver 113 are turned ON while being pulled up and pulled down along the pad 120 with the pull-down termination resistors R1 and R2. Will provide termination. However, the pad 120 is connected to the ground voltage terminal VSS to omit the termination test. Therefore, the current path DC PATH is formed between the pull-up termination driver 112 and the pad 120 connected to the ground voltage terminal VSS, thereby causing an overcurrent to damage the semiconductor memory device. As described above, when the pad PAD, which omits the termination test, is connected to the power supply voltage terminal VDD or the ground voltage terminal VSS and the termination test is performed, the power supply connected to the pad is activated by the termination enable signal by the termination enable signal. Since overcurrent flows between the voltage terminal or the ground voltage terminal and the termination part, a technique for improving the current is required.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 터미네이션 테스트 동작시에 과전류로 인한 손상을 방지할 수 있으며, 터미네이션 테스트 효율성을 개선한 반도체 메모리 소자를 제공하는 것을 그 목적으로 한다.The present invention has been proposed to solve the above-mentioned conventional problems, and an object thereof is to provide a semiconductor memory device capable of preventing damage due to overcurrent during an termination test operation and improving termination test efficiency.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 터미네이션 테스트 신호 및 터미네이션 인에이블 신호에 응답하여 활성화 되는 제1 터미네이션 수단과, 테스트 동작시에 접지전압단 또는 전원전압단에 접속되며, 상기 제1 터미네이션 수단의 터미네이션을 제공받는 제1 패드를 구비하는 반도체 메모리 소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, the first termination means is activated in response to the termination test signal and the termination enable signal, and connected to the ground voltage terminal or the power supply voltage terminal during the test operation, A semiconductor memory device having a first pad provided with termination of the first termination means is provided.

본 발명에서는 터미네이션 테스트 신호가 활성화 되었을 때, 터미네이션 테스트를 생략하기 위해 전원전압단 또는 접지전압단에 접속된 패드에 터미네이션을 제공하는 터미네이션 수단이 비활성화 되도록 하였다. 따라서 터미네이션 테스트를 진행할 때, 테스트를 생략하는 터미네이션 수단과 전원전압단 또는 접지전압단 사이에 과전류 경로가 생기는 것을 방지할 수 있다.In the present invention, when the termination test signal is activated, in order to omit the termination test, the termination means for providing termination to the pad connected to the power supply voltage terminal or the ground voltage terminal is deactivated. Therefore, when the termination test is performed, an overcurrent path can be prevented between the termination means that omits the test and the power supply voltage terminal or the ground voltage terminal.

본 발명에 따르면 터미네이션 테스트를 할 때 터미네이션 테스트를 생략하기 위해서 접지전압단 또는 전원전압단에 접속시킨 패드로 인해 과전류 경로가 발생하여 반도체 메모리 소자가 손상되는 것을 방지할 수 있다. 또한 내부 터미네이션 회로의 터미네이션을 제공받는 패드를 선택적으로 테스트 할 수 있어서 테스트 효율성을 개선할 수 있다.According to the present invention, when the termination test is performed, an overcurrent path is generated due to a pad connected to the ground voltage terminal or the power voltage terminal in order to omit the termination test, thereby preventing the semiconductor memory device from being damaged. Additionally, the pads that receive termination of the internal termination circuit can be selectively tested to improve test efficiency.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedence, HI-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다. 또한, 반도체 메모리 소자는 데이터 마스크(DATA MASK, DM) 패드를 구비하고 있는데, 이는 데이터 마스크(DATA MASK, DM)를 제어하기 위한 신호를 인가받는 용도로 사용될 뿐만 아니라 터미네이션 데이터 스트로브(Termination Data Strobe, TDQS) 또는 리던던트 데이터 스트로브(Redundant Data Strobe, RDQS)를 위한 용도로 사용되기도 한다. 이러한 용도는 모드 레지스터 셋(Mode Register Set, MRS)의 설정에 의해서 결정된다. 따라서 데이터 마스크(DATA MASK, DM) 패드는 TDQS 패드 또는 RDQS 패드라고 지칭할 수도 있을 것이다. In general, the logic signal of the circuit is divided into a high level (HIGH LEVEL, H) or a low level (LOW LEVEL, L) corresponding to the voltage level, and may be expressed as '1' and '0', respectively. In addition, it is defined and described that it may additionally have a high impedance (HI-Z) state and the like. In addition, PMOS (P-channel Metal Oxide Semiconductor) and N-channel Metal Oxide Semiconductor (NMOS), which are terms used in the present embodiment, are known to be a type of MOSFET (Metal Oxide Semiconductor Field-Effect Transistor). In addition, the semiconductor memory device includes a data mask pad (DATA MASK, DM), which is not only used for receiving a signal for controlling the data mask (DATA MASK, DM) but also termination data strobe (Termination Data Strobe). TDQS) or redundant data strobe (RDQS). This use is determined by the setting of the Mode Register Set (MRS). Therefore, the data mask pad may be referred to as a TDQS pad or an RDQS pad.

도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 회로도이다.2 is a circuit diagram of a semiconductor memory device according to an embodiment of the present invention.

도 2를 참조하면, 반도체 메모리 소자는 터미네이션 테스트 신호(TMODT_DM) 및 터미네이션 인에이블 신호(ODTB)에 응답하여 활성화 되는 제1 터미네이션부(210), 테스트 동작시에 접지전압단(VSS)에 접속되며 제1 터미네이션부(210)의 터미네이션을 제공받는 제1 패드(220)를 구비한다. 또한, 터미네이션 인에이블 신호(ODTB)에 응답하여 활성화 되는 제2 터미네이션부(310), 테스트 동작시에 테스트용 프로브(TEST PROBE)에 접속되며 제2 터미네이션부(310)의 터미네이션을 제공받는 제2 패드(320)를 더 포함하여 구성될 수도 있을 것이다. 여기에서 제1 터미네이션부(210)와 제1 패드(220)는 터미네이션 테스트를 생략하기 위한 구성이고, 제2 터미네이션부(310)와 제2 패드(320)는 터미네이션 테스트를 실시하기 위한 구성이다.Referring to FIG. 2, the semiconductor memory device is connected to the first termination unit 210 that is activated in response to the termination test signal TMODT_DM and the termination enable signal ODTB, and is connected to the ground voltage terminal VSS during a test operation. The first pad 220 receives the termination of the first termination part 210. In addition, a second termination unit 310 activated in response to the termination enable signal ODTB, a second terminal connected to the test probe TEST PROBE during a test operation, and receiving the termination of the second termination unit 310. It may be configured to further include a pad (320). Here, the first termination part 210 and the first pad 220 are configured to omit the termination test, and the second termination part 310 and the second pad 320 are configured to perform the termination test.

실시예에서 제1 패드(220)는 데이터 마스크(DATA MASK, DM) 패드이고, 제2 패드(320)는 입출력(DQ) 패드이다. 상술한 바와 같이 데이터 마스크(DATA MASK, DM) 패드는 터미네이션 데이터 스트로브(Termination Data Strobe, TDQS) 또는 리던던트 데이터 스트로브(Redundant Data Strobe, RDQS) 용도로도 사용될 수 있으므로 이를 위한 터미네이션 회로가 구비된다. 참고적으로 TDQS, RDQS 기능은 데이터 입출력핀 수가 서로 다른 반도체 메모리 소자를 이용하여 메모리 시스템을 구성할 때 데이터 스트로브(DQS) 신호의 부하(LOAD)가 다르게 되어 발생하는 타이밍 문제 등을 방지하기 위해서 추가적으로 데이터 스트로브(DQS) 신호의 역할을 하거나, 부하를 동일하게 하기 위해서 터미네이션를 제공한다. 이와 같은 기능은 모드 레지스터셋(Mode Register Set, MRS) 설정에 의해서 선택된다.In an embodiment, the first pad 220 is a data mask pad, and the second pad 320 is an input / output pad. As described above, the data mask pad may be used for termination data strobe (TDQS) or redundant data strobe (RDQS), and thus a termination circuit is provided therefor. For reference, the TDQS and RDQS functions are additionally used to prevent timing problems caused by different loads of data strobe (DQS) signals when configuring a memory system using semiconductor memory devices having different data input / output pin numbers. Termination is provided to act as a data strobe (DQS) signal or to equalize the load. This function is selected by the mode register set (MRS) setting.

상기와 같이 구성되는 반도체 메모리 소자의 세부구성과 동작을 살펴보면 다음과 같다.Looking at the detailed configuration and operation of the semiconductor memory device configured as described above are as follows.

제1 터미네이션부(210)는 터미네이션 테스트 신호(TMODT_DM), 터미네이션 인에이블 신호(ODTB), 데이터 스트로브 프리앰블 신호(QSPREB)에 응답하여 풀업 터미네이션 신호(PUP) 및 풀다운 터미네이션 신호(PDN)를 출력하기 위한 구동 제어부(211), 풀업 터미네이션 신호(PUP)에 응답하여 활성화 되는 풀업 터미네이션 구동부(212), 풀다운 터미네이션 신호(PDN)에 응답하여 활성화 되는 풀다운 터미네이션 구동부(213)로 구성된다.The first termination unit 210 outputs the pull-up termination signal PUP and the pull-down termination signal PDN in response to the termination test signal TMODT_DM, the termination enable signal ODTB, and the data strobe preamble signal QSPREB. The driving controller 211 includes a pull-up termination driver 212 activated in response to the pull-up termination signal PUP and a pull-down termination driver 213 activated in response to the pull-down termination signal PDN.

여기에서 구동 제어부(211)는 터미네이션 테스트 신호(TMODT_DM)를 반전시키기 위한 제1 인버터(INV1), 터미네이션 인에이블 신호(ODTB)를 반전시키기 위한 제2 인버터(INV2), 제1 인버터(INV1)와 제2 인버터(INV2)에서 출력되는 신호를 입력으로 하여 풀업 터미네이션 신호(PUP)를 출력하는 제1 부정논리곱 수단(NAND1), 터미네이션 인에이블 신호(ODTB)와 데이터 스트로브 프리앰블 신호(QSPREB)를 입력으로 하는 제2 부정논리곱 수단(NAND2), 제2 부정논리곱 수단(NAND2)에서 출력되는 신호를 반전시키기 위한 제3 인버터(INV3), 터미네이션 테스트 신호(TMODT_DM)를 반전시키기 위한 제4 인버터(INV4), 제4 인버터(INV4)에서 출력되는 신호를 반전시 키기 위한 제5 인버터(INV5), 제3 인버터(INV3)와 제5 인버터(INV5)에서 출력되는 신호를 입력으로 하여 풀다운 터미네이션 신호(PDN)를 출력하는 제1 부정논리합 수단(NOR1)으로 구성된다. 본 실시예에서 부정논리곱 수단은 난드 게이트(NAND GATE)를 이용하였으며, 부정논리합 수단은 노어 게이트(NOR GATE)를 이용하여 구현하였다. 여기에서 데이터 스트로브 프리앰블 신호(QSPREB)는 데이터 스트로브 신호(DQS)의 프리앰블(PREAMBLE) 구간에 대응하는 신호이다.The driving control unit 211 may include a first inverter INV1 for inverting the termination test signal TMODT_DM, a second inverter INV2 for inverting the termination enable signal ODTB, and a first inverter INV1. Input the first negative logic means NAND1, the termination enable signal ODTB, and the data strobe preamble signal QSPREB to output the pull-up termination signal PUP by inputting the signal output from the second inverter INV2. A fourth inverter INV3 for inverting the signal output from the second negative logic means NAND2, the second negative logic means NAND2, and the termination test signal TMODT_DM. INV4) and the signals output from the fifth inverter INV5, the third inverter INV3 and the fifth inverter INV5 for inverting the signals output from the fourth inverter INV4 as inputs, and the pull-down termination signal ( Output PDN) 1 consists of a negative logical sum means (NOR1). In the present embodiment, the negative logic means is a NAND gate, and the negative logic means is implemented using a NOR gate. The data strobe preamble signal QSPREB is a signal corresponding to a preamble period of the data strobe signal DQS.

또한, 풀업 터미네이션 구동부(212)는 전원전압단(VDD)과 제1 노드(NO) 사이에 접속되어 풀업 터미네이션 신호(PUP)의 제어를 받는 제1 트랜지스터(MP1), 전원전압단(VDD)과 제1 노드(NO) 사이에 삽입된 제1 터미네이션 저항(R1)으로 구성된다. 여기에서 제1 트랜지스터(MP1)는 PMOS 트랜지스터이고, 제1 터미네이션 저항(R1)은 풀업 터미네이션 저항이다.In addition, the pull-up termination driver 212 may be connected between the power supply voltage terminal VDD and the first node NO to control the pull-up termination signal PUP and the first transistor MP1 and the power supply voltage terminal VDD. The first termination resistor R1 is inserted between the first nodes NO. Here, the first transistor MP1 is a PMOS transistor, and the first termination resistor R1 is a pull-up termination resistor.

또한, 풀다운 터미네이션 구동부(213)는 제1 노드(NO)와 접지전압단(VSS) 사이에 접속되어 풀다운 터미네이션 신호(PDN)의 제어를 받는 제2 트랜지스터(MN1), 제1 노드(NO)와 접지전압단(VSS) 사이에 삽입된 제2 터미네이션 저항(R2)으로 구성된다. 여기에서 제2 트랜지스터(MN1)는 NMOS 트랜지스터이고, 제2 터미네이션 저항(R2)은 풀다운 터미네이션 저항이다.In addition, the pull-down termination driver 213 is connected between the first node NO and the ground voltage terminal VSS to control the second transistor MN1 and the first node NO which are controlled by the pull-down termination signal PDN. The second termination resistor R2 is inserted between the ground voltage terminals VSS. Here, the second transistor MN1 is an NMOS transistor, and the second termination resistor R2 is a pull-down termination resistor.

본 실시예에서 제1 패드(220)는 제1 노드(NO)에 접속되는데, 일반적으로 테스트를 생략하는 패드(PAD)는 전원전압단(VDD) 또는 접지전압단(VSS)에 접속시키므로 제1 패드(220)는 접지전압단(VSS)에 접속시켰다.In the present embodiment, the first pad 220 is connected to the first node NO. In general, the pad PAD, which omits the test, is connected to the power supply voltage terminal VDD or the ground voltage terminal VSS. The pad 220 was connected to the ground voltage terminal VSS.

반도체 메모리 소자의 터미네이션 테스트 동작을 진행할 때, 터미네이션 인 에이블 신호(ODTB)는 로우레벨로 활성화 되고, 터미네이션 테스트 신호(TMODT_DM)는 하이레벨로 활성화 된다. 이 때, 구동 제어부(211)는 터미네이션 테스트 신호(TMODT_DM)가 하이레벨이므로 풀업 터미네이션 신호(PUP)를 하이레벨로 비활성화 하여 출력하고, 풀다운 터미네이션 신호(PDN)를 로우레벨로 비활성화 하여 출력한다. 따라서 풀업 터미네이션 구동부(212)의 제1 트랜지스터(MP1)와 풀다운 터미네이션 구동부(213)의 제2 트랜지스터(MN1)는 턴오프(TURN OFF) 되므로, 제1 패드(220)로 터미네이션을 제공하지 않게 된다. 즉, 터미네이션 테스트 신호(TMODT_DM)가 하이레벨이 되었을 경우에는 터미네이션 인에이블 신호(ODTB)의 활성화 여부에 관계없이, 터미네이션 테스트를 생략하기 위해 접지전압단(VSS)에 접속시킨 제1 패드(220)로 터미네이션이 제공되지 않게 되어서 과전류 경로가 발생하지 않는다.When the termination test operation of the semiconductor memory device is performed, the termination enable signal ODTB is activated at a low level, and the termination test signal TMODT_DM is activated at a high level. In this case, since the termination test signal TMODT_DM is high level, the driving controller 211 deactivates and outputs the pull-up termination signal PUP to a high level, and deactivates and outputs the pull-down termination signal PDN to a low level. Therefore, since the first transistor MP1 of the pull-up termination driver 212 and the second transistor MN1 of the pull-down termination driver 213 are turned OFF, the termination is not provided to the first pad 220. . That is, when the termination test signal TMODT_DM becomes high level, the first pad 220 connected to the ground voltage terminal VSS to omit the termination test regardless of whether the termination enable signal ODTB is activated or not. As no termination is provided, no overcurrent path occurs.

한편, 제2 터미네이션부(310)는 터미네이션 인에이블 신호(ODTB) 및 데이터 스트로브 프리앰블 신호(QSPREB)에 응답하여 풀업 터미네이션 신호(PUP1) 및 풀다운 터미네이션 신호(PDN1)를 출력하기 위한 구동 제어부(311), 풀업 터미네이션 신호(PUP1)에 응답하여 활성화 되는 풀업 터미네이션 구동부(312), 풀다운 터미네이션 신호(PDN1)에 응답하여 활성화 되는 풀다운 터미네이션 구동부(313)로 구성된다.Meanwhile, the second termination unit 310 outputs a pull-up termination signal PUP1 and a pull-down termination signal PDN1 in response to the termination enable signal ODTB and the data strobe preamble signal QSPREB. The pull-up termination driver 312 is activated in response to the pull-up termination signal PUP1 and the pull-down termination driver 313 is activated in response to the pull-down termination signal PDN1.

반도체 메모리 소자의 터미네이션 테스트 동작을 진행할 때, 터미네이션 인에이블 신호(ODTB)는 로우레벨로 활성화 된다. 이 때, 구동 제어부(311)는 풀업 터미네이션 신호(PUP1)를 로우레벨로 활성화 하여 출력하고, 풀다운 터미네이션 신 호(PDN1)를 하이레벨로 활성화 하여 출력한다. 따라서 풀업 터미네이션 구동부(312)의 PMOS 트랜지스터(MP2)와 풀다운 터미네이션 구동부(313)의 NMOS 트랜지스터(MN2)는 턴온(TURN ON) 되면서 풀업 및 풀다운 터미네이션 저항(R3,R4)과 함께 제2 패드(320)에 터미네이션을 제공하고 되고, 테스트용 프로브(TEST PROBE)를 통해서 터미네이션을 측정하게 된다.When the termination test operation of the semiconductor memory device is performed, the termination enable signal ODTB is activated at a low level. At this time, the driving controller 311 activates and outputs the pull-up termination signal PUP1 to a low level, and activates and outputs the pull-down termination signal PDN1 to a high level. Accordingly, the PMOS transistor MP2 of the pull-up termination driver 312 and the NMOS transistor MN2 of the pull-down termination driver 313 are turned ON while the second pad 320 is coupled with the pull-up and pull-down termination resistors R3 and R4. Termination is measured and the termination is measured by the test probe.

본 실시예에서는 데이터 마스크(DATA MASK, DM) 패드의 터미네이션 테스트를 생략하고, 입출력 패드(DQ)에 대한 터미네이션 테스트를 진행하기 위한 구성을 보였으나, 터미네이션 회로가 구비되어 있는 다수의 패드(PAD)에 본 발명을 적용하여 패드(PAD)별로 터미네이션 테스트를 선택적으로 할 수도 있을 것이다. 이를 제어하기 위한 터미네이션 테스트 신호(TMODT_DM)는 모드 레지스터셋(Mode Register Set, MRS) 코드를 이용하여 생성할 수도 있고, 테스트 설정을 위한 퓨즈(FUSE)에서 출력되는 신호를 이용하여 생성할 수도 있을 것이다.In this embodiment, although the termination test of the data mask (DATA MASK, DM) pad is omitted and the termination test is performed on the input / output pad DQ, a plurality of pads PAD including a termination circuit are provided. By applying the present invention to the pad (PAD) may be selectively performed by the termination test. The termination test signal TMODT_DM for controlling this may be generated using a mode register set (MRS) code, or may be generated using a signal output from a fuse for test setting. .

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.In the above, the specific description was made according to the embodiment of the present invention. Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 신호의 활성화를 나타내기 위해 액티브 하이(Active High) 또는 액티브 로우(Active Low)로의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.For example, the configuration of Active High or Active Low to indicate the activation of the signal may vary depending on the embodiment. In addition, the configuration of the transistor may be changed as necessary to implement the same function. That is, the configurations of the PMOS transistor and the NMOS transistor may be replaced with each other, and may be implemented using various transistors as necessary. Such a change in the circuit is too many cases, and the change can be easily inferred by a person skilled in the art, so the enumeration thereof will be omitted.

도 1은 종래기술의 반도체 메모리 소자의 회로도이다.1 is a circuit diagram of a semiconductor memory device of the prior art.

도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 회로도이다.2 is a circuit diagram of a semiconductor memory device according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

210 : 제1 터미네이션부 211 : 구동 제어부210: first termination part 211: driving control part

212 : 풀업 터미네이션 구동부 213 : 풀다운 터미네이션 구동부212: pull-up termination drive 213: pull-down termination drive

도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.In the figure, PMOS transistors and NMOS transistors are denoted by MPi and MNi (i = 0, 1, 2, ...), respectively.

Claims (13)

터미네이션 테스트 신호 및 터미네이션 인에이블 신호에 응답하여 활성화 되는 제1 터미네이션 수단과,First termination means activated in response to the termination test signal and the termination enable signal; 테스트 동작시에 접지전압단 또는 전원전압단에 접속되며, 상기 제1 터미네이션 수단의 터미네이션을 제공받는 제1 패드A first pad connected to a ground voltage terminal or a power supply voltage terminal during a test operation, the first pad being provided for termination of the first termination means; 를 구비하는 반도체 메모리 소자.A semiconductor memory device having a. 제1항에 있어서,The method of claim 1, 상기 터미네이션 인에이블 신호에 응답하여 활성화 되는 제2 터미네이션 수단과,Second termination means activated in response to the termination enable signal; 테스트 동작시에 테스트용 프로브에 접속되며, 상기 제2 터미네이션 수단의 터미네이션을 제공받는 제2 패드를 더 포함하는 것을 특징으로 반도체 메모리 소자.And a second pad connected to the test probe during a test operation, the second pad receiving termination of the second termination means. 제1항에 있어서,The method of claim 1, 상기 제1 패드는 터미네이션 데이터 스트로브(Termination Data Strobe, TDQS) 패드인 것을 특징으로 반도체 메모리 소자.And the first pad is a termination data strobe (TDQS) pad. 제3항에 있어서,The method of claim 3, 상기 제1 패드는 모드 레지스터셋 코드에 응답하여 데이터 마스크(Data Mask, DM) 동작을 제어하기 위한 신호를 인가받는 것을 특징으로 반도체 메모리 소자.And the first pad receives a signal for controlling a data mask (DM) operation in response to a mode register set code. 제1항에 있어서,The method of claim 1, 상기 제1 패드는 리던던트 데이터 스트로브(Redundant Data Strobe, RDQS) 패드인 것을 특징으로 반도체 메모리 소자.And the first pad is a redundant data strobe (RDQS) pad. 제5항에 있어서,The method of claim 5, 상기 제1 패드는 모드 레지스터셋 코드에 응답하여 데이터 마스크(Data Mask, DM) 동작을 제어하기 위한 신호를 인가받는 것을 특징으로 반도체 메모리 소자.And the first pad receives a signal for controlling a data mask (DM) operation in response to a mode register set code. 제1항에 있어서,The method of claim 1, 상기 터미네이션 테스트 신호는 모드 레지스터셋 코드를 이용하여 생성하는 것을 특징으로 반도체 메모리 소자.And the termination test signal is generated using a mode register set code. 제1항에 있어서,The method of claim 1, 상기 터미네이션 테스트 신호는 퓨즈에서 출력되는 신호를 이용하여 생성하는 것을 특징으로 반도체 메모리 소자.And the termination test signal is generated using a signal output from a fuse. 제1항 내지 제8항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 8, 상기 제1 터미네이션 수단은,The first termination means, 상기 터미네이션 테스트 신호, 상기 터미네이션 인에이블 신호, 데이터 스트로브 프리앰블 신호에 응답하여 풀업 터미네이션 신호 및 풀다운 터미네이션 신호를 출력하기 위한 구동 제어부;A driving controller configured to output a pull-up termination signal and a pull-down termination signal in response to the termination test signal, the termination enable signal, and a data strobe preamble signal; 상기 풀업 터미네이션 신호에 응답하여 활성화 되는 풀업 터미네이션 구동부; 및A pull-up termination driver activated in response to the pull-up termination signal; And 상기 풀다운 터미네이션 신호에 응답하여 활성화 되는 풀다운 터미네이션 구동부를 포함하는 것을 특징으로 반도체 메모리 소자.And a pull-down termination driver activated in response to the pull-down termination signal. 제9항에 있어서,The method of claim 9, 상기 구동 제어부는,The drive control unit, 상기 터미네이션 테스트 신호를 반전시키기 위한 제1 인버터;A first inverter for inverting the termination test signal; 상기 터미네이션 인에이블 신호를 반전시키기 위한 제2 인버터;A second inverter for inverting the termination enable signal; 상기 제1 인버터와 상기 제2 인버터에서 출력되는 신호를 입력으로 하여 상기 풀업 터미네이션 신호를 출력하는 제1 부정논리곱 수단;First negative logic means for outputting the pull-up termination signal by inputting signals output from the first inverter and the second inverter; 상기 터미네이션 인에이블 신호와 상기 데이터 스트로브 프리앰블 신호를 입력으로 하는 제2 부정논리곱 수단;Second negative logical means for inputting the termination enable signal and the data strobe preamble signal; 상기 제2 부정논리곱 수단에서 출력되는 신호를 반전시키기 위한 제3 인버터;A third inverter for inverting the signal output from the second negative logical means; 상기 터미네이션 테스트 신호를 반전시키기 위한 제4 인버터;A fourth inverter for inverting the termination test signal; 상기 제4 인버터에서 출력되는 신호를 반전시키기 위한 제5 인버터; 및A fifth inverter for inverting the signal output from the fourth inverter; And 상기 제3 인버터와 상기 제5 인버터에서 출력되는 신호를 입력으로 하여 상기 풀다운 터미네이션 신호를 출력하는 제1 부정논리합 수단을 포함하는 것을 특징으로 반도체 메모리 소자.And first negative logic means for outputting the pull-down termination signal by inputting signals output from the third inverter and the fifth inverter. 제9항에 있어서,The method of claim 9, 상기 풀업 터미네이션 구동부는,The pull-up termination driving unit, 상기 전원전압단과 제1 노드 사이에 접속되어 상기 풀업 터미네이션 신호의 제어를 받는 제1 트랜지스터와,A first transistor connected between the power supply voltage terminal and a first node to be controlled by the pull-up termination signal; 상기 전원전압단과 상기 제1 노드 사이에 삽입된 제1 터미네이션 저항을 포함하는 것을 특징으로 반도체 메모리 소자.And a first termination resistor inserted between the power supply voltage terminal and the first node. 제11항에 있어서,The method of claim 11, 상기 풀다운 터미네이션 구동부는,The pull-down termination driving unit, 상기 제1 노드와 상기 접지전압단 사이에 접속되어 상기 풀다운 터미네이션 신호의 제어를 받는 제2 트랜지스터와,A second transistor connected between the first node and the ground voltage terminal and controlled by the pull-down termination signal; 상기 제1 노드와 상기 접지전압단 사이에 삽입된 제2 터미네이션 저항을 포함하는 것을 특징으로 반도체 메모리 소자.And a second termination resistor inserted between the first node and the ground voltage terminal. 제12항에 있어서,The method of claim 12, 상기 제1 패드는 상기 제1 노드에 접속되는 것을 특징으로 반도체 메모리 소자.And the first pad is connected to the first node.
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