KR20100028969A - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 있어서, 특히 병렬로 연결된 다수 트랜지스터를 이용하여 각 트랜지스터의 게이트에 인가되는 신호에 따라 원하는 저항 값을 얻는데 적당한 반도체 소자에 관한 것으로, 입력 노드와 출력 노드 간 전기적 연결 사이에, 서로 직렬 연결되는 제1 타입의 MOSFET들을 포함하는 제1 트랜지스터 그룹과 서로 직렬 연결되는 제2 타입의 MOSFET들을 포함하는 제2 트랜지스터 그룹을 병렬 연결하여 형성되는 가변 저항과, 상기 입력 노드에 상기 제1 및 2 트랜지스터 그룹의 온/오프를 위한 스위치 소자를 포함하여 구성되는 것이 특징인 발명이다.
가변 저항, N-채널 MOSFET, P-채널 MOSFET, 반도체 소자

Description

반도체 소자{semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 병렬로 연결된 다수 트랜지스터를 이용하여 각 트랜지스터의 게이트에 인가되는 신호에 따라 원하는 저항 값을 얻는데 적당한 반도체 소자에 관한 것이다.
일반적인 반소체 소자 구조에서는 실리콘 기판의 표면 저항이 이미 설계된 패턴에 의해 채널을 지나는 저항이 결정되었다. 즉, 종래에는 정해진 패턴에 의해 결정되는 패시브 저항(Passive resist)이 반도체 소자에 이용되었다.
상기한 종래의 패시브 저항은 고정된 저항 값을 지원하므로, 아날로그 소자의 정합 회로나 디지털 회로의 신호 지연 등에는 다양하게 활용되지 못하였다.
그에 따라, 최근에는 아날로그 소자에 다양하게 활용 가능한 가변 저항의 설계가 요구되고 있는 실정이다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, MOSFET을 이용하여 다양하게 제어 가능한 능동 소자로써의 가변 저항을 갖는 반도체 소자를 제공하는 데 있다.
본 발명의 또다른 목적은, MOSFET의 스위칭 특성과 MOSFET 자체 저항을 이용하여 가변 저항을 갖는 반도체 소자를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 특징은, 입력 노드와 출력 노드 간 전기적 연결 사이에, 서로 직렬 연결되는 제1 타입의 MOSFET들을 포함하는 제1 트랜지스터 그룹과 서로 직렬 연결되는 제2 타입의 MOSFET들을 포함하는 제2 트랜지스터 그룹을 병렬 연결하여 형성되는 가변 저항과, 상기 입력 노드에 상기 제1 및 2 트랜지스터 그룹의 온/오프를 위한 스위치 소자를 포함하여 구성되는 것이다.
바람직하게, 상기 입력 노드와 상기 스위치 소자 사이에 제1 저항을 더 구비할 수 있다.
바람직하게, 상기 제1 트랜지스터 그룹의 MOSFET들과 상기 스위치 소자는 N-채널 MOSFET이고, 상기 제2 트랜지스터 그룹의 MOSFET들은 P-채널 MOSFET일 수 있다.
바람직하게, 상기 제1 트랜지스터 그룹과 상기 제2 트랜지스터 그룹은 동일 한 개수의 MOSFET를 구비하되, 상기 제1 트랜지스터 그룹의 K번째 MOSFET와 상기 제2 트랜지스터 그룹의 K번째 MOSFET는 공통 게이트 연결될 수 있다.
바람직하게, 상기 제1 트랜지스터 그룹과 상기 제2 트랜지스터 그룹은 동일한 개수의 MOSFET를 구비하되, 상기 제1 트랜지스터 그룹에 속하는 K번째 MOSFET의 소스단과 상기 제2 트랜지스터 그룹에 속하는 K번째 MOSFET의 드레인단 사이에 제2 저항과, 상기 제1 트랜지스터 그룹에 속하는 K번째 MOSFET의 드레인단과 상기 제2 트랜지스터 그룹에 속하는 K번째 MOSFET의 소스단 사이에 제3 저항을 더 구비할 수 있다.
바람직하게, 상기 제1 트랜지스터 그룹에 속하는 마지막 MOSFET의 드레인단과 상기 출력 노드 사이에 제4 저항과, 상기 제2 트랜지스터 그룹에 속하는 마지막 MOSFET의 소스단과 상기 출력 노드 사이에 제5 저항을 더 구비할 수 있다.
본 발명에 따르면, 반도체 소자가 MOSFET을 이용하여 다양하게 제어 가능한 능동 소자로써의 가변 저항을 갖기 때문에, 아날로그 소자의 정합 회로나 디지털 회로의 신호 지연 등에 다양하게 활용될 수 있다.
또한, 본 발명에서는 반도체 소자가 MOSFET의 스위칭 특성 즉, 게이트에 동작 전압 인가 시에 채널이 형성됨에 따라 도통하는 드레인과 소스 사이의 전류 특성을 이용하면서 또한, MOSFET의 자체 채널 저항을 이용하여 제어 가능한 가변 저항을 구현할 수 있다. 특히, MOSFET 개수에 따라 다양한 가변 저항을 구현할 수 있다는 장점을 갖는다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 바람직한 실시 예를 자세히 설명한다.
본 발명에 따른 반도체 소자는 다수 MOSFET를 이용하여 구현되는 가변 저항을 구비한다. 그 가변 저항은 각 MOSFET의 게이트에 동작 전압이 인가된 때 채널이 형성됨에 따라 소스와 드레인 간에 전류가 도통하는 특성을 이용할 뿐만 아니라 N-채널 MOSFET의 자체 채널 저항과 P-채널 MOSFET의 자체 채널 저항을 더 이용한다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자 구조를 나타낸 회로도로, 하나의 공통 게이트 폴리 라인으로 연결되는 2개의 병렬 구조 MOSFET들 사용하여 가변 저항을 구현한 예를 나타낸 것이다.
도 2는 본 발명의 제2 실시 예에 따른 반도체 소자 구조를 나타낸 회로도로, 도 1에 도시된 구조와 유사하나, 가변 저항으로 동작하는 2개의 MOSFET의 온/오프를 위한 스위치 소자로 N-채널 MOSFET을 더 사용하는 예를 나타낸 것이다.
도 1에는 입력 노드(P1)와 출력 노드(P2) 간 전기적 연결 사이에 N-채널 MOSFET과 P-채널 MOSFET을 병렬 연결한 가변 저항을 나타낸 것으로, 하나의 공통 게이트 폴리 라인으로 연결되는 2개의 병렬 구조 MOSFET들 사용하여 가변 저항을 구현한 예를 나타낸 것이다.
도 1을 참조하면, 가변 저항으로 동작하는 N-채널 MOSFET과 P-채널 MOSFET은 공통 게이트 연결되며, 그에 따라, 공통 게이트에 인가되는 동작 전압에 따라 N-채널 MOSFET과 P-채널 MOSFET은 교대로 온(on)된다.
한편, 도 1에 도시된 바와 같이, 입력 노드(P1) 단에는 고정 저항 R1이 구비되며, P-채널 MOSFET의 드레인(D) 단에는 고정 저항 R2가 구비되며, N-채널 MOSFET의 드레인(D) 단과 출력 노드(P2) 사이에 고정 저항 R5와, P-채널 MOSFET의 소스(S) 단과 출력 노드(P2) 사이에 고정 저항 R6가 더 구비된다.
도 1의 가변 저항 구조에서, 공통 게이트(G)에 동작 전압 인가 시 가변 저항 값을 나타내면 아래 표 1과 같다.
게이트 인가신호 저항 값
0 R1+R2+Rp2+R6
1 R1+Rn2+R5
상기한 표 1에서 Rn2는 N-채널 MOSFET의 채널 형성에 따른 자체 채널 저항이고, Rp2는 P-채널 MOSFET의 채널 형성에 따른 자체 채널 저항이다.
상기와 같이 공통 게이트 연결된 N-채널 MOSFET과 P-채널 MOSFET가 병렬 연결됨에 따라 공통 게이트(G)에 동작 전압이 인가될 시에 서로 다른 저항 값을 나타낸다.
도 2는 도 1에 도시된 구조에서 가변 저항으로 동작하는 2개의 MOSFET의 온/오프를 위한 스위치 소자로 N-채널 MOSFET을 더 사용하는 예를 나타낸 것이다.
스위치 소자로 동작하는 N-채널 MOSFET는 병렬 구조의 가변 저항 입력 단에 구비되며, 그는 공통 게이트(B)로 연결된 N-채널 MOSFET과 P-채널 MOSFET과 독립된 게이트(A)로부터 동작 전압을 인가받는다.
한편, 스위치 소자로 동작하는 N-채널 MOSFET도 자체 채널 저항을 가지므로, 도 2의 가변 저항 구조에서, 공통 게이트(B)에 동작 전압 인가 시 가변 저항 값은 아래 표 2와 같다.
A 게이트 인가신호 B 게이트 인가신호 저항 값
0 - -
1 0 R1+Rn1+R2+Rp2+R6
1 R1+Rn1+Rn2+R5
상기한 표 2에서 Rn1는 스위치 소자로 동작하는 N-채널 MOSFET의 채널 형성에 따른 자체 채널 저항이고, Rn2는 N-채널 MOSFET의 채널 형성에 따른 자체 채널 저항이고, Rp2는 P-채널 MOSFET의 채널 형성에 따른 자체 채널 저항이다.
한편, 상기한 도 1 내지 2에 도시된 구조를 기본으로 하여 공통 게이트 연결된 병렬 구조의 MOSFET의 개수를 변화시키면서 다양한 가변 저항을 구현할 수 있다.
도 3은 본 발명의 제3 실시 예에 따른 반도체 소자 구조를 나타낸 회로도로써, 입력 노드(P1)와 출력 노드(P2) 간 전기적 연결 사이에, 서로 다른 타입의 다수 MOSFET들을 병렬 연결하면서 공통 게이트 연결하여 구현한 가변 저항을 나타낸 것이며, 그 가변 저항을 위한 MOSFET들의 온/오프를 위한 스위치 소자를 더 사용한 예를 나타낸 것이다. 특히, 도 3 및 4는 4개의 게이트 폴리 라인(A,B,C,D)으로 연결되는 7개의 MOSFET들(10 ~ 70)을 사용하여 가변 저항을 구현한 예이다.
도 3을 참조하면, 본 발명에 따른 반도체 소자는 서로 직렬 연결되는 N-채널의 MOSFET들(N_MOS2,N_MOS3,N_MOS4)(20,30,40)을 포함하는 제1 트랜지스터 그룹과, 서로 직렬 연결되는 P-채널 MOSFET들(P_MOS2,P_MOS3,P_MOS4)(50,60,70)을 포함하는 제2 트랜지스터 그룹을 포함하며, 제2 트랜지스터 그룹과 제2 트랜지스터 그룹의 온/오프를 위한 스위치 소자로써 N-채널 MOSFET(N_MOS1)(10)을 포함하여 구성된다.
제1 트랜지스터 그룹에 속하는 N-채널 MOSFET들(20,30,40)은 제2 트랜지스터 그룹에 속하는 P-채널 MOSFET들(50,60,70)과 일대일 대응하여 병렬 연결되며, 각 병렬 구조를 이루는 한 쌍의 N-채널 MOSFET과 P-채널 MOSFET은 공통 게이트(B,C,D) 연결된다. 도 4는 도 3에 도시된 회로에 해당하는 소자 설계 구조를 나타낸 단면도로써, 도 4에 도시된 바와 같이 B,C 및 D는 N-채널 MOSFET과 P-채널 MOSFET에 공통으로 연결되는 게이트 폴리 라인이며, 제1 트랜지스터 그룹에 속하는 N-채널 MOSFET들(20,30,40)과 제2 트랜지스터 그룹에 속하는 P-채널 MOSFET들(50,60,70)은 소자의 활성 영역(active area)에 구비된다.
제1 트랜지스터 그룹의 N-채널 MOSFET들(20,30,40)과 제2 트랜지스터 그룹의 P-채널 MOSFET들(50,60,70)은 동일한 개수로 구비되며, 제1 트랜지스터 그룹의 K번째 MOSFET와 제2 트랜지스터 그룹의 K번째 MOSFET는 병렬 연결되면서 공통 게이트 폴리 라인으로 연결된다. 여기서, K=1,2,3. 그에 따라, 한 쌍을 이루어 병렬 연결되는 제1 트랜지스터 그룹의 K번째 N-채널 MOSFET와 제2 트랜지스터 그룹의 K번째 P-채널 MOSFET는 그들의 공통 게이트에 인가되는 동작 전압에 따라 교대로 온(on)된다.
한편, 도 3에 도시된 바와 같이, 입력 노드(P1) 단에는 고정 저항 R1이 구비되며, 첫 번째 P-채널 MOSFET(50)의 드레인(D) 단에는 고정 저항 R2가 구비되며, 세 번째 N-채널 MOSFET(40)의 드레인(D) 단과 출력 노드(P2) 사이에 고정 저항 R5와, 세 번째 P-채널 MOSFET(70)의 소스(S) 단과 출력 노드(P2) 사이에 고정 저항 R6가 더 구비된다. 또한, 상호 직렬 연결되는 첫 번째 N-채널 MOSFET(20)과 두 번째 N-채널 MOSFET(30) 사이의 드레인(D)/소스(S)는 상호 직렬 연결되는 첫 번째 P-채널 MOSFET(50)과 두 번째 P-채널 MOSFET(60) 사이의 소스(S)/드레인(D)과 연결되어 병렬 구조를 이루며, 그 병렬 구조를 위한 연결 라인에 고정 저항 R3가 구비된다. 또한, 상호 직렬 연결되는 두 번째 N-채널 MOSFET(30)과 세 번째 N-채널 MOSFET(40) 사이의 드레인(D)/소스(S)는 상호 직렬 연결되는 두 번째 P-채널 MOSFET(60)과 세 번째 P-채널 MOSFET(70) 사이의 소스(S)/드레인(D)과 연결되어 병렬 구조를 이루며, 그 병렬 구조를 위한 연결 라인에 고정 저항 R4가 구비된다.
도 3의 가변 저항 구조에서, 스위치 소자의 게이트(A)와 가변 저항의 공통 게이트(B,C,D)에 동작 전압 인가 시 가변 저항 값을 나타내면 아래 표 3과 같다.
A 게이트 인가신호 B 게이트 인가신호 C 게이트 인가신호 D 게이트 인가신호 저항 값
0 - - - 오픈 회로
1 0 0 0 R1+Rn1+R2+Rp2+Rp3+Rp4+R6
0 0 1 R1+Rn1+R2+Rp2+Rp3+R4+Rn4+R5
0 1 0 R1+Rn1+R2+Rp2+R3+Rn3+R4+Rp4+R6
0 1 1 R1+Rn1+R2+Rp2+R3+Rn3+Rn4+R5
1 0 0 R1+Rn1+Rn2+R3+Rp3+Rp4+R6
1 0 1 R1+Rn1+Rn2+R3+Rp3+R4+Rn4+R5
1 1 0 R1+Rn1+Rn2+Rn3+R4+Rp4+R6
1 1 1 R1+Rn1+Rn2+Rn3+Rn4+R5
상기한 표 3에서 Rn1,Rn2,Rn3,Rn4는 N-채널 MOSFET들(10,20,30,40)의 채널 형성에 따른 자체 채널 저항이고, Rp2,Rp3,Rp4는 P-채널 MOSFET들(50,60,70)의 채널 형성에 따른 자체 채널 저항이다.
상기와 같이 공통 게이트 연결된 각 쌍의 N-채널 MOSFET과 P-채널 MOSFET가 병렬 연결됨에 따라 공통 게이트(B,C,D)에 인가되는 동작 전압에 따라 서로 다른 저항 값을 나타낸다.
도 3에 도시된 구조에서 스위치 소자로 동작하는 N-채널 MOSFET(10)의 오프 시에는 가변 저항 부분은 오픈(OPEN) 회로가 된다.
스위치 소자로 동작하는 N-채널 MOSFET(10)는 공통 게이트(B,C,D)로 연결된 N-채널 MOSFET들(20,30,40)과 P-채널 MOSFET들(50,60,70)과 독립된 게이트(A)로부터 동작 전압을 인가받는다. 한편, 스위치 소자로 동작하는 N-채널 MOSFET(10)도 자체 채널 저항을 가지므로, 상기한 표 3과 같은 저항 값을 나타낸다.
한편, 도 4에 도시된 바와 같이, 입력 노드(P1)와 출력 노드(P2) 간에는 금속 라인으로 연결되어 전기적으로 연결되며, N-채널 MOSFET들(10,20,30,40)과 P-채널 MOSFET들(50,60,70) 각각은 콘택 플러그(Contact plug)를 통해 금속 라인과 전기적으로 연결된다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자 구조를 나타낸 회로도.
도 2는 본 발명의 제2 실시 예에 따른 반도체 소자 구조를 나타낸 회로도.
도 3은 본 발명의 제3 실시 예에 따른 반도체 소자 구조를 나타낸 회로도.
도 4는 도 3에 도시된 회로에 해당하는 소자 설계 구조를 나타낸 단면도.
*도면의 주요부분에 대한 부호의 설명*
10, 20, 30, 40 : N-채널 MOSFET
50, 60, 70 : P-채널 MOSFET

Claims (6)

  1. 입력 노드와 출력 노드 간 전기적 연결 사이에, 서로 직렬 연결되는 제1 타입의 MOSFET들을 포함하는 제1 트랜지스터 그룹과 서로 직렬 연결되는 제2 타입의 MOSFET들을 포함하는 제2 트랜지스터 그룹을 병렬 연결하여 형성되는 가변 저항;
    상기 입력 노드에 상기 제1 및 2 트랜지스터 그룹의 온/오프를 위한 스위치 소자를 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 입력 노드와 상기 스위치 소자 사이에 제1 저항을 더 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 제1 트랜지스터 그룹의 MOSFET들과 상기 스위치 소자는 N-채널 MOSFET이고, 상기 제2 트랜지스터 그룹의 MOSFET들은 P-채널 MOSFET인 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 제1 트랜지스터 그룹과 상기 제2 트랜지스터 그룹은 동일한 개수의 MOSFET을 구비하되, 상기 제1 트랜지스터 그룹의 K번째 MOSFET와 상기 제2 트랜지스터 그룹의 K번째 MOSFET는 공통 게이트 연결되는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 제1 트랜지스터 그룹과 상기 제2 트랜지스터 그룹은 동일한 개수의 MOSFET를 구비하되, 상기 제1 트랜지스터 그룹에 속하는 K번째 MOSFET의 소스단과 상기 제2 트랜지스터 그룹에 속하는 K번째 MOSFET의 드레인단 사이에 제2 저항과, 상기 제1 트랜지스터 그룹에 속하는 K번째 MOSFET의 드레인단과 상기 제2 트랜지스터 그룹에 속하는 K번째 MOSFET의 소스단 사이에 제3 저항을 더 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서, 상기 제1 트랜지스터 그룹에 속하는 마지막 MOSFET의 드레인단과 상기 출력 노드 사이에 제4 저항과, 상기 제2 트랜지스터 그룹에 속하는 마지막 MOSFET 소스단과 상기 출력 노드 사이에 제5 저항을 더 구비하는 것을 특징으로 하는 반도체 소자.
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