KR20100028171A - 무선통신 시스템에서 스크램블링 장치 및 방법 - Google Patents

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Abstract

본 발명은 무선통신 시스템에서 무선통신 시스템에서 스크램블링(scrambling)에 관한 것으로, 송신단은, 송신 비트열에 적용될 변조 방식에 따라 상기 송신 비트열에 적용될 스크램블링 방식을 선택하는 선택기와, 다수의 변조 방식들 각각에 대응되는 스크램블링 방식에 따라 상기 송신 비트열을 스크램블링하는 다수의 스크램블러들과, 상기 다수의 변조 방식들에 따라 스크램블링된 송신 비트열을 변조하는 다수의 변조기들을 포함하며, 변조 방식에 따라 스크램블링의 입출력 단위를 변경함으로써, 심벌 생성을 위한 버퍼링 시간이 감소되며, 이로 인해, 송신단의 처리 시간이 감소된다.
Figure P1020080087073
스크램블링(scrambling), 변조 방식(modulation scheme), 버퍼링(buffering)

Description

무선통신 시스템에서 스크램블링 장치 및 방법{APPARATUS AND METHOD FOR SCRAMBLING IN A WIRELESS COMMUNICATION SYSTEM}
본 발명은 무선통신 시스템에 관한 것으로, 특히, 무선통신 시스템에서 스크램블링(scrambling)을 위한 장치 및 방법에 관한 것이다.
무선통신 시스템에서 송신단에서 수신단으로 전달되는 정보 비트열은 부호화 및 변조를 통해 심벌들로 변환되고, 시스템의 물리 계층 규격에 따라 RF(Radio Frequency) 대역의 신호로 변환된 후 송신된다. 이때, 상기 정보 비트열은 일정 단위의 크기로 구분되고, CRC(Cyclic Redundancy Check) 처리된다. 상기 CRC 처리는 송신단 및 수신단에서 미리 약속된 CRC 코드를 이용하여 다항식 연산을 수행함으로써 전송 오류의 발생 여부를 판단하기 위한 절차이다. 만일, 송신 비트들이 모두 '0'인 경우, 수신단의 CRC 처리 결과는 '0'이 된다. 하지만, 모두 '0'이 아닌 비트들이 송신되더라도 채널의 열화로 인해 모든 비트들이 수신되지 않은 경우에도, 수신단의 CRC 처리 결과는 '0'이 된다. 즉, 모든 송신 비트들이 채널 열화로 인해 유실되더라도, 수신단은 전송 오류가 없다고 잘못 판단하게 된다.
따라서, 송신단 및 수신단은 송신 비트들이 모두 '0'인 경우를 검출하기 위해 스크램블링(scrambling) 및 디스크램블링(descrambling)을 수행한다. 일반적으로, 스크램블링은 쉬프트 레지스터(shift register)로 구성된 스크램블러를 통해 수행된다. 이후, 상기 스크램블링된 비트열은 심벌들로 변환된다. 이때, 변조 방식에 따라 하나의 심벌을 생성하기 위해 필요한 비트의 개수가 달라진다. 예를 들어, BPSK(Binary Phase Shift keying) 방식은 경우 심벌당 1개의 비트를, QPSK(Quadrature Phase Shift keying) 방식은 심벌당 2개의 비트들을, 16QAM(16 Quadrature Amplitude Modulation) 방식은 심벌당 4개의 비트들을 필요로 한다.
하지만, 상기 스크램블러는 비트 단위의 입력 및 비트 단위의 출력을 가진다. 즉, 길이 N개의 비트들이 순차적으로 입력되고, 길이 N개의 스크램블링된 비트들이 순차적으로 출력된다. 따라서, QPSK 방식 이상의 고차 변조 방식을 사용하는 경우, 매 심벌 생성을 위해 필요한 개수의 비트들이 버퍼링(buffering)되어야 한다. 그리고, 상기 버퍼링으로 인해 송신 비트열을 송신하기 위해 소요되는 처리 시간이 증가한다.
상술한 바와 같이, 스크램블러의 비트 단위 입출력으로 인해, 심벌당 다수의 비트들이 매핑되는 변조 방식 사용 시 버퍼링이 요구된다. 더욱이, 변조차수가 높아질수록 버퍼링으로 인해 소요되는 처리 시간이 길어진다. 이로 인해, 시스템에서 요구되는 신호 처리 시간을 만족시키기 위해 다른 연산에 소요되는 시간을 감소시키거나 또는 상기 스크램블러의 동작 클록을 빠르게 하여야 한다. 따라서, 상기 버퍼링으로 인해 소요되는 처리 시간을 감소시키기 위한 대안이 필요하다.
따라서, 본 발명의 목적은 무선통신 시스템에서 스크램블링(scrambling) 이후 심벌 생성을 위한 버퍼링으로 인해 소요되는 처리 시간을 감소시키기 위한 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 광대역 무선통신 시스템에서 변조 방식에 따라 서로 다른 스크램블링 방식을 적용하기 위한 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 광대역 무선통신 시스템에서 변조 방식에 따라 스트램블링의 입출력 단위를 조절하기 위한 장치 및 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 제1견지에 따르면, 무선통신 시스템에서 송신단 장치는, 송신 비트열에 적용될 변조 방식에 따라 상기 송신 비트열에 적용될 스크램블링(scrambling) 방식을 선택하는 선택기와, 다수의 변조 방식들 각각에 대응되는 스크램블링 방식에 따라 상기 송신 비트열을 스크램블링하는 다수의 스크램블러들과, 상기 다수의 변조 방식들에 따라 스크램블링된 송신 비트열을 변조하는 다수의 변조기들을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2견지에 따르면,무선통신 시스템에서 송신단의 동작 방법은, 송신 비트열에 적용될 변조 방식에 따라 상기 송신 비트열에 적용될 스크램블링 방식을 선택하는 과정과, 선택된 스크램블링 방식에 따라 상기 송신 비트열을 스크램블링하는 과정과, 상기 변조 방식에 따라 스크램블링된 송신 비트열을 변조하는 과정을 포함하는 것을 특징으로 한다.
무선통신 시스템에서 변조 방식에 따라 스크램블링의 입출력 단위를 변경함으로써, 심벌 생성을 위한 버퍼링 시간이 감소되며, 이로 인해, 송신단의 처리 시간이 감소된다. 더욱이, 본 발명에 따르는 경우, 변조 방식의 차수가 높을수록 버퍼링 시간의 감소 효과가 크다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우, 그 상세한 설명은 생략한다.
이하 본 발명은 무선통신 시스템에서 스크램블러의 출력을 버퍼링(buffering)함으로 인해 소요되는 처리 시간을 감소시키기 위한 기술에 대해 설명한다. 이하 본 발명은 주파수 분할 다중(Orthogonal Frequency Division Multiplexing, 이하 'OFDM'이라 칭함)/직교 주파수 분할 다중 접속(Orthogonal Frequency Division Multiple Access, 이하 'OFDMA'이라 칭함) 방식의 무선통신 시 스템을 예로 들어 설명하며, 다른 방식의 무선통신 시스템에도 동일하게 적용될 수 있다.
본 발명에 따르는 송신단은 심벌 생성을 위한 버퍼링 시간을 감소시키기 위해 스크림블링 수행 전 변조 차수를 확인하고, 변조 차수에 대응되는 스크램블러를 이용하여 스크램블링을 수행한다. 즉, 본 발명에 따른 송신단은 다수의 스크램블러들을 구비하며, 상기 다수의 스크램블러들 각각은 각 변조 차수에 최적화되도록 설계된다. 다시 말해, 상기 다수의 스크램블러들 각각은 대응되는 변조 차수에 따른 하나의 심벌을 생성하기 위해 필요한 개수의 비트들을 하나의 단위로 처리한다. 예를 들어, QPSK(Quadrature Phase Shift Keying) 방식을 위한 스크램블러는 2개의 비트들을 동시에 입력받아 2개의 비트들을 동시에 출력한다.
구체적인 예로, QPSK 방식을 위한 스크램블러 및 16QAM(16 Quadrature Amplitude Modulation) 방식을 위한 스크램블러의 구성의 예는 도 1a 및 도 2a에 도시된 바와 같다.
상기 도 1a를 참고하면, QPSK 방식을 위한 스크램블러는 2개의 입력단자들 및 2개의 출력단자들을 가진다. 제1입력단자(101)를 통해 짝수 번째 비트들이 입력되고, 제2입력단자(102)를 통해 홀수 번째 비트들이 입력된다. 그리고, 제1출력단자(121) 및 제2출력단자(122)를 통해 2개의 비트들이 출력되며, 상기 제1출력단자(121) 및 상기 제2출력단자(122)를 통해 동시에 출력된 2개의 비트들이 하나의 QPSK 심벌을 생성하기 위해 사용된다. 또한, 상기 QPSK 방식을 위한 스크램블러는 비트열 X(n)을 순환시키는 31개의 레지스터들 및 XOR(eXclusive OR) 연산기들로 구성된 제1순환기(141) 및 비트열 Y(n)을 순환 시키는 31개의 레지스터들 및 XOR 연산기들로 구성된 제2순환기(142)를 포함한다. 여기서, 상기 X(n)의 초기 값은 '1000…000(31)'이고, 상기 Y(n)의 초기 값은 미리 약속된 스크램블링 시퀀스이다.
상기 제1순환기(141) 및 상기 제2순환기(142) 각각에 포함된 31개의 레지스터들은 2개의 레지스터열들을 이루고 있으며, 각 레지스터열의 출력들은 스크램블러의 입력 비트들과 XOR 연산되며, 상기 XOR 연산의 결과가 스크램블러의 출력이 된다. 즉, 하나의 출력 비트는 상기 제1순환기(141)의 하나의 레지스터열의 출력, 상기 제2순환기(142)의 하나의 레지스터열의 출력 및 하나의 입력 비트가 XOR됨으로써 생성된다. 그리고, 각 레지스터열의 마지막 레지스터의 출력은 적어도 하나의 다른 레지스터의 출력과 XOR 연산된 후, 다른 레지스터열의 첫번째 레지스터로 입력된다.
상기 도 1a와 같은 구조의 스크램블러를 사용하는 경우, 심벌의 출력 타이밍은 도 1b와 같다. 상기 도 1b에 도시된 바와 같이, 버퍼링 지연 없이 32개의 정보 비트들이 16 사이클 동안 처리됨으로써, 16사이클 동안 16개의 QPSK 심벌들이 생성된다.
상기 도 2a를 참고하면, 16QAM 방식을 위한 스크램블러는 4개의 입력단자들 및 4개의 출력단자들을 가진다. 제1입력단자(201)를 통해 4n 번째 비트들이 입력되고, 제2입력단자(202)를 통해 4n+1 번째 비트들이 입력되고, 제3입력단자(203)를 통해 4n+2 번째 비트들이 입력되고, 제4입력단자(204)를 통해 4n+3 번째 비트들이 입력된다. 그리고, 제1출력단자(221), 제2출력단자(222), 제3출력단자(223) 및 제4출력단자(224)를 통해 4개의 비트들이 출력되며, 상기 제1출력단자(221) 내지 상기 제4출력단자(224)를 통해 동시에 출력된 4개의 비트들이 하나의 16QAM 심벌을 생성하기 위해 사용된다. 또한, 상기 16QAM 방식을 위한 스크램블러는 비트열 X(n)을 순환시키는 31개의 레지스터들 및 XOR 연산기들로 구성된 제1순환기(241) 및 비트열 Y(n)을 순환 시키는 31개의 레지스터들 및 XOR 연산기들로 구성된 제2순환기(242)를 포함한다. 여기서, 상기 X(n)의 초기 값은 '1000…000(31)'이고, 상기 Y(n)의 초기 값은 미리 약속된 스크램블링 시퀀스이다.
상기 제1순환기(241) 및 상기 제2순환기(242) 각각에 포함된 31개의 레지스터들은 4개의 레지스터열들을 이루고 있으며, 각 레지스터열의 출력들은 스크램블러의 입력 비트들과 XOR 연산되며, 상기 XOR 연산의 결과가 스크램블러의 출력이 된다. 즉, 하나의 출력 비트는 상기 제1순환기(241)의 하나의 레지스터열의 출력, 상기 제2순환기(242)의 하나의 레지스터열의 출력 및 하나의 입력 비트가 XOR됨으로써 생성된다. 그리고, 각 레지스터열의 마지막 레지스터의 출력은 적어도 하나의 다른 레지스터의 출력과 XOR 연산된 후, 다른 레지스터열의 첫번째 레지스터로 입력된다.
상기 도 2a와 같은 구조의 스크램블러를 사용하는 경우, 심벌의 출력 타이밍은 도 2b와 같다. 상기 도 2b에 도시된 바와 같이, 버퍼링 지연 없이 32개의 정보 비트들이 8 사이클 동안 처리됨으로써, 8 사이클 동안 8개의 QPSK 심벌들이 생성된다.
도 3은 본 발명의 실시 예에 따른 무선통신 시스템에서 송신단의 블록 구성을 도시하고 있다.
상기 도 3에 도시된 바와 같이, 상기 송신단은 부호화기(302), 스크램블링선택기(304), 다수의 스크램블러들(306-1 내지 306-N), 다수의 변조기들(308-1 내지 308-N), DFT연산기(310), IFFT(Inverse Fast Fourier Transform)연산기(312), RF(Radio Frequency)송신기(314)를 포함하여 구성된다.
상기 부호화기(302)는 송신될 정보 비트열을 부호화한다. 예를 들어, 상기 부호화기는 LDPC(Low Density Parity Code) 기법 또는 터보 부호화(turbo coding) 기법 등에 따라 부호화를 수행한다. 상기 스크램블링선택기(304)는 송신 비트열에 적용될 변조 방식에 따라 상기 송신 비트열에 적용될 스크램블링 방식을 선택하고, 상기 부호화기(302)로부터 제공되는 부호화된 비트열을 선택된 스크램블링 방식에 따르는 스크램블러(306)로 제공한다. 이때, 상기 스크램블링선택기(304)는 선택된 스크램블링 방식에 대응되는 변조 방식의 심벌을 생성하기 위해 필요한 개수의 비트들을 하나의 단위로 제공한다.
상기 다수의 스크램블러들(306-1 내지 306-N) 각각은 상기 다수의 변조기 들(308-1 내지 308-N)의 변조 방식들 각각에 대응되는 스크램블링 방식에 따라 비트열을 스크램블링한다. 즉, 상기 다수의 스크램블러들(306-1 내지 306-N) 각각은 대응되는 변조 방식의 하나의 심벌을 생성하기 위해 필요한 수의 비트들을 입출력 단위로 사용한다. 예를 들어, 제1스크램블러(306-1)가 QPSK 방식에 대응되는 경우, 상기 제1스크램블러(306-1)는 2개의 비트들을 입출력단위로 사용함으로써, 한 사이클 동안 2개의 비트들을 입력받고, 2개의 비트들을 출력한다. 이때, 상기 다수의 스크램블러들(306-1 내지 306-N)은 미리 약속된 스크램블링 시퀀스를 이용하여 스크램블링을 수행한다. 예를 들어, 다수의 스크램블러들(306-1 내지 306-N) 중 일부는 상기 도 1a 및 상기 도 2a와 같이 구성된다.
상기 다수의 변조기들(308-1 내지 308-N)은 서로 다른 변조 방식에 따라 스크램블링된 비트열을 변조한다. 이때, 상기 다수의 변조기들(308-1 내지 308-N) 각각은 대응되는 스크램블러(306)로부터 심벌을 생성하기 위해 필요한 개수의 비트들을 동시에 제공받는다. 즉, 상기 다수의 변조기들(308-1 내지 308-N)은 비트의 버퍼링 없이 심벌들을 생성한다.
상기 DFT연산기(310)는 주파수 축에서의 신호 처리를 위하여 DFT 연산을 통해 상기 심벌들을 주파수 영역의 값들로 변환한다. 상기 IFFT연산기(312)는 상기 주파수 영역의 값들을 주파수 영역에 매핑한 후, IFFT 연산을 통해 상기 주파수 영역의 값들을 시간 영역의 신호로 변환한다. 상기 RF송신기(314)는 상기 IFFT연산기(312)로부터 제공되는 신호를 RF 대역 신호로 상승변환한 후, 안테나를 통해 송신한다.
상기 도 3에 도시된 바와 같이, 상기 송신단은 상기 DFT연산기(310)를 포함한다. 상기 DFT연산기(310)는 상기 송신단이 단말인 경우에 포함되며, 다수의 단말들 간 다중 접속을 위한 주파수 축에서의 신호 처리를 위한 구성이다. 따라서, 상기 송신단이 기지국인 경우, 상기 DFT연산기(310)는 포함되지 않을 수 있다.
도 4는 본 발명의 실시 예에 따른 무선통신 시스템에서 송신단의 동작 절차를 도시하고 있다.
상기 도 4를 참고하면, 상기 송신단은 401단계에서 송신 비트열을 부호화한다. 예를 들어, 상기 송신단은 LDPC 기법 또는 터보 부호화 기법 등에 따라 부호화를 수행한다.
상기 부호화를 수행한 후, 상기 송신단은 403단계로 진행하여 부호화된 비트열에 적용될 변조 방식의 변조 차수를 확인한다. 상기 변조 방식은 수신단과의 채널 품질 및 사용 가능한 자원량 등에 의해 결정되며, 상기 도 4에 도시된 절차의 수행 전에 결정된다.
상기 변조 차수를 확인한 후, 상기 송신단은 405단계로 진행하여 확인된 변조 차수에 대응되는 방식으로 부호화된 비트열을 스크램블링한다. 즉, 상기 송신단은 상기 변조 방식의 하나의 심벌을 생성하기 위해 필요한 수의 비트들을 입출력 단위로 사용하는 스크램블링을 수행한다. 이때, 상기 송신단은 미리 약속된 스크램블링 시퀀스를 이용하여 스크램블링을 수행한다.
상기 스크램블링을 수행한 후, 상기 송신단은 407단계로 진행하여 스크램블 링된 비트열을 변조한다. 즉, 상기 송신단은 미리 결정된 변조 방식에 따라 상기 스크램블링된 비트열을 심벌들로 변환한다. 이때, 상기 스크램블링은 하나의 심벌을 생성하기 위해 필요한 수의 비트들을 입출력 단위로 수행되므로, 상기 수신단은 비트의 비퍼링 없이 한 사이클마다 하나의 심벌을 생성한다.
상기 스크램블링된 비트열을 변조한 후, 상기 송신단은 409단계로 진행하여
상기 심벌들을 자원에 매핑한 후 송신한다. 예를 들어, 상기 송신단이 단말인 경우, 상기 송신단은 DFT 연산을 통해 상기 심벌들을 주파수 영역의 값들로 변환한 후, IFFT 연산을 통해 상기 주파수 영역의 값들을 시간 영역의 신호로 변환한다. 그리고, 상기 송신단은 상기 시간 영역의 신호를 RF 대역 신호로 상승변환한 후, 안테나를 통해 송신한다. 반면, 상기 송신단이 기지국인 경우, 상기 송신단은 상기 심벌들을 부반송파에 매핑한 후, IFFT 연산을 통해 상기 부반송파에 매핑된 심벌들을 시간 영역의 신호로 변환한다. 그리고, 상기 송신단은 상기 시간 영역의 신호를 RF 대역 신호로 상승변환한 후, 안테나를 통해 송신한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1a는 본 발명에 따른 무선통신 시스템에서 QPSK(Quadrature Phase Shift keying) 방식을 위한 스크램블러(scrambler) 구조의 예를 도시하는 도면,
도 1b는 본 발명에 따른 무선통신 시스템에서 QPSK 방식을 위한 스크램블러의 출력 타이밍을 도시하는 도면,
도 2a는 본 발명에 따른 무선통신 시스템에서 16QAM(16 Quadrature Amplitude Modulation) 방식을 위한 스크램블러 구조의 예를 도시하는 도면,
도 2b는 본 발명에 따른 무선통신 시스템에서 16QAM 방식을 위한 스크램블러의 출력 타이밍을 도시하는 도면,
도 3은 본 발명의 실시 예에 따른 무선통신 시스템에서 송신단의 블록 구성을 도시하는 도면,
도 4는 본 발명의 실시 예에 따른 무선통신 시스템에서 송신단의 동작 절차를 도시하는 도면.

Claims (2)

  1. 무선통신 시스템에서 송신단 장치에 있어서,
    송신 비트열에 적용될 변조 방식에 따라 상기 송신 비트열에 적용될 스크램블링(scrambling) 방식을 선택하는 선택기와,
    다수의 변조 방식들 각각에 대응되는 스크램블링 방식에 따라 상기 송신 비트열을 스크램블링하는 다수의 스크램블러들과,
    상기 다수의 변조 방식들에 따라 스크램블링된 송신 비트열을 변조하는 다수의 변조기들을 포함하는 것을 특징으로 하는 장치.
  2. 무선통신 시스템에서 송신단의 동작 방법에 있어서,
    송신 비트열에 적용될 변조 방식에 따라 상기 송신 비트열에 적용될 스크램블링(scrambling) 방식을 선택하는 과정과,
    선택된 스크램블링 방식에 따라 상기 송신 비트열을 스크램블링하는 과정과,
    상기 변조 방식에 따라 스크램블링된 송신 비트열을 변조하는 과정을 포함하는 것을 특징으로 하는 방법.
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