KR20100027975A - 반도체 장치의 제조 방법 - Google Patents
반도체 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20100027975A KR20100027975A KR1020090080425A KR20090080425A KR20100027975A KR 20100027975 A KR20100027975 A KR 20100027975A KR 1020090080425 A KR1020090080425 A KR 1020090080425A KR 20090080425 A KR20090080425 A KR 20090080425A KR 20100027975 A KR20100027975 A KR 20100027975A
- Authority
- KR
- South Korea
- Prior art keywords
- pressure
- processing chamber
- substrate
- film
- compound gas
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 203
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 132
- 239000007789 gas Substances 0.000 claims abstract description 112
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 96
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 89
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 13
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 13
- 239000001257 hydrogen Substances 0.000 claims abstract description 13
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 13
- 238000012545 processing Methods 0.000 claims description 110
- 238000002955 isolation Methods 0.000 claims description 64
- 150000003377 silicon compounds Chemical class 0.000 claims description 58
- 230000015572 biosynthetic process Effects 0.000 claims description 46
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 24
- 238000011946 reduction process Methods 0.000 claims description 22
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 18
- 230000006837 decompression Effects 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 14
- 230000001678 irradiating effect Effects 0.000 claims description 12
- 238000002230 thermal chemical vapour deposition Methods 0.000 claims description 10
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 claims description 2
- HMMGMWAXVFQUOA-UHFFFAOYSA-N octamethylcyclotetrasiloxane Chemical compound C[Si]1(C)O[Si](C)(C)O[Si](C)(C)O[Si](C)(C)O1 HMMGMWAXVFQUOA-UHFFFAOYSA-N 0.000 claims description 2
- 229920001296 polysiloxane Polymers 0.000 abstract description 8
- 150000001875 compounds Chemical class 0.000 abstract description 4
- 239000000463 material Substances 0.000 description 30
- 238000005229 chemical vapour deposition Methods 0.000 description 28
- 238000005530 etching Methods 0.000 description 20
- 239000011261 inert gas Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000007254 oxidation reaction Methods 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 11
- 239000000126 substance Substances 0.000 description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 7
- 239000007795 chemical reaction product Substances 0.000 description 7
- 239000005416 organic matter Substances 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- -1 polysiloxane Polymers 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 238000011068 loading method Methods 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000011049 filling Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 238000011144 upstream manufacturing Methods 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- WZJUBBHODHNQPW-UHFFFAOYSA-N 2,4,6,8-tetramethyl-1,3,5,7,2$l^{3},4$l^{3},6$l^{3},8$l^{3}-tetraoxatetrasilocane Chemical compound C[Si]1O[Si](C)O[Si](C)O[Si](C)O1 WZJUBBHODHNQPW-UHFFFAOYSA-N 0.000 description 2
- 229910018557 Si O Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 125000000217 alkyl group Chemical group 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000007792 gaseous phase Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- CXQXSVUQTKDNFP-UHFFFAOYSA-N octamethyltrisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)O[Si](C)(C)C CXQXSVUQTKDNFP-UHFFFAOYSA-N 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 229920001709 polysilazane Polymers 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 150000004756 silanes Chemical class 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
- C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
- C23C16/40—Oxides
- C23C16/401—Oxides containing silicon
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
- C23C16/52—Controlling or regulating the coating process
-
- H01L21/205—
Landscapes
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Engineering & Computer Science (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
Abstract
높은 어스펙트비로 좁은 폭의 홈에, 실리콘 산화막을 매립하는 것이 가능한, 스루풋이 높은 반도체 제조 방법을 제공한다. 반도체 장치의 제조 방법에서, 기판을 처리실 내로 반입하는 공정과, 탄소 및 수소를 함유하는 실리콘 화합물 가스를 처리실 내에 공급하여, 처리실 내를 제1 압력의 상태로 하는 공정과, 처리실 내를 상기 제1 압력으로 한 상태에서, 처리실 내에 공급된 실리콘 화합물 가스에 자외광을 조사하여, 기판 상에 실리콘 산화막을 형성하는 공정과, 처리실 내를 상기 제1 압력보다도 낮은 제2 압력의 상태로 하는 감압 처리 공정을 행한다. 이에 의해, 고어스팩트비로 좁은 폭의 홈 내에, 치밀한 실리콘 산화막을 형성할 수 있다.
기판 처리실, 자외광 발광부, 자외광 투과창, 온도 검출기, 제어부
Description
본 발명은, 자외광을 이용한 기판 처리 기술에 관한 것으로, 예를 들면 반도체 집적 회로(이하, IC라고 함)가 만들어 넣어지는 반도체 기판(예를 들면, 반도체 웨이퍼)에, 산화막 등을 퇴적(디포지션)하여 성막하거나 하는 점에서 유효한, 반도체 장치의 제조 방법과 제조 장치에 관한 것이다.
IC의 제조에서는, IC의 고집적화에 수반하여, IC를 구성하는 트랜지스터 등의 회로 소자의 미세화가 요구되고 있다. 그 때문에, IC의 소자 분리 형성 방법으로서, 현재로는 치수의 제어성이 우수하고, 또한 점유 면적이 작은 STI(Shallow Trench Isolation)법이 이용되고 있다. STI법은, 반도체 기판에 홈을 형성한 후, TEOS(테트라에톡시실란)와 O3(오존)을 이용한 상압 CVD(Chemical Vapor Deposition)법이나, TEOS를 이용한 플라즈마 CVD법 등에 의해, 상기 형성한 홈 내에 절연막을 매립함으로써, 소자 분리 영역을 형성하는 것이다.
그러나, 최근에는 점점더 IC의 고집적화가 진행되어, 소자 분리 홈의 폭이 0.1㎛ 이하로 되어, 소자 분리 홈의 깊이와 폭과의 비인 어스펙트비(홈의 깊이/홈 의 폭)가 더욱 증대되고 있다. 그 때문에, 종래 사용되어 온 상기 상압 CVD법 등에서는, 소자 분리 홈 내에, 후술하는 보이드나 심을 만들지 않고, 절연막을 매립하는 것이 곤란하게 되어 왔다.
그 이유 중 하나는, 종래의 상압 CVD법 등에서는, 홈 내의 개구부에서의 절연막의 성막 속도가, 홈 내의 안쪽부(저부)에서의 성막 속도보다도 빠르기 때문이다. 홈 내의 개구부에서의 성막 속도가, 안쪽부보다도 빠르기 때문에, 안쪽부에 절연막을 충분히 매립하기 전에, 개구부가 절연막으로 막아지게 된다. 이와 같이, 홈 내의 개구부가 안쪽부보다도 두껍게 성막되는 것을, 오버행(over-hang)이라고 부른다.
홈 내의 개구부에서의 절연막의 성막 속도가, 안쪽부보다도 빠른 이유는, 다음과 같다. 종래 사용되어 온 상압 CVD법이나 플라즈마 CVD법에서는, 열 등에 의해 재료 가스를 분해하고, 화학 반응이 기상에서 일어나 반응 생성물이 기판에 부착됨으로써 절연막이 형성된다. 이 때문에, 성막 속도는 재료 가스의 공급 속도나 기상에서의 재료 가스의 반응 속도, 반응 생성물의 기판에의 부착 확률에 의해 율속된다.
반응 생성물의 기판에의 부착 확률이 1에 가까운 공급 율속의 조건에서는, 홈 내의 개구부에의 절연막의 성막 속도가, 홈 내의 안쪽부에의 성막 속도보다도 빠르기 때문에, 홈 내의 안쪽부에 절연막을 충분히 매립하기 전에, 홈 내의 개구부가 절연막으로 막아져, 보이드라고 불리는 공극이 형성된다. 반응 생성물의 기판에의 부착 확률이 0에 가까운 반응 율속의 조건에서도, 절연막은 홈의 양측의 측벽 으로부터 성장하기 때문에, 양측의 절연막의 이음매에서, 심이라고 불리는 슬릿 형상의 결함이 발생한다. 이 심이라고 하는 현상은, 원리적으로 100％의 단차 피복성을 갖는 ALD(Atomic Layer Deposition)법의 경우에서도, 불가피하다. 미세화 기술에 대응하는 ALD법에 관한 기판 처리 장치가, 예를 들면 특허 문헌 1에 개시되어 있다.
오버행에 의한 홈 내의 개구부의 폐색에 대해, 예를 들면 HDP(High Density Plasma) CVD법에서는, 성막 후에, 아르곤 등의 불활성 가스에 의한 이온 에칭을 행하고, 성막 시에 형성된 오버행을 깎아, 홈 내의 개구부의 수복을 행하는 예가 있다. 그러나, 이 방법에서도, 홈의 폭이 65㎚ 이하, 또한 어스펙트비가 5 이상인 경우에는, 보이드를 형성하지 않고, 홈 내의 안쪽부에 절연막을 매립하는 것은 곤란하다.
또한, 전술한 소자의 미세화에 수반하여, 개개의 소자의 전극 간격도 좁아져 왔다. 일반적으로, IC 등의 반도체 장치에서는, 반도체 기판 상에 형성된 트랜지스터, 저항 및 캐패시터 등의 소자 전극과 그 상방에 형성되는 금속 배선 사이에, PMD(Pre Metal Dielectric)막이라고 불리는 층간 절연막이 형성되어 있고, 이 PMD막은 소자 전극과, 그 소자 전극의 상층의 금속 배선 사이를 절연할 뿐만 아니라, 반도체 기판 상에 형성된 소자 전극과 소자 전극 사이를 매립하여, 각 층의 평탄성을 확보하는 것이다.
종래는, 이 PMD막으로서, 붕소 또는 인 등의 불순물을 함유한 실리콘 산화막을 CVD법에 의해 퇴적한 후에, 가열 처리에 의해 절연막을 리플로우시킴으로써 소 자 전극간을 매립하는 방법이나, 실리콘 산화막의 퇴적과 스퍼터 에칭이 동시에 진행됨으로써 소자 전극간을 매립하는 HDP-TEOS법이 이용되어 왔다. 그러나, 소자 전극 간격의 미세화에 의해, 이들 성막 기술에서는 소자 전극간에 보이드나 심을 만들지 않고 절연막을 매립하는 것이 곤란하게 되어 왔다.
그 이유는, 전술한 소자 분리 홈의 경우와 마찬가지로, 전극간의 개구부가 막히는 오버행이 발생하여, 전극간의 내부에 보이드가 발생하기 때문이다. 이 대책으로서, 예를 들면 과수소화 실란잔 중합체 용액의 도포막(PSZ:Polysilazane)을 스핀 코트함으로써, 소자간에 퇴적하고, 그 후 고온 수증기 산화에 의해 산화ㆍ중합 반응을 촉진시킴으로써, 절연막을 형성하는 SOD(Spin On Dielectric)법을 이용한 매립 기술이 개발되어 있다.
그러나, 고온 수증기 산화 프로세스는, 앞서 형성되어 있는 터널 절연막의 신뢰성을 열화시키기 쉽다. 그 때문에, 수증기 산화 프로세스의 온도나 수증기량의 최적화가 도모되어 있지만, 그 최적화는 간단하지 않다. 수증기 산화 조건(온도 등)을 지나치게 경감한 경우에는, 미세한 전극간 내부에서의 PSZ막의 산화 반응이 충분히 진행되지 않기 때문에, 소자간의 내압이 저하되어, 신뢰성 불량이 발생한다.
[선행 기술 문헌]
[특허 문헌 1] 일본 특허 공개 제2006-80291호 공보
본 발명의 목적은, 높은 어스펙트비로 좁은 폭의 소자 분리 홈 내에 절연막을 매립하는 것, 혹은 간격이 좁은 소자 전극과 소자 전극 사이에 절연막을 매립하는 것이 가능한, 반도체 장치의 제조 방법이나 제조 장치를 제공하는 것이다.
본원에서 개시되는 발명 중, 대표적인 것은, 다음과 같다.
즉, 기판을 처리실 내로 반입하는 공정과, 탄소 및 수소를 함유하는 실리콘 화합물 가스를 처리실 내에 공급하여, 처리실 내를 제1 압력의 상태로 하는 공정과, 처리실 내를 상기 제1 압력으로 한 상태에서, 처리실 내에 공급된 실리콘 화합물 가스에 자외광을 조사하여, 기판 상에 실리콘 산화막을 형성하는 공정과, 처리실 내를 상기 제1 압력보다도 낮은 제2 압력의 상태로 하는 감압 처리 공정을 갖는 반도체 장치의 제조 방법이다.
이와 같이 반도체 장치의 제조 방법을 구성하면, 고어스팩트비로 좁은 폭의 홈 내에, 치밀한 실리콘 산화막을 형성할 수 있다.
본 발명의 반도체 장치의 제조 방법을 실시하는 반도체 제조 장치의 구성예에 대해서, 도 1을 이용하여 설명한다. 도 1은, 본 발명의 반도체 장치의 제조 방법을 실시 가능한 반도체 제조 장치(100)의 수직 단면도이다. 도 1에서, 참조 부호 1은, 그 내부에서 기판을 처리하는 기판 처리실, 즉 본 발명의 반도체 장치 제조 공정을 행하는 기판 처리실이다. 참조 부호 2는 처리 대상의 기판이며, 그 기 판(2) 상에 IC가 형성된다. 참조 부호 3은, 기판(2)을 처리할 때에, 기판(2)을 재치하는 서셉터(기판 재치부)이다. 참조 부호 4는, 자외광을 발광하는 발광부이다. 참조 부호 5는, 상기 발광부(4)로부터 발광된 자외광을, 처리실(1) 내에 투과시키는 투과창이며, 본 실시 형태에서는 석영으로 구성된다. 참조 부호 6은, 기판(2)을 가열하기 위한 히터 유닛이며, 본 실시 형태에서는 저항 히터로 구성되어 있다. 참조 부호 7은, 기판(2)의 온도를 검출하기 위한 온도 검출기이다. 참조 부호 8은, 유기물(탄소, 수소)의 잔류량을 계측하는 잔류 가스 계측계이다. 참조 부호 9는, 처리실(1) 내의 압력 등을 제어하는 제어부이다. 히터 유닛(6)과 온도 검출기(7)는, 제어부(9)에 전기적으로 접속된다. 제어부(9)는, 기판(2)의 온도가 원하는 타이밍에서 원하는 온도 분포로 되도록, 상기 온도 검출기(7)에 의해 검출된 온도 정보에 기초하여, 히터 유닛(6)에의 통전량을 제어한다.
본 반도체 제조 장치(100)에서는, 발광부(4)의 내부에는, 엑시머 램프를 구비함과 함께, 아르곤(Ar2), 크립톤(Kr2), 크세논(Xe2) 등의 희가스가 봉입되어 있다. 이들 희가스를 봉입함으로써, 자외광의 파장을 설정할 수 있다. 예를 들면, Ar2를 봉입한 경우에는 파장 126㎚의 자외광, Kr2를 봉입한 경우에는 파장 146㎚의 자외광, Xe2를 봉입한 경우에는 파장 172㎚의 자외광을 발생할 수 있다. 본 실시 형태에서는, Xe2를 봉입하여 자외광을 발생시킨다. 발생한 자외광은, 석영제의 투과창(5)을 통하여, 기판 처리실(1) 내에 공급된다.
본 발명에서는, 파장이 200㎚ 이하인 진공 자외광을 이용함으로써, 실리콘 화합물 가스를 효율적으로 분해하도록 하고 있다. 파장이 200㎚보다 길면, 실리콘 화합물 가스를 효율적으로 분해할 수 없다.
기판 처리실(1)과 발광부(4)는, 석영제의 투과창(5)에 의해, 기밀하게 분리되어 있다. 따라서, 발광부(4)의 내부의 희가스는, 기판 처리실(1)에 유출되지 않고, 또한 기판 처리실(1) 내의 실리콘 화합물 가스 등이, 발광부(4) 내에 유입하는 일도 없다.
투과창(5)의 내측 표면(기판 처리실(1)측의 면)과, 서셉터(3) 상에 재치된 기판(2) 사이의 거리는, 5∼15㎜가 바람직하다. 이 거리가 지나치게 작으면, 실리콘 화합물 가스에 자외광이 조사되는 시간이 짧기 때문에, 실리콘 화합물 가스가 활성화되기 어려워, 분해하기 어렵다. 또한, 이 거리가 지나치게 크면, 자외광에 의해 활성화한 실리콘 화합물 가스가 활성을 잃어버리기 쉽다.
다음으로, 처리 가스 등의 가스 공급계에 대해서 설명한다. 도 1에 도시한 바와 같이, 처리실(1)의 가스 도입관(14)에는, 실리콘 화합물 가스 공급관(15), 불활성 가스 공급관(45)이 접속되어 있다. 실리콘 화합물 가스 공급관(15)에는, 상류로부터 순서대로, 실리콘 화합물 가스를 공급하는 실리콘 화합물 가스 공급원(13), 유량 제어 장치인 MFC(매스 플로우 컨트롤러)(12), 개폐 밸브(11)가 각각 설치되어 있다. 불활성 가스 공급관(45)에는 상류로부터 순서대로, 예를 들면 N2(질소) 등의 불활성 가스를 공급하는 불활성 가스 공급원(43), MFC(42), 개폐 밸브(41)가 각각 설치되어 있다.
MFC(12, 42) 및 개폐 밸브(11, 41)는, 제어부(9)에 전기적으로 접속되어 있다. 제어부(9)는, 처리실(1) 내에 공급하는 가스의 종류가 원하는 타이밍에서 원하는 가스종으로 되도록, 또한 공급하는 가스의 유량이 원하는 타이밍에서 원하는 유량으로 되도록, MFC(12, 42) 및 개폐 밸브(11, 41)를 제어한다.
실리콘 화합물 가스로서는, 예를 들면 OMTS(옥타메틸트리실록산 : Si2O2(CH3)8), TMCTS(테트라메틸시클로테트라실록산 : [(CH3)HSiO]4), HSQ(하이드로젠실세스퀴옥산 : Hydrogen Silsesquioxane) 등 중 1종류의 가스를 이용할 수 있다.
또한, 실리콘 화합물 가스를 처리실(1) 내에 공급할 때에는, 필요에 따라, 불활성 가스원(43)으로부터 동시에 불활성 가스를 공급하여도 된다. 불활성 가스로서는, 아르곤, 헬륨, 질소 가스 등을 이용할 수 있다.
다음으로, 처리실(1)의 가스 배기계에 대해서 설명한다. 도 1에 도시한 바와 같이, 처리실(1) 내의 분위기를 배기하는 가스 배기관(64)에는, 상류로부터 순서대로, 잔류 가스 계측계(8), 압력 센서(61), 압력 조정 밸브인 APC(Auto Pressure Controller) 밸브(62), 진공 배기 장치인 진공 펌프(63)가 설치되어 있다. 진공 펌프(63)는, 처리실(1) 내의 압력이 소정의 압력(진공도)으로 되도록, 처리실(1) 내를 진공 배기한다. APC 밸브(62), 압력 센서(61), 잔류 가스 계측계(8)는, 제어부(9)에 전기적으로 접속되어 있다. 제어부(9)는, 처리실(1) 내의 압력이 원하는 타이밍에서 원하는 압력으로 되도록, 압력 센서(61)에 의해 검출된 압력값에 기초하여, APC 밸브(62)의 개방도를 제어한다. 또한, 제어부(9)는 처리 실(1) 내의 잔류 가스 농도가 소정의 분압 이하로 되도록, 진공 펌프(63)에 의한 배기를 행한다.
상기 제어부(9)는, 도시하지 않은 조작부, 입출력부 등을 구비하고 있고, 레시피(성막 프로세스의 제어 시퀀스)에 기초하는 온도 제어나 압력 제어, 유량 제어 및 기계 구동 제어 등을 행한다. 또한, 제어부(9)는 하드웨어 구성으로서, CPU(중앙 연산 유닛)와 메모리를 구비하는 것이다.
이하, 도 1에 도시한 반도체 제조 장치(100)를 이용하는 제1 실시예∼제3 실시예를 설명한다.
<제1 실시예>
우선, 본 발명의 제1 실시예를, 도 2a∼도 2g를 이용하여 설명한다. 도 2a∼도 2g는, 본 발명의 제1 실시예에서의 처리 공정을 도시하는 도면이다. 제1 실시예는, 실리콘 기판 상의 소자 분리 영역에 형성된 트렌치(홈) 내에, 도 1의 반도체 제조 장치(100)를 이용하여, 진공 자외광 CVD법에 의해, 실리콘 산화막을 매립하는 것이다.
(A1) 트렌치 형성 공정
우선, 실리콘 기판 상의 소자 분리 영역에, STI법에 의해, 소자 분리 홈을 원하는 깊이까지 형성한다. 처음에, 도 2a에 도시한 바와 같이, 실리콘 기판(2)의 표면에, 공지된 열 산화법에 의해 실리콘 산화막(SiO2)(71)을 막 두께가 5㎚ 정도로 되도록 형성한다. 다음으로, 이 실리콘 산화막 상에, 공지된 감압 CVD법에 의해, 실리콘 질화막(SiN)(72)을 막 두께가 200㎚ 정도로 되도록 퇴적한다. 이 실리콘 질화막(72)은, 실리콘 기판에 소자 분리 홈을 형성할 때의 내에칭 마스크로서 사용하는 것이다.
다음으로, 도 2b에 도시한 바와 같이, 리소그래피 공정에 의해 레지스트 패턴(73)을 형성한다. 그 후에, 도 2c에 도시한 바와 같이, RIE(Reactive Ion Etching) 공정에 의해, 실리콘 질화막(72) 및 실리콘 산화막(71)을 선택적으로 에칭하고, 소자 분리 홈을 형성할 때의 내에칭 마스크(74)를 형성한다. 이 상태에서, 실리콘 기판(2)을 RIE 공정에 의해 에칭하여, 도 2d에 도시한 바와 같이, 소자 분리 홈(75)을 형성한다.
(B1) 실리콘 산화막 형성 공정
전술한 (A1) 트렌치 형성 공정 후, 공지된 열 산화법 등에 의해 열 산화 처리 등을 행함으로써, 소자 분리 홈의 내면에 실리콘 산화막(도시 생략)을 형성한다. 전술한 바와 같이, 소자 분리 홈 형성을 위한 내에칭 마스크(74)는, 실리콘 질화막(72)을 함유하여 형성된다. 이 실리콘 질화막(72)과, 후술하는 진공 자외광 CVD 처리에 의해 형성되는 실리콘 산화막과의 계면 밀착성은 그다지 좋지 않다. 따라서, 소자 분리 홈(75)을 형성한 후, 후술하는 진공 자외광 CVD 처리 전에, 소자 분리 홈(75)의 내면과 실리콘 질화막(72)의 표면에, 진공 자외광 CVD 처리 이외의 열 산화 처리 등에 의해 실리콘 산화막을 형성하는 것이 바람직하다. 이에 의해, 진공 자외광 CVD 처리에 의해 형성되는 실리콘 산화막과의 계면 밀착성이 향상된다. 또한, 이 열 산화 처리 공정은, 항상 필요하지 않고, 적절하게 생략할 수 있다.
(C1) 기판 반입 공정
다음으로, 소자 분리 홈(75)이 형성된 기판(2)이, 기판 반입구(도시 생략)로부터 기판 처리실(1) 내의 서셉터(3)에 재치된다. 계속해서, 배기관(64)을 통하여 진공 펌프(63)에 의해, 기판 처리실(1)의 내부가 소정의 진공도(예를 들면, 20㎩)로 감압되고, 히터 유닛(6)에 의해, 기판(2)이 소정의 온도(예를 들면, 80℃)로 승온된다.
(D1) 성막 공정
다음으로, 도 2e에 도시한 바와 같이, 진공 자외광 CVD 프로세스를 이용하여, 기판 상에 실리콘 산화막(76)을 형성한다. 상세하게는 다음과 같다.
성막 공정에서, 소정의 재료 가스(실리콘 화합물 가스)가, 실리콘 화합물 가스 공급원(13)으로부터 가스 도입관(14)을 통하여 기판 처리실(1)에 공급된다. 이때, 질소 가스 등의 불활성 가스가, 불활성 가스 공급원(43)으로부터 처리실(1)에 공급되도록 하여도 되지만, 본 실시예에서는 불활성 가스를 공급하지 않는다. 재료 가스가, 기판 처리실(1)에 공급되어 있는 상태에서, 진공 펌프(63)에 의해 기판 처리실(1) 내를 소정의 압력으로 조정하고, 재료 가스를 향하여, 발광부(4)로부터 자외광을 조사한다.
재료 가스인 유기 실리콘은, Si-O-Si-R 결합(R은 저속 알킬기)의 상태에 있다. 본 실시예에서는, 재료 가스의 실리콘 화합물 가스에는 폴리실록산을 이용하고 있다. 자외광 조사에 의해, 폴리실록산의 Si-O-Si-R 결합이 분해, 즉 R이 분리 되어 실록산(Si-O 결합)으로 됨과 함께, 실록산이 여기되어 고분자화되고, 실록산(Si-O 결합)을 함유하는 실리콘 산화막이 생성된다. 이 때, 조사하는 자외광의 강도를, 기판(2)의 표면에서 3㎽/㎠ 이상, 100㎽/㎠ 이하로 하는 것이 좋다. 자외광의 강도를, 3㎽/㎠ 이상으로 함으로써, 성막 속도를 향상시키고, 또한 성막의 표면이 평탄으로 되도록, 성막 형성 중에서의 성막의 유동성을 높게 유지할 수 있다. 본 실시예에서는, 50㎽/㎠로 하였다.
또한, 자외광의 강도가 클수록, 성막의 유동성은 높아진다. 또한, 재료 가스의 압력이 높을수록, 분해되는 재료 가스의 분자가 많아지므로, 성막의 유동성이 높아진다.
여기서, 성막의 유동성이란, 기판에 부착된 반응 생성물의 이동하기 쉽다. 기판에 부착된 반응 생성물은, 기판 상에서, 계면 장력에 의해, 자신의 밀도가 작은 곳으로 이동하고자 하고, 또한 평탄하게 되고자 한다. 따라서, 성막의 유동성이 높으면, 홈의 안쪽부까지 성막되기 쉬워진다.
성막 공정에서는, 기판(2)의 온도를 0℃ 이상 100℃ 이하로 하고, 또한 기판 처리실(1) 내의 압력을 20㎩ 이상 100㎩ 이하로 하는 것이 바람직하다. 20㎩보다 작은 압력에서는, 성막 속도가 낮아 실용적이지 않다. 또한, 기판에 부착된 반응 생성물의 밀도가 작으므로, 성막의 유동성이 낮다. 한편, 100㎩보다 큰 압력에서는, 재료 가스의 분자당의 에너지가 작아, 가스의 분해가 진행되기 어렵다.
또한, 상기의 예에서는, 재료 가스를 기판 처리실(1)에 공급하면서 자외광을 조사하도록 하고 있지만, 재료 가스를 기판 처리실(1)에 공급한 후, 재료 가스 공 급을 정지한 상태에서, 자외광을 조사하도록 할 수도 있다.
(E1) 감압 처리 공정
그 후, 도 2f에 도시한 바와 같이, 상기 성막 공정에 의해 퇴적한 실리콘 산화막(76)을 감압 처리함으로써, 실리콘 산화막(76) 내에 함유되는 잔류 유기물 농도가 낮은, 치밀한 실리콘 산화막으로 한다. 감압 처리 시에서는, 재료 가스의 공급과 자외광의 조사를 정지하고, 정지 후, 기판 처리실(1) 내의 분위기를 배기한다. 이렇게 함으로써, 기판 처리실(1) 내의 압력이, 상기 (D1) 성막 공정의 성막 시에서의 압력보다도 낮아지므로, 실리콘 산화막(76) 내에 함유되는 잔류 유기물 농도를 낮게 하여, 치밀한 막으로 할 수 있다.
이 감압 처리는, 상기 (D1) 성막 공정 후, 약 30초 이내에 0.1㎩ 이하로 하는 것이 바람직하다. 진공 자외광의 조사를 정지한 후, 조급하게 감압 처리함으로써, 분해된 상태의 실리콘 화합물을 처리하는 것이 가능하게 된다. 진공 자외광의 조사를 정지한 후, 약 30초 이내이면, 실리콘 화합물이 분해된 상태, 즉 성막의 유동성이 높은 상태이므로, 소자 분리 홈 내에 실리콘 산화막 혹은 절연막을 형성하는 것이 용이하게 된다. 반대로, 진공 자외광의 조사를 정지한 후, 감압 처리할 때까지의 시간이 긴 경우에는, 분해된 상태의 실리콘 화합물의 일부가 재결합하게 되어, 성막의 유동성을 잃게 될 가능성이 있다. 그 경우, 소자 분리 홈 내에 실리콘 산화막 혹은 절연막을 형성하는 것은 보다 곤란하게 된다. 따라서, 진공 자외광이 조사된 실리콘 화합물이, 원하는 유동성을 갖고 있는 동안에, 감압 처리하는 것이 바람직하다. 또한, 진공 자외광의 조사를 정지한 후, 조급하게 감압 처리하 는 경우에는, 감압 처리 전에 진공 자외광의 조사를 정지하는 것이 가능하게 되므로, 진공 자외광을 발광하는 램프의 수명을 연장시킬 수 있다.
또한, 감압 처리 시에서, 자외광을 재료 가스에 조사하도록 하여도 된다. 이와 같이 하면, 감압 처리 공정에서도, 기판에 부착된 실리콘 화합물 가스가 자외광에 의해 분해되어, 성막의 유동성이 높아져, 소자 분리 홈 내에 실리콘 산화막 혹은 절연막을 형성하는 것이, 보다 용이하게 된다.
또한, 상기 감압 처리는, 재료 가스의 공급을 정지하지 않고 행할 수도 있다. 상기 (D1) 성막 공정보다도, 기판 처리실(1) 내의 압력을 낮게 하는 것이 필요하기 때문에, 그 때문에, 예를 들면 기판 처리실(1) 내에의 가스 공급량을 (D1) 성막 공정보다 감소시키거나, 또는 기판 처리실(1) 내에서의 가스 배기량을 (D1) 성막 공정보다 증가시키도록 한다.
그런데, 성막의 유동성이 높은 성막 조건(비교적, 압력이 높은 조건)에서는, 생성된 실리콘 산화막 내의 잔류 유기물 농도(탄소나 수소의 농도)가 높다. 이 때문에, 잔류된 유기물이 후공정에서 빠져, 보이드의 원인으로 되는 경우가 있다. 실리콘 산화막 내의 잔류 유기물 농도를 낮게 하기 위하여, 상기의 (D1) 성막 공정 대신에, 제어부(9)는, 다음과 같이 성막 처리와 감압 처리를 교대로 행하는 (M) 성막ㆍ감압 공정을 행하도록 제어할 수 있다. (M) 성막ㆍ감압 공정을 행하는 경우는, 상기 (E1) 감압 처리 공정은 생략할 수 있다.
(M) 성막ㆍ감압 공정
(M1) 최초에, 재료 가스의 공급과 자외광의 조사를 행하면서, 유동 한계 이 하의 압력인 10㎩ 이하의 압력에서, 즉 성막의 유동성이 거의 없는 낮은 압력에서, 소정의 기판 온도(0℃ 이상 100℃ 이하)에서, 1∼2㎚ 정도의 막 두께의 성막을 행한다. 이와 같이 하면, 재료 가스의 분자당의 에너지가 크므로, 기판(2)의 실리콘과 밀착성이 좋아, 잔류 유기물 농도가 낮은, 내열성이 우수한 막을 생성할 수 있다.
(M2) 다음으로, 재료 가스의 공급과 자외광의 조사를 행하면서, 높은 성막 속도가 얻어지는 소정의 압력(20㎩ 이상 100㎩ 이하) 및 소정의 기판 온도(0℃ 이상 100℃ 이하)에서, 소정의 막 두께, 예를 들면 홈의 폭의 1/4 정도까지 성막을 행한다.
(M3) 재료 가스의 공급과 자외광의 조사를 정지하고, 정지 후, 기판 처리실(1) 내의 분위기를 배기한다. 이렇게 함으로써, 기판 처리실(1) 내의 압력이, 상기 (M2)의 성막 시에서의 압력보다도 낮아지므로, 막 내에 함유되는 잔류 유기물 농도를 낮게 하여, 치밀한 막으로 할 수 있다. 즉, (M3) 공정은, 상기 (E1) 감압 처리 공정에 상당하는 것이다. 이 때, 배기 중의 유기물의 분압이, 소정의 분압으로 될 때까지, 잔류 가스 계측계(8)로 모니터하면서 배기하는 것이 바람직하다. 이 소정의 분압은, 적절한 값을 미리 실험 등에 의해 구해 둔다. 혹은, 배기 중의 유기물의 분압이 소정의 분압으로 될 때까지의 소정의 시간을, 미리 계측해 두고, 상기 소정의 시간, 배기하도록 하여도 된다.
(M4) 기판 처리실(1) 내의 분위기를 배기한 후, 재료 가스를 공급하고, 기판 처리실(1) 내가 소정의 압력(20㎩ 이상 100㎩ 이하) 및 소정의 기판 온도(0℃ 이상 100℃ 이하)로 된 후, 재료 가스를 향하여, 발광부(4)로부터 자외광을 조사한다. 이렇게 하여, 소정의 막 두께, 예를 들면 홈의 폭의 3/4 정도까지 성막을 행한다.
(M5) 상기 (M3)과 마찬가지로, 재료 가스의 공급과 자외광의 조사를 정지하고, 정지 후, 기판 처리실(1) 내의 분위기를 배기한다. 이 때, 배기 중의 유기물의 분압이, 소정의 분압으로 되면, 배기를 종료한다.
(M6) 기판 처리실(1) 내의 분위기를 배기한 후, 재료 가스를 공급하고, 기판 처리실(1) 내가 소정의 압력(20㎩ 이상 100㎩ 이하) 및 소정의 기판 온도(0℃ 이상 100℃ 이하)로 된 후, 재료 가스를 향하여, 발광부(4)로부터 자외광을 조사한다. 이렇게 하여, 소정의 막 두께로 될 때까지, 즉 홈의 내부를 완전하게 메울 때까지 성막을 행한다.
이상의 (M2) 내지 (M6)과 같이, 성막과 배기를 반복함으로써, 잔류 유기물이 적은 평탄한 절연막을 홈의 안쪽부에 형성할 수 있다.
또한, 상기의 (M2) (M4) (M6)에서의 압력, 기판 온도는, 모두 동일한 압력, 기판 온도로 하여도 되고, 필요에 따라, 다른 압력, 기판 온도로 하여도 된다. 예를 들면, (M2)에서는 20∼30㎩, (M4)에서는 30∼40㎩, (M6)에서는 40∼100㎩로 한다. 이와 같이 하면, (M2)보다도 (M4)의 성막의 유동성을 높게 할 수 있고, 또한 (M4)보다도 (M6)의 성막의 유동성을 높게 할 수 있다. 따라서, (M2)보다도 홈의 폭이 작게 되어 있는 (M4)나, (M4)보다도 홈의 폭이 작게 되어 있는 (M6)의 상태에서, 절연막을 홈 내에 형성하기 쉬워진다.
또한, (M1)과 (M2) 사이에서, (M3)과 마찬가지의 감압 처리를 행하도록 하여 도 된다. 그러나, (M1)에서는, (M2)보다도 낮은 압력에서, (M2)보다도 얇은 성막을 행하고 있으므로, 이 (M1) 직후의 감압 처리는, 반드시 필요하지는 않다.
(F1) 기판 반출 공정
이상과 같이 하여 원하는 절연막이 형성된 후에, 질소 가스 등의 불활성 가스가, 불활성 가스 공급원(43)으로부터 처리실(1)에 공급된다. 불활성 가스에 의해, 기판 처리실(1) 내가 치환되어, 대기압으로 복귀한 후에, 처리된 기판(2)이 처리실(1)의 외부로 반출된다.
(G1) 열 처리 공정
그 후, 도 1의 반도체 제조 장치(100)와는 다른 공지된 가열 장치에서, 산소 등의 산화성 분위기 또는 불활성 분위기 속에서, 상기 (D1) 성막 공정보다도 높은 온도로, 기판(2)을 열 처리함으로써, 또한 실리콘 산화막(76) 내의 유기물 밀도를 낮게 하여, 실리콘 산화막(76)을 치밀화한다. 이 치밀화의 열 처리는, 700℃ 내지 1100℃의 범위에서 행하는 것이 바람직하다. 이 열 처리 온도는 높을수록 좋지만, 소자 분리 홈의 매립 공정보다도 전의 공정에서 형성된 형성물에 의해 제한된다. 예를 들면, 후술하는 제3 실시예와 같이, 전의 공정에서 전극을 형성한 경우에는, 700℃ 이상의 고온에서 가열하면, 전극의 재질을 변질시킨다. 따라서, 전극의 재질에 악영향을 미치지 않을 정도의 온도에서 가열할 필요가 있다.
또한, 여기서는 가열 처리를, 반도체 제조 장치(100)와는 다른 가열 장치로 실시하고 있지만, 이에 한정되지 않고, 상기 (F1) 기판 반출 공정 전에, 기판 처리실(1) 내의 기판 재치부(3)의 히터(6)에 의해 가열 처리할 수도 있다. 그러나, 반 도체 제조 장치(100)에서 가열 처리하면, 가열 처리에 많은 시간을 빼앗긴다. 따라서, 다른 가열 장치로 가열 처리하는 쪽이, 스루풋이 향상되므로 바람직하다.
(H1) CMP 공정
실리콘 산화막을 치밀화한 후에, 도 2g에 도시한 바와 같이, CMP(Chemical Mechanical Polishing : 화학적, 기계적 연마) 처리에 의해, 기판 상의 불필요한 실리콘 산화막을 제거하여, 기판(2)의 표면을 평탄화한다.
<제2 실시예>
다음으로, 도 3a∼도 3d를 이용하여 제2 실시예를 설명한다. 도 3a∼도 3d는, 본 발명의 제2 실시예에서의 처리 공정을 도시하는 도면이다. 제2 실시예는, 제1 실시예와 마찬가지로, 실리콘 기판 상의 소자 분리 영역에 형성된 트렌치 내에, 진공 자외광 CVD법에 의해, 실리콘 산화막을 매립하는 것이다. 그러나, 제2 실시예에서는, 제1 실시예와 달리, 소자 분리 홈 내의 일부에 대해, 진공 자외광 CVD법에 의해 실리콘 산화막을 매립하는 것이다.
제2 실시예에서는, (A2) 트렌치 형성 공정, (B2) 실리콘 산화막 형성 공정, (C2) 기판 반입 공정, (D2) 성막 공정, (E2) 감압 처리 공정, (F2) 기판 반출 공정, (P) 플라즈마 CVD 처리 공정, (G2) 열 처리 공정, (H2) CMP 공정의 순서로 처리가 행해진다. (D2) 성막 공정, (P) 플라즈마 CVD 처리 공정 이외의 각 공정은, 각각 제1 실시예에서의 각 공정과 동일한 처리이므로, 설명을 생략한다.
(D2) 성막 공정에서도, 제1 실시예에서의 (D1) 성막 공정과 마찬가지의 진공 자외광 CVD 처리 조건(재료 가스종, 압력, 온도 등)에서, 소자 분리 홈 내에 실리 콘 산화막을 퇴적하여 매립한다. 그러나, (D2) 성막 공정에서는, 도 3a에 도시한 바와 같이, 진공 자외광 CVD 처리에 의해 소자 분리 홈 내에 퇴적하는 실리콘 산화막(76)의 표면(81)은, 소자부(82)의 표면(83)보다 낮은 위치로 한다. 그 결과, 기판(2)의 표면에는 요철이 생긴다. 도 3a에서는, 소자부(82)의 실리콘 질화막(72)의 하방의 실리콘 산화막(71)의 하단에 상당하는 위치까지, 즉 기판(2)의 실리콘 부분의 표면 위치까지, 소자 분리 홈 내에 실리콘 산화막(76)이 형성되어 있다.
(D2) 성막 공정 후, 도 3b에 도시한 바와 같이, (E2) 감압 처리 공정에 의해, 진공 자외광 CVD 처리에 의해 퇴적한 실리콘 산화막(76)을 감압 처리함으로써, 치밀한 실리콘 산화막으로 한다.
그 후, (P) 플라즈마 CVD 처리 공정에서, 공지인 일반적인 플라즈마 CVD 처리에 의해, 도 3c에 도시한 바와 같이, 소자 분리 홈 내에 퇴적하는 실리콘 산화막의 표면(84)이, 소자부(82)의 표면(83)보다 높은 위치로 될 때까지, 실리콘 산화막(85)을 퇴적한다. 이 때에 이용하는 플라즈마 CVD 처리는, 고밀도 플라즈마(HDP)에 의한 HDP-CVD 처리가 바람직하다. 그 이유는, 후술하는 바와 같이, HDP-CVD 처리에 의해 퇴적되는 실리콘 산화막(85)은 밀도가 크고, 그 에칭 레이트는 에칭 스토퍼층을 형성하는 실리콘 질화막(72)의 에칭 레이트와 동일한 정도이기 때문이다. 또한, (P) 플라즈마 CVD 처리 공정에서, 플라즈마 CVD 처리 대신에, 공지된 열 CVD 처리를 행하도록 하여도 된다. 공지된 열 CVD 처리에 의해서도, 진공 자외광 CVD 처리보다도 밀도가 높은 실리콘 산화막(85)을 형성할 수 있다.
다음으로, (F2) 기판 반출 공정에서, 기판 처리실(1) 내에서 기판(2)을 반출 한 후, (G2) 열 처리 공정에서, 산소 등의 산화성 분위기 또는 불활성 분위기 속에서 열 처리함으로써, 더욱 실리콘 산화막(76)을 치밀화한다.
그 후, 도 3d에 도시한 바와 같이, (H2) CMP 공정에서, 기판 상의 불필요한 실리콘 산화막(85)을 제거한다.
여기서, 진공 자외광 CVD 처리에 의한 실리콘 산화막(76)은, 유기물을 보다 많이 함유하기 때문에, 실리콘 질화막(72)이나, 플라즈마 CVD 처리 또는 열 CVD 처리에 의해 형성되는 실리콘 산화막(85)보다도, 막 밀도가 낮다. 따라서, 진공 자외광 CVD 처리에 의한 실리콘 산화막(76)의 에칭 레이트는, 에칭 스토퍼층을 형성하는 실리콘 질화막(72)의 에칭 레이트보다도 크다. 또한, 플라즈마 CVD 처리 또는 열 CVD 처리에 의한 실리콘 산화막(85)의 에칭 레이트는, 에칭 스토퍼층을 형성하는 실리콘 질화막(72)의 에칭 레이트와 동일한 정도이다. 따라서, 진공 자외광 CVD 처리에 의한 실리콘 산화막(76)과, 실리콘 질화막(72)이 혼재된 기판을 에칭하는 경우에는, 에칭 레이트 차에 기인한 형상 열화, 즉 기판(2)의 표면에 요철이 발생하기 쉽다. 반대로, 플라즈마 CVD 처리 또는 열 CVD 처리에 의한 실리콘 산화막(85)과, 실리콘 질화막(72)이 혼재된 기판을 에칭하는 경우에는, 에칭 레이트 차에 기인한 형상 열화가 발생하기 어렵다.
이 제2 실시예에 따르면, 소자 분리 홈의 매립 공정에, 진공 자외광 CVD 처리에 의한 실리콘 산화막(76)의 퇴적과, 플라즈마 CVD 처리 또는 열 CVD 처리에 의한 실리콘 산화막(85)의 퇴적이 필요해져, 공정수가 증가된다. 그러나, (H2) CMP 공정에서 제거되는 소자 분리 홈 내의 실리콘 산화막은, (P) 플라즈마 CVD 처리 공 정에서 퇴적한 실리콘 산화막(85)으로 된다. 그 때문에, 소자 분리 홈 매립 공정이 종료된 후, 실리콘 질화막(72) 및 실리콘 산화막(85)을 제거하기 위한 웨트 에칭 처리를 실시할 때에, 소자부의 실리콘 질화막(72)과, 소자 분리 홈 내에 매립된 실리콘 산화막(85)과의 에칭 레이트 차가 작아지고, 그 에칭 레이트 차에 기인하는 기판 표면의 형상 열화(요철)의 발생이 억제된다.
<제3 실시예>
제3 실시예는, 반도체 기판 상에 형성된 트랜지스터 등의 소자 전극과 소자 전극 사이에, 층간 절연막(PMD막)으로서, 진공 자외광 CVD법에 의해, 실리콘 산화막을 매립하는 것이다.
도 4a∼도 4f를 이용하여 제3 실시예를 설명한다. 도 4a∼도 4f는, 본 발명의 제3 실시예에서의 처리 공정을 도시하는 도면이다. 제3 실시예에서는, (J) 전극 형성 공정, (K) 사이드월 형성 공정, (B3) 실리콘 산화막 형성 공정, (C3) 기판 반입 공정, (D3) 성막 공정, (E3) 감압 처리 공정, (F3) 기판 반출 공정, (G3) 열 처리 공정, (H3) CMP 공정의 순서로 처리가 행해진다. (J) 전극 형성 공정, (K) 사이드월 형성 공정 이외의 각 공정은, 각각 제1 실시예에서의 각 공정과 동일한 처리이므로, 설명을 생략한다.
(J) 전극 형성 공정에서, 처음에, 도 4a에 도시한 바와 같이, 실리콘 기판(2)의 표면에, 공지된 열 산화법에 의해, 게이트 절연막(SiO2)(91)을 막 두께가 약 8㎚ 이하로 되도록 형성한다. 또한, 그 위에 게이트 전극막(92)으로서, 다결정 실리콘막을 막 두께가 100㎚ 정도로 되도록 형성한다. 상기 전극막(92)으로서는, WSi(텅스텐 실리사이드), CoSi(코발트 실리사이드) 등을 이용한 적층막으로 하는 것도 가능하다. 그 경우의 막 두께는 100∼200㎚의 범위로 된다. 그 후, 그 위에 실리콘 질화막(SiN)(93)을 형성한다.
다음으로, 리소그래피 공정에 의해 레지스트 패턴을 형성한 후에, RIE 공정에 의해, 실리콘 질화막(93)과 게이트 전극막(92)을 에칭함으로써, 도 4b에 도시한 바와 같이, 게이트 전극(95)을 형성한다.
다음으로, (K) 사이드월 형성 공정에서, 도 4c에 도시한 바와 같이, 공지된 열 CVD법에 의해, 실리콘 기판 전체면에, 예를 들면 실리콘 질화막(SiN)을 형성하고, 그 후 공지된 에치백 공정에 의해, 전극의 측벽에 사이드월 막(SiN)(96)을 형성한다.
이 후, (C3) 기판 반입 공정에서, 처리실(1) 내에 기판(2)을 반입한 후, (D3) 성막 공정에서, 도 4d에 도시한 바와 같이, 도 1의 장치(100)를 이용하여 진공 자외광 CVD 처리를 행하고, 기판(2) 상에 실리콘 산화막(97)을 형성한다. 또한, 제1 실시예와 마찬가지로, (C3) 기판 반입 공정 전에, (B3) 실리콘 산화막 형성 공정을 행하고, 사이드월 막인 실리콘 질화막 상에, 미리 실리콘 산화막을 형성해 두어도 된다.
그 후, (E3) 감압 처리 공정에서, 처리실(1) 내를 감압한다. 이 감압 처리에 의해, 도 4e에 도시한 바와 같이, 진공 자외광 CVD 처리에 의해 퇴적한 실리콘 산화막(97)을, 치밀한 실리콘 산화막으로 한다.
(E3) 감압 처리 공정 후, (F3) 기판 반출 공정에서, 처리된 피처리 기판(2)을 기판 처리실(1)로부터 반출한다.
기판(2)을 기판 처리실(1)로부터 반출한 후, (G3) 열 처리 공정에서, 공지된 가열 장치에 의해, 산소 등의 산화성 분위기 혹은 질소 등의 불활성 분위기 속에서, 열 처리를 행한다. 이 열 처리는, 전극의 재질을 변질시키지 않도록, 300∼600℃의 범위에서 행하는 것이 바람직하다. 이와 같이 가열 처리를 행함으로써, 더욱 실리콘 산화막(97)을 치밀화한다.
상기 (G3) 열 처리 공정 후에, 도 4f에 도시한 바와 같이, (H3) CMP 공정에서, CMP 처리에 의해 실리콘 산화막(97)을 평탄화하고, 그 후 공지된 플라즈마 CVD법 등에 의해 실리콘 산화막(98)을 퇴적하고, 그 위에 제2 게이트 전극을 형성한다.
진공 자외광 CVD 처리에 의해, 폴리실록산을 여기하여 퇴적한 실리콘 산화막은, Si-R 결합(R은 저속 알킬기)을 함유하기 때문에, 일반적인 2산화 규소와 비교하여 막 밀도가 낮다. 그 때문에, 일반적인 2산화 규소의 비유전률이 약 4.0인 것에 대해, 진공 자외광 CVD 처리에 의해 퇴적한 실리콘 산화막은, 비유전률이 2.6∼3.8의 범위로 되어, 저유전율 절연막으로 된다. 그 때문에, 제3 실시예의 발명을 이용하면, 전극간의 절연 용량을 저감함으로써 신호 지연의 개선이 가능해져, 능동 디바이스의 동작 속도가 향상된다.
본 발명의 진공 자외광 CVD 처리를 행한 결과를 도 5에 도시한다. 도 5는, 제1 실시예에 의해, 소자 분리 홈 내에 실리콘 산화막을 매립한 사례를 나타내는 사진이다. 도 5의 사례에서는, 깊이가 약 1000㎚, 폭이 약 100㎚인 소자 분리 홈 내에, 보이드나 심을 발생시키지 않고, 실리콘 산화막을 형성하였다. 이와 같이, 본 발명에 따르면, 보이드나 심을 발생시키지 않고, 폭이 좁은 소자 분리 홈 내에 실리콘 산화막을 매립할 수 있다.
이상의, 본 명세서의 기재에 기초하여, 적어도 다음의 발명을 파악할 수 있다. 즉, 제1 발명은, 기판을 처리실 내로 반입하는 공정과, 탄소 및 수소를 함유하는 실리콘 화합물 가스를 처리실 내에 공급하여, 처리실 내를 제1 압력의 상태로 하는 공정과, 처리실 내를 상기 제1 압력으로 한 상태에서, 처리실 내에 공급된 실리콘 화합물 가스에 자외광을 조사하여, 기판 상에 실리콘 산화막을 형성하는 공정과, 상기 실리콘 화합물 가스의 처리실 내에의 공급을 정지하는 공정과, 상기 실리콘 화합물 가스의 처리실 내에의 공급을 정지한 상태에서, 처리실 내를 상기 제1 압력보다도 낮은 제2 압력의 상태로 하는 감압 처리 공정을 갖는 반도체 장치의 제조 방법이다.
이와 같이 반도체 장치의 제조 방법을 구성하면, 고어스팩트비로 좁은 폭의 홈 내에, 치밀한 실리콘 산화막을 형성할 수 있다. 또한, 상기 감압 처리 공정에서, 실리콘 화합물 가스의 처리실 내에의 공급을 정지하지 않도록 하는 것도 가능하다.
제2 발명은, 소자간을 분리하는 소자 분리 홈이 형성된 기판을 처리실 내로 반입하는 공정과, 탄소 및 수소를 함유하는 실리콘 화합물 가스를 처리실 내에 공급하여, 처리실 내를 제1 압력의 상태로 하는 공정과, 처리실 내를 상기 제1 압력 으로 한 상태에서, 처리실 내에 자외광을 조사하여, 상기 소자 분리 홈 내에 절연막을 형성하는 절연막 형성 공정과, 상기 실리콘 화합물 가스의 처리실 내에의 공급을 정지하는 공정과, 상기 실리콘 화합물 가스의 처리실 내에의 공급을 정지한 상태에서, 처리실 내를 상기 제1 압력보다도 낮은 제2 압력의 상태로 하는 감압 처리 공정을 갖는 반도체 장치의 제조 방법이다.
이와 같이 반도체 장치의 제조 방법을 구성하면, 고어스팩트비로 좁은 폭의 홈 내에, 치밀한 절연막을 형성할 수 있다. 또한, 상기 감압 처리 공정에서, 실리콘 화합물 가스의 처리실 내에의 공급을 정지하지 않도록 하는 것도 가능하다.
제3 발명은, 상기 제2 발명의 반도체 장치의 제조 방법에서, 상기 소자 분리 홈에 인접하는 소자 형성부의 표면에는 실리콘 질화막이 형성되어 있고, 상기 절연막 형성 공정 및 상기 감압 처리 공정에 의해, 상기 실리콘 질화막의 표면보다 낮은 위치까지, 소자 분리 홈 내에 절연막을 형성한 후, 열 CVD 처리 또는 플라즈마 CVD 처리에 의해, 소자 분리 홈 내에 절연막을 형성하는 반도체 장치의 제조 방법이다.
이와 같이 반도체 장치의 제조 방법을 구성하면, 열 CVD 처리 또는 플라즈마 CVD 처리에 의해 형성한 절연막과, 실리콘 질화막의 에칭 레이트 차가 작으므로, 후공정에서 실리콘 질화막의 웨트 에칭 처리를 실시할 때에, 상기 에칭 레이트 차에 기인하는 기판 표면의 형상 열화(요철화)를 억제할 수 있다.
제4 발명은, 상기 제1 발명의 반도체 장치의 제조 방법에서, 상기 감압 처리 공정 후, 상기 실리콘 산화막을 형성하는 공정보다도 높은 온도에서 상기 실리콘 산화막을 형성한 기판을 열 처리하는 열 처리 공정을 행하는 반도체 장치의 제조 방법이다.
이와 같이 반도체 장치의 제조 방법을 구성하면, 고어스팩트비로 좁은 폭의 홈 내에, 치밀한 실리콘 산화막을 형성할 수 있다.
제5 발명은, 상기 제1 발명 또는 제2 발명의 반도체 장치의 제조 방법에서, 상기 감압 처리 공정에서, 처리실 내에 자외광을 조사하는 반도체 장치의 제조 방법이다.
이와 같이 반도체 장치의 제조 방법을 구성하면, 감압 처리 공정에서도, 기판에 부착된 실리콘 화합물 가스가 자외광에 의해 분해되어, 소자 분리 홈 내에 실리콘 산화막 혹은 절연막을 형성하는 것이 보다 용이하게 된다.
제6 발명은, 상기 제1 발명 또는 제5 발명의 반도체 장치의 제조 방법에서, 상기 실리콘 화합물 가스가 실록산인 반도체 장치의 제조 방법이다.
이와 같이 반도체 장치의 제조 방법을 구성하면, 소자 분리 홈 내에 실리콘 산화막 혹은 절연막을, 효율적으로 형성할 수 있다.
제7 발명은, 상기 제1 발명 또는 제6 발명의 반도체 장치의 제조 방법에서, 상기 실리콘 화합물 가스가 OMCTS인 반도체 장치의 제조 방법이다.
이와 같이 반도체 장치의 제조 방법을 구성하면, 소자 분리 홈 내에 실리콘 산화막 혹은 절연막을, 효율적으로 형성할 수 있다.
제8 발명은, 소자간을 분리하는 소자 분리 홈이 형성된 기판을 처리실 내로 반입하는 공정과, 탄소 및 수소를 함유하는 실리콘 화합물 가스를 처리실 내에 공 급하여, 처리실 내를 제1 압력으로 한 상태에서, 처리실 내에 자외광을 조사하여, 상기 소자 분리 홈 내에 절연막을 형성하는 제1 절연막 형성 공정과, 상기 실리콘 화합물 가스의 처리실 내에의 공급을 정지한 상태에서, 처리실 내를 상기 제1 압력보다도 낮은 제2 압력의 상태로 하는 제1 감압 처리 공정과, 상기 실리콘 화합물 가스를 처리실 내에 공급하여, 처리실 내를 제3 압력으로 한 상태에서, 처리실 내에 자외광을 조사하여, 상기 소자 분리 홈 내에 절연막을 형성하는 제2 절연막 형성 공정과, 상기 실리콘 화합물 가스의 처리실 내에의 공급을 정지한 상태에서, 처리실 내를 상기 제3 압력보다도 낮은 제4 압력의 상태로 하는 제2 감압 처리 공정을 갖는 반도체 장치의 제조 방법이다.
이와 같이 반도체 장치의 제조 방법을 구성하면, 절연막 형성 공정과 감압 처리 공정을 각각 1회만 행하는 경우보다도, 불순물이 적은 절연막을 형성할 수 있다. 또한, 상기 감압 처리 공정에서, 실리콘 화합물 가스의 처리실 내에의 공급을 정지하지 않도록 하는 것도 가능하다.
제9 발명은, 상기 제8 발명의 반도체 장치의 제조 방법에서, 상기 제3 압력은 상기 제1 압력보다도 높은 반도체 장치의 제조 방법이다.
이와 같이 반도체 장치의 제조 방법을 구성하면, 홈의 폭이 비교적 넓은 상태에서는, 제1 절연막 형성 공정에 의해, 유동성은 낮지만 불순물이 적은 절연막을 형성하고, 홈의 폭이 비교적 좁은 상태에서는, 제2 절연막 형성 공정에 의해, 불순물은 증가하지만 유동성이 높은 절연막을 형성할 수 있다. 따라서, 고어스팩트비로 좁은 폭의 홈 내에, 치밀한 절연막을 형성하는 것이 용이하게 된다.
제10 발명은, 기판을 처리하는 처리실과, 탄소 및 수소를 함유하는 실리콘 화합물 가스를 처리실 내에 공급하는 처리 가스 공급부와, 처리실 내의 분위기를 배기하는 배기부와, 처리실 내에 자외광을 조사하는 자외광 발광부와, 제어부를 구비하고, 그 제어부는 소자 분리 홈을 갖는 기판이 처리실 내에 존재하는 상태에서, 상기 실리콘 화합물 가스를 상기 처리 가스 공급부로부터 처리실 내에 공급하고, 처리실 내를 제1 압력으로 한 상태에서, 처리실 내에 자외광을 조사하여, 상기 소자 분리 홈 내에 절연막을 형성하고, 그 후 상기 실리콘 화합물 가스의 처리실 내에의 공급을 정지하고, 처리실 내를 상기 제1 압력보다도 낮은 제2 압력의 상태로 하는 감압 처리를 행하는 제어부인 반도체 제조 장치이다.
이와 같이 반도체 제조 장치를 구성하면, 고어스팩트비로 좁은 폭의 홈 내에, 치밀한 실리콘 산화막을 형성할 수 있다. 또한, 상기 감압 처리를 행하는 공정에서, 실리콘 화합물 가스의 처리실 내에의 공급을 정지하지 않도록 하는 것도 가능하다.
제11 발명은, 기판을 처리실 내로 반입하는 공정과, 탄소 및 수소를 함유하는 실리콘 화합물 가스를 처리실 내에 공급하여, 처리실 내를 제1 압력의 상태로 하는 공정과, 처리실 내를 상기 제1 압력으로 한 상태에서, 처리실 내에 공급된 실리콘 화합물 가스에 자외광을 조사하여, 기판 상에 실리콘 산화막을 형성하는 공정과, 처리실 내를 상기 제1 압력보다도 낮은 제2 압력의 상태로 하는 감압 처리 공정과, 상기 실리콘 산화막을 형성하는 공정보다도 높은 온도에서 상기 실리콘 산화막을 형성한 기판을 열 처리하는 열 처리 공정을 갖는 반도체 장치의 제조 방법이 다.
이와 같이 반도체 장치의 제조 방법을 구성하면, 고어스팩트비로 좁은 폭의 홈 내에, 치밀한 실리콘 산화막을 형성할 수 있다.
제12 발명은, 실리콘 기판 상에 소자 분리 홈이 형성되는 소자 분리 홈 형성 공정과, 그 소자 분리 홈 내에 실리콘 산화막이 형성되는 공정과, 소자 분리 홈이 형성된 기판을 처리실 내로 반입하는 공정과, 탄소 및 수소를 함유하는 실리콘 화합물 가스를 처리실 내에 공급하여, 처리실 내를 제1 압력의 상태로 하는 공정과, 처리실 내를 상기 제1 압력으로 한 상태에서, 처리실 내에 자외광을 조사하여, 상기 소자 분리 홈 내에 절연막을 형성하는 절연막 형성 공정과, 처리실 내를 상기 제1 압력보다도 낮은 제2 압력의 상태로 하는 감압 처리 공정을 갖는 반도체 장치의 제조 방법이다.
이와 같이 반도체 장치의 제조 방법을 구성하면, 절연막 형성 공정에서 소자 분리 홈 내에 절연막을 형성할 때에, 형성되는 절연막과 소자 분리 홈 내 표면과의 계면 밀착성이 향상된다.
도 1은 본 발명의 반도체 장치의 제조 방법을 실시 가능한, 반도체 제조 장치의 구성예(수직 단면도).
도 2a∼도 2g는 본 발명의 제1 실시예에서의 처리 공정을 도시하는 도면.
도 3a∼도 3d는 본 발명의 제2 실시예에서의 처리 공정을 도시하는 도면.
도 4a∼도 4f는 본 발명의 제3 실시예에서의 처리 공정을 도시하는 도면.
도 5는 본 발명에 의해, 소자 분리 홈 내에 실리콘 산화막을 매립한 사례를 나타내는 사진.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판 처리실
2 : 기판
3 : 서셉터(기판 재치부)
4 : 자외광 발광부
5 : 자외광 투과창
6 : 히터 유닛
7 : 온도 검출
8 : 잔류 가스 계측계
9 : 제어부
11 : 개폐 밸브
12 : MFC
13 : 실리콘 화합물 가스원
14 : 가스 도입관
15 : 실리콘 화합물 가스 공급관
41 : 개폐 밸브
42 : MFC
43 : 불활성 가스원
45 : 불활성 가스 공급관
61 : 압력 센서
62 : APC 밸브
63 : 진공 펌프
64 : 가스 배기관
Claims (9)
- 기판을 처리실 내로 반입하는 공정과,탄소 및 수소를 함유하는 실리콘 화합물 가스를 처리실 내에 공급하여, 처리실 내를 제1 압력의 상태로 하는 공정과,처리실 내를 상기 제1 압력으로 한 상태에서, 처리실 내에 공급된 실리콘 화합물 가스에 자외광을 조사하여, 기판 상에 실리콘 산화막을 형성하는 공정과,상기 실리콘 화합물 가스의 처리실 내에의 공급을 정지한 상태에서, 처리실 내를 상기 제1 압력보다도 낮은 제2 압력의 상태로 하는 감압 처리 공정을 갖는 반도체 장치의 제조 방법.
- 소자간을 분리하는 소자 분리 홈이 형성된 기판을 처리실 내로 반입하는 공정과,탄소 및 수소를 함유하는 실리콘 화합물 가스를 처리실 내에 공급하여, 처리실 내를 제1 압력의 상태로 하는 공정과,처리실 내를 상기 제1 압력으로 한 상태에서, 처리실 내에 자외광을 조사하여, 상기 소자 분리 홈 내에 절연막을 형성하는 절연막 형성 공정과,상기 실리콘 화합물 가스의 처리실 내에의 공급을 정지한 상태에서, 처리실 내를 상기 제1 압력보다도 낮은 제2 압력의 상태로 하는 감압 처리 공정을 갖는 반도체 장치의 제조 방법.
- 제2항에 있어서,상기 소자 분리 홈에 인접하는 소자 형성부의 표면에는 실리콘 질화막이 형성되어 있고, 상기 절연막 형성 공정 및 상기 감압 처리 공정에 의해, 상기 실리콘 질화막의 표면보다 낮은 위치까지, 소자 분리 홈 내에 절연막을 형성한 후, 열 CVD 처리 또는 플라즈마 CVD 처리에 의해, 소자 분리 홈 내에 절연막을 형성하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 감압 처리 공정 후, 상기 실리콘 산화막을 형성하는 공정보다도 높은 온도에서 상기 실리콘 산화막을 형성한 기판을 열 처리하는 열 처리 공정을 행하는 반도체 장치의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 감압 처리 공정에서, 처리실 내에 자외광을 조사하는 반도체 장치의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 실리콘 화합물 가스가 실록산인 반도체 장치의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 실리콘 화합물 가스가 OMCTS인 반도체 장치의 제조 방법.
- 소자간을 분리하는 소자 분리 홈이 형성된 기판을 처리실 내로 반입하는 공정과,탄소 및 수소를 함유하는 실리콘 화합물 가스를 처리실 내에 공급하여, 처리실 내를 제1 압력으로 한 상태에서, 처리실 내에 자외광을 조사하여, 상기 소자 분리 홈 내에 절연막을 형성하는 제1 절연막 형성 공정과,상기 실리콘 화합물 가스의 처리실 내에의 공급을 정지한 상태에서, 처리실 내를 상기 제1 압력보다도 낮은 제2 압력의 상태로 하는 제1 감압 처리 공정과,상기 실리콘 화합물 가스를 처리실 내에 공급하여, 처리실 내를 제3 압력으로 한 상태에서, 처리실 내에 자외광을 조사하여, 상기 소자 분리 홈 내에 절연막을 형성하는 제2 절연막 형성 공정과,상기 실리콘 화합물 가스의 처리실 내에의 공급을 정지한 상태에서, 처리실 내를 상기 제3 압력보다도 낮은 제4 압력의 상태로 하는 제2 감압 처리 공정을 갖는 반도체 장치의 제조 방법.
- 제8항에 있어서,상기 제3 압력은 상기 제1 압력보다도 높은 반도체 장치의 제조 방법.
Applications Claiming Priority (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008226323 | 2008-09-03 | ||
| JPJP-P-2008-226324 | 2008-09-03 | ||
| JPJP-P-2008-226325 | 2008-09-03 | ||
| JP2008226325 | 2008-09-03 | ||
| JP2008226324 | 2008-09-03 | ||
| JP2008226326 | 2008-09-03 | ||
| JPJP-P-2008-226323 | 2008-09-03 | ||
| JPJP-P-2008-226326 | 2008-09-03 | ||
| JPJP-P-2009-172004 | 2009-07-23 | ||
| JP2009172004A JP2010087475A (ja) | 2008-09-03 | 2009-07-23 | 半導体装置の製造方法及び製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100027975A true KR20100027975A (ko) | 2010-03-11 |
Family
ID=42178854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090080425A KR20100027975A (ko) | 2008-09-03 | 2009-08-28 | 반도체 장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100027975A (ko) |
-
2009
- 2009-08-28 KR KR1020090080425A patent/KR20100027975A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7955948B2 (en) | Manufacturing method of semiconductor device | |
| TWI400755B (zh) | 用於由下而上間隙充填的介電質沈積與回蝕處理 | |
| TWI505361B (zh) | 處理含矽與氧層的方法 | |
| US9396986B2 (en) | Mechanism of forming a trench structure | |
| US9390914B2 (en) | Wet oxidation process performed on a dielectric material formed from a flowable CVD process | |
| KR101161098B1 (ko) | 낮은 에칭 레이트 유전체 라이너들을 이용한 갭충진 향상 | |
| CN113249706A (zh) | 用于沉积间隙填充流体的方法及相关系统和设备 | |
| KR20230130177A (ko) | 고품질 갭 충전 솔루션들을 위한 순환식 유동성 증착 및 고-밀도 플라즈마 처리 프로세스들 | |
| US20050282350A1 (en) | Atomic layer deposition for filling a gap between devices | |
| KR101147920B1 (ko) | 실리콘 산화막의 성막 방법, 실리콘 산화막, 반도체 장치, 반도체 장치의 제조 방법 및 라이너 막의 성막 방법 | |
| KR20140010434A (ko) | 평탄화-후 치밀화 | |
| KR20120093139A (ko) | 붕소 막 인터페이스 엔지니어링 | |
| TW561554B (en) | Filling substrate depressions with SiO2 by HDP vapor phase deposition with participation of H2O2 or H2O as reaction gas | |
| US20100330773A1 (en) | Substrate processing method and substrate processing apparatus | |
| KR20160123357A (ko) | 감소된 유전 상수 및 강화된 기계적인 특성들을 갖는 저-k 유전체 층 | |
| JP2007142155A (ja) | 酸化処理方法および半導体装置の製造方法 | |
| KR20100069629A (ko) | 반도체 제조 장치, 반도체 제조 방법 및 전자 기기 | |
| US9312167B1 (en) | Air-gap structure formation with ultra low-k dielectric layer on PECVD low-k chamber | |
| JP2005150500A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR20100027975A (ko) | 반도체 장치의 제조 방법 | |
| JPH04343456A (ja) | 半導体装置の製造方法 | |
| JP2011142335A (ja) | 半導体装置の製造方法及び製造装置 | |
| CN118280912A (zh) | 形成间隙填充材料的方法及相关装置和结构 | |
| JP2013055179A (ja) | 基板処理装置及び半導体装置の製造方法 | |
| KR20030095630A (ko) | 매립 특성이 우수한 실리콘 산화물 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |