KR20100026726A - 적층 패키지 - Google Patents

적층 패키지 Download PDF

Info

Publication number
KR20100026726A
KR20100026726A KR1020080085845A KR20080085845A KR20100026726A KR 20100026726 A KR20100026726 A KR 20100026726A KR 1020080085845 A KR1020080085845 A KR 1020080085845A KR 20080085845 A KR20080085845 A KR 20080085845A KR 20100026726 A KR20100026726 A KR 20100026726A
Authority
KR
South Korea
Prior art keywords
bent
external lead
semiconductor
package
bent portion
Prior art date
Application number
KR1020080085845A
Other languages
English (en)
Inventor
김민성
전인수
최진아
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080085845A priority Critical patent/KR20100026726A/ko
Publication of KR20100026726A publication Critical patent/KR20100026726A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

적층 패키지는 제1 반도체 패키지, 제2 반도체 패키지 및 연결 부재를 포함한다. 상기 제1 반도체 패키지는 제1 반도체 칩이 내재된 제1 몸체 및 상기 제1 몸체의 외부로 인출되며 상방으로 절곡된 적어도 하나의 절곡부를 갖는 제1 외부 리드를 구비한다. 상기 제2 반도체 패키지는 상기 제1 반도체 패키지 상에 적층되고, 제2 반도체 칩이 내재된 제2 몸체 및 상기 제2 몸체의 외부로 인출되며 상기 제1 외부 리드의 절곡된 형상과 대응하는 형상으로 하방으로 절곡된 적어도 두개의 절곡부를 가지고 상기 제1 외부 리드보다 내측 또는 외측에 위치하는 제2 외부 리드를 구비한다. 상기 연결 부재는 상기 제1 외부 리드 및 상기 제2 외부 리드를 전기적으로 연결한다.

Description

적층 패키지{Stack package}
본 발명은 적층 패키지에 관한 것으로, 보다 상세하게는 다수개의 반도체 패키지가 적층된 적층 패키지에 관한 것이다.
일반적으로, 반도체 장치는 반도체 웨이퍼로 사용되는 실리콘웨이퍼 상에 전기 소자들을 포함하는 전기적인 회로를 형성하는 팹(Fab) 공정과, 상기 팹 공정에서 형성된 반도체 장치들의 전기적인 특성을 검사하기 위한 EDS(electrical die sorting) 공정과, 상기 반도체 장치들을 각각 에폭시 수지로 봉지하고 개별화시키기 위한 패키지 조립 공정을 통해 제조된다.
상기 패키지 조립 공정은 반도체 칩과 같은 반도체 장치를 전기적으로 연결시켜 주며, 밀봉 작업을 통하여 상기 반도체 칩을 보호하고 제품 사용 중에 발생하는 열을 발산시키는 역할을 한다.
최근 반도체 패키지는 전자기기의 집약적인 발달과 소형화에 따라 고집적화, 소형화, 고기능화의 추세에 따라 다양한 기술이 시도되고 있다. 특히, 둘 이상의 단위 반도체 패키지를 적층하여 제조하는 적층형 반도체 패키지(stack semiconductor package) 기법이 도입되고 있다.
종래의 적층 패키지는 상기 반도체 칩을 실장하기 위한 실장 기판(chip paddle)의 하부에도 몰딩 영역이 존재하고, 단위 반도체 패키지들의 연결 및 마더 보드에의 실장을 위하여 리드 프레임의 높이가 증가되어 최종 적층 패키지의 실장 두께가 증가되는 문제점을 가지고 있다. 더욱이, 단위 반도체 패키지들의 리드들 사이에 신뢰성있는 전기적 연결이 요구되고 있다.
본 발명의 목적은 적층된 반도체 패키지들의 신뢰성있는 전기적 연결을 위한 적층 패키지를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해 본 발명에 따른 적층 패키지는 제1 반도체 패키지, 제2 반도체 패키지 및 연결 부재를 포함한다. 상기 제1 반도체 패키지는 제1 반도체 칩이 내재된 제1 몸체 및 상기 제1 몸체의 외부로 인출되며 상방으로 절곡된 적어도 하나의 절곡부를 갖는 제1 외부 리드를 구비한다. 상기 제2 반도체 패키지는 상기 제1 반도체 패키지 상에 적층되고, 제2 반도체 칩이 내재된 제2 몸체 및 상기 제2 몸체의 외부로 인출되며 상기 제1 외부 리드의 절곡된 형상과 대응하는 형상으로 하방으로 절곡된 적어도 두개의 절곡부를 가지고 상기 제1 외부 리드보다 내측 또는 외측에 위치하는 제2 외부 리드를 구비한다. 상기 연결 부재는 상기 제1 외부 리드 및 상기 제2 외부 리드를 전기적으로 연결한다.
본 발명의 일 실시예에 있어서, 상기 제2 반도체 패키지의 제2 외부 리드는 상기 제2 몸체로부터 외부로 연장되는 제1 연장부, 상기 제2 연장부로부터 예각을 가지면서 하방으로 절곡된 제1 절곡부 및 상기 제1 절곡부로부터 상기 제1 절곡부의 절곡 방향과 반대 방향으로 절곡된 제2 절곡부를 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제1 반도체 패키지의 제1 외부 리드는 상기 제1 몸체로부터 외부로 연장되는 제2 연장부, 상기 제1 연장부로부터 예각을 가지면서 상방으로 절곡된 제3 절곡부 및 상기 제3 절곡부로부터 상기 제3 절곡부의 절곡 방향과 반대 방향으로 절곡된 제4 절곡부를 포함할 수 있다.
본 발명의 실시예들에 있어서, 상기 연결 부재는 상기 제1 외부 리드의 절곡부 및 상기 제2 외부 리드의 절곡부 사이에 배치될 수 있다.
본 발명의 실시예들에 있어서, 상기 제1 반도체 패키지는 상기 제1 반도체 칩이 실장되는 제1 실장 기판을 포함하고, 상기 제2 반도체 패키지는 상기 제2 반도체 칩이 실장되는 제2 실장 기판을 포함할 수 있다.
이 경우에 있어서, 상기 제2 실장 기판은 상기 제2 몸체의 하부에 배치되고, 상기 제2 실장 기판의 하부면은 상기 제2 몸체로부터 노출될 수 있다. 또한, 상기 제2 외부 리드는 상기 제2 실장 기판과 동일한 평면상에서 상기 제2 몸체로부터 외부로 연장될 수 있다.
본 발명의 실시예들에 있어서, 상기 제1 실장 기판은 상기 제1 몸체의 하부에 배치되고, 상기 제1 실장 기판의 하부면은 상기 제2 몸체로부터 노출될 수 있다. 또한, 상기 제1 외부 리드는 상기 제1 실장 기판과 동일한 평면상에서 상기 제1 몸체로부터 외부로 연장될 수 있다.
본 발명의 실시예들에 있어서, 상기 제1 반도체 패키지는 다수개의 적층된 제1 반도체 칩들을 포함하고, 상기 제2 반도체 패키지는 다수개의 적층된 제2 반도체 칩들을 포함할 수 있다.
본 발명의 실시예들에 있어서, 상기 제1 및 제2 반도체 칩들은 본딩 와이어들에 의해 상기 제1 및 제2 외부 리드들에 각각 전기적으로 연결될 수 있다.
이와 같이 구성된 본 발명에 따른 적층 패키지는 적층된 제1 및 제2 반도체 패키지들을 포함하고, 상기 제1 및 제2 반도체 패키지들은 서로 대응하는 형상을 갖는 절곡부를 각각 구비하는 제1 및 제2 외부 리드들에 의해 전기적으로 연결된다.
따라서, 상기 제1 및 제2 외부 리드들의 절곡부들은 상기 제1 및 제2 외부 리드들 사이의 솔더 면적을 증가시키고 이들 사이에 더욱 더 많은 양의 솔더 물질을 보유할 수 있게 되어 상기 제1 및 제2 반도체 패키지들 간의 신뢰성있는 전기적 연결을 제공할 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 적층 패키지에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것 으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않 는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 적층 패키지를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 적층 패키지(10)는 제1 반도체 패키지(100), 제1 반도체 패키지(100) 상에 적층된 제2 반도체 패키지(200) 및 제1 및 제2 반도체 패키지들(100, 200)을 전기적으로 연결하기 위한 연결 부재(300)를 포함한다.
제1 반도체 패키지(100)는 제1 반도체 칩(140)이 내재된 제1 몸체(120) 및 제1 몸체(120)로부터 외부로 인출된 제1 외부 리드(110)를 포함한다. 제2 반도체 패키지(200)는 제2 반도체 칩(240)이 내재된 제2 몸체(220) 및 제2 몸체(220)로부터 외부로 인출된 제2 외부 리드(210)를 포함한다.
본 발명의 실시예들에 있어서, 제1 반도체 패키지(100)는 제1 실장 기판(130)을 포함하고, 제2 반도체 패키지(200)는 제2 실장 기판(230)을 포함할 수 있다.
제1 실장 기판(130) 상에는 다수개의 제1 반도체 칩들(140)이 제1 접착층들(132)을 개재하여 순차적으로 적층될 수 있다. 제2 실장 기판(230) 상에는 다수개의 제2 반도체 칩들(240)이 제2 접착층들(232)을 개재하여 순차적으로 적층될 수 있다. 예를 들면, 제1 및 제2 접착층들(132, 232)은 에폭시(epoxy), 폴리이미드(polyimide) 등을 포함할 수 있다.
제1 및 제2 반도체 칩들(140, 240)은 내부에 형성된 다수개의 회로 소자들을 포함할 수 있다. 상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상 기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
본 발명의 실시예들에 있어서, 제1 실장 기판(130)은 제1 반도체 패키지(100)의 제1 몸체(120)의 하부에 배치되고, 제2 실장 기판(230)은 제2 반도체 패키지(200)의 제2 몸체(220)의 하부에 배치될 수 있다. 또한, 제1 실장 기판(130)의 하부면은 제1 몸체(120)로부터 외부로 노출되고, 제2 실장 기판(230)의 하부면은 제2 몸체(220)로부터 외부로 노출될 수 있다.
본 발명의 실시예들에 있어서, 다수개의 제1 반도체 칩들(140)의 본딩 패드들(도시되지 않음)은 본딩 와이어들(150)에 의해 제1 외부 리드(110)의 일단부들에 전기적으로 연결될 수 있다. 예를 들면, 제1 반도체 칩들(140)은 와이어 본드 공정에 의해 제1 외부 리드(110)와 전기적으로 연결될 수 있다.
또한, 다수개의 제2 반도체 칩들(240)의 본딩 패드들(도시되지 않음)은 본딩 와이어들(250)에 의하여 제2 외부 리드(210)의 일단부들에 전기적으로 연결될 수 있다. 예를 들면, 제2 반도체 칩들(240)은 와이어 본드 공정에 의해 제2 외부 리드(210)와 전기적으로 연결될 수 있다. 상기 본딩 와이어의 예로서는, 금(Au) 또는 알루미늄(Al) 등을 들 수 있다.
본딩 와이어들(150)이 연결된 다수개의 제1 반도체 칩들(140)이 실장된 제1 실장 기판(130) 상에는 제1 반도체 칩들(140)을 커버하는 제1 몰딩 부재(160)가 구 비될 수 있다. 본딩 와이어들(250)이 연결된 다수개의 제2 반도체 칩들(240)이 실장된 제2 실장 기판(230) 상에는 제2 반도체 칩들(240)을 커버하는 제2 몰딩 부재(260)가 구비될 수 있다.
제1 및 제2 몰딩 부재들(160, 260)의 예로서는, 세라믹(ceramic) 또는 에폭시 수지(epoxy molding compound, EMC)와 같은 플라스틱 등을 들 수 있다. 제1 및 제2 몰딩 부재들(160, 260)은 제1 및 제2 반도체 칩들(140, 240)을 공기 또는 외부에 대한 부식 등 여러 가지 원인에 의한 전기적인 열화로부터 보호하고 기계적인 안정성을 도모할 수 있다.
본 발명의 실시예들에 있어서, 제1 외부 리드(110)는 제1 몰딩 부재(160)로부터 외부로 인출되고, 제2 외부 리드(210)는 제2 몰딩 부재(260)로부터 외부로 인출될 수 있다. 또한, 제1 외부 리드(110)는 제1 실장 기판(130)과 실질적으로 동일한 평면상에서 제1 몸체(120)로부터 외부로 연장될 수 있다. 제2 외부 리드(210)는 제2 실장 기판(230)과 실질적으로 동일한 평면상에서 제2 몸체(220)로부터 외부로 연장될 수 있다.
예를 들면, 제1 및 제2 외부 리드들(110, 210)은 도전성 물질을 포함할 수 있다. 상기 도전성 물질의 예로서는, 구리(Cu)를 포함하는 합금, 철(Fe)과 니켈(Ni)을 포함하는 합금, 철(Fe), 니켈(Ni) 및 코발트(Co)를 포함하는 합금 등을 들 수 있다.
제1 반도체 패키지(100) 상에 제2 반도체 패키지(200)가 적층된다. 예를 들면, 제2 반도체 패키지(200)는 제3 접착층(170)을 개재하여 제1 반도체 패키 지(100) 상에 적층될 수 있다.
본 발명의 실시예들에 있어서, 제1 반도체 패키지(100)의 제1 몸체(120)로부터 외부로 인출된 제1 외부 리드(110)는 상방으로 절곡된 적어도 하나의 절곡부를 가질 수 있다. 제2 반도체 패키지(200)의 제2 몸체(220)로부터 외부로 인출된 제2 외부 리드(210)는 하방으로 절곡된 적어도 두개의 절곡부들을 가질 수 있다. 이 경우에 있어서, 제2 외부 리드(210)의 절곡부들은 제1 외부 리드(110)의 절곡된 형상과 대응된 형상을 가질 수 있다.
또한, 제2 외부 리드(210)는 제1 외부 리드(110)보다 내측 또는 외측에 위치할 수 있다. 제2 외부 리드(210)가 제1 외부 리드(110)보다 내측에 위치하는 경우, 제2 외부 리드(210)는 제1 외부 리드(110)에 삽입되는 형상을 가질 수 있다. 제2 외부 리드(210)가 제1 외부 리드(110)보다 외측에 위치하는 경우, 제2 외부 리드(210)가 제1 외부 리드(110)를 둘러싸는 형상, 즉, 제1 외부 리드(110)가 제2 외부 리드(210)에 삽입되는 형상을 가질 수 있다.
본 발명의 제1 실시예에 있어서, 제1 외부 리드(110)는, 제1 몸체(120)로부터 외부로 연장되는 제1 연장부(112) 및 제1 연장부(112)로부터 둔각을 가지면서 상방으로 절곡된 제1 절곡부(114)를 가질 수 있다. 제1 절곡부(114)는, 제1 반도체 패키지(100)를 지면과 평행하게 놓을 때, 상방으로 둔각을 가지면서 절곡될 수 있다.
이 경우에 있어서, 제2 외부 리드(210)는 제1 외부 리드(110)의 절곡된 형상과 대응하는 형상으로 하방으로 절곡된 절곡부들을 가질 수 있다. 구체적으로, 제2 외부 리드(210)는, 제2 몸체(220)로부터 외부로 연장되는 제2 연장부(212) 및 제2 연장부(212)로부터 예각을 가지면서 하방으로 절곡된 제3 절곡부(214) 및 제3 절곡부(214)로부터 제3 절곡부(214)의 절곡 방향과 반대 방향으로 절곡된 제4 절곡부(216)를 포함할 수 있다.
또한, 제2 외부 리드(210)는 제1 외부 리드(110)보다 내측에 위치할 수 있다. 따라서, 적층 패키지(10)는 제2 외부 리드(210)가 제1 외부 리드(110)에 삽입되는 형상을 가질 수 있다.
연결 부재(300)는 제1 외부 리드(110)의 절곡부(114) 및 제2 외부 리드(210)의 절곡부들(214, 216) 사이에 위치하여 제1 외부 리드(110)와 제2 외부 리드(210)를 전기적으로 연결할 수 있다. 예를 들면, 연결 부재(300)는 솔더 물질을 포함할 수 있다. 상기 솔더 물질의 예로서는, 주석(Sn), 구리(Cu), 은(Ag), 아연(Zn) 등을 포함하는 합금 등을 들 수 있다.
제1 실시예에 있어서, 연결 부재(300)는 제1 외부 리드(110)의 제1 절곡부(114)와 제2 외부 리드(210)의 제3 및 제4 절곡부들(214, 216) 사이에 위치하고 이들과 접촉할 수 있다.
제2 외부 리드(210)는 제1 외부 리드(110)의 절곡된 형상과 대응하는 형상을 가지므로, 제2 외부 리드(210)의 절곡부들과 제1 외부 리드(110)의 절곡부는 제1 및 제2 외부 리드들(110, 210) 사이의 솔더 면적을 증가시키게 된다.
또한, 제2 외부 리드(210)의 절곡부들과 제1 외부 리드(110)의 절곡부는 이들 사이에 더욱 더 많은 양의 솔더 물질을 보유할 수 있게 되어 제1 및 제2 반도체 패키지들(100, 200) 간의 신뢰성있는 전기적 연결을 제공할 수 있다.
따라서, 제1 및 제2 반도체 패키지들(100, 200)은 서로 대응하는 형상을 갖는 절곡부를 각각 구비하는 제1 및 제2 외부 리드들(110, 210)에 의해 전기적으로 연결되므로, 제1 및 제2 반도체 패키지들(100, 200) 간의 신뢰성있는 전기적 연결을 제공할 수 있다. 더욱이, 제1 및 제2 실장 기판들(130, 230)의 하부면들이 외부로 노출되도록 배치되므로, 제1 및 제2 반도체 패키지들(100, 200)이 적층된 적층 패키지(10)의 두께가 감소되어 소형화 및 고집적화된 적층 패키지를 제공할 수 있게 된다.
도 2는 본 발명의 제2 실시예에 따른 적층 패키지를 나타내는 단면도이다. 본 실시예에 따른 적층 패키지는 제1 및 제2 외부 리드들의 절곡된 형상들을 제외하고는 도 1의 실시예의 적층 패키지(10)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 적층 패키지(11)는 제1 반도체 패키지(100), 제1 반도체 패키지(100) 상에 적층된 제2 반도체 패키지(200) 및 제1 및 제2 반도체 패키지들(100, 200)을 전기적으로 연결하기 위한 연결 부재(300)를 포함한다.
제2 실시예에 있어서, 제1 외부 리드(110)는, 제1 몸체(120)로부터 외부로 연장되는 제1 연장부(112), 제1 연장부(112)로부터 예각을 가지면서 상방으로 절곡된 제1 절곡부(114) 및 제1 절곡부(114)로부터 제1 절곡부(114)의 절곡 방향과 반 대 방향으로 절곡된 제2 절곡부(116)를 가질 수 있다. 제1 절곡부(114)는, 제1 반도체 패키지(100)를 지면과 평행하게 놓을 때, 상방으로 예각을 가지면서 절곡될 수 있다.
이 경우에 있어서, 제2 외부 리드(210)는 제1 외부 리드(110)의 절곡된 형상과 대응하는 형상으로 하방으로 절곡된 절곡부들을 가질 수 있다. 구체적으로, 제2 외부 리드(210)는, 제2 몸체(220)로부터 외부로 연장되는 제2 연장부(212) 및 제2 연장부(212)로부터 예각을 가지면서 하방으로 절곡된 제3 절곡부(214) 및 제3 절곡부(214)로부터 제3 절곡부(214)의 절곡 방향과 반대 방향으로 절곡된 제4 절곡부(216)를 포함할 수 있다.
또한, 제2 외부 리드(210)는 제1 외부 리드(110)보다 내측에 위치할 수 있다. 따라서, 적층 패키지(11)는 제2 외부 리드(210)가 제1 외부 리드(110)에 삽입되는 형상을 가질 수 있다.
연결 부재(300)는 제1 외부 리드(110)의 절곡부들(114, 116) 및 제2 외부 리드(210)의 절곡부들(214, 216) 사이에 위치하여 제1 외부 리드(110)와 제2 외부 리드(210)를 전기적으로 연결할 수 있다.
제2 실시예에 있어서, 연결 부재(300)는 제1 외부 리드(110)의 제1 및 제2 절곡부들(114, 116)과 제2 외부 리드(210)의 제3 및 제4 절곡부들(214, 216) 사이에 위치하고 이들과 접촉할 수 있다.
따라서, 제2 외부 리드(210)는 제1 외부 리드(110)의 절곡된 형상과 대응하는 형상을 가지므로, 제2 외부 리드(210)의 절곡부들과 제1 외부 리드(110)의 절곡 부들은 제1 및 제2 외부 리드들(110, 210) 사이의 솔더 면적을 증가시키게 된다.
또한, 제2 외부 리드(210)의 절곡부들과 제1 외부 리드(110)의 절곡부들은 이들 사이에 더욱 더 많은 양의 솔더 물질을 보유할 수 있게 되어 제1 및 제2 반도체 패키지들(100, 200) 간의 신뢰성있는 전기적 연결을 제공할 수 있다.
도 3은 본 발명의 제3 실시예에 따른 적층 패키지를 나타내는 단면도이다. 본 실시예에 따른 적층 패키지는 제1 및 제2 외부 리드들의 절곡된 형상들을 제외하고는 도 1의 실시예의 적층 패키지(10)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 적층 패키지(12)는 제1 반도체 패키지(100), 제1 반도체 패키지(100) 상에 적층된 제2 반도체 패키지(200) 및 제1 및 제2 반도체 패키지들(100, 200)을 전기적으로 연결하기 위한 연결 부재(300)를 포함한다.
제3 실시예에 있어서, 제1 외부 리드(110)는, 제1 몸체(120)로부터 외부로 연장되는 제1 연장부(112) 및 제1 연장부(112)로부터 둔각을 가지면서 상방으로 절곡된 제1 절곡부(114)를 가질 수 있다. 제1 절곡부(114)는, 제1 반도체 패키지(100)를 지면과 평행하게 놓을 때, 상방으로 둔각을 가지면서 절곡될 수 있다.
이 경우에 있어서, 제2 외부 리드(210)는 제1 외부 리드(110)의 절곡된 형상과 대응하는 형상으로 하방으로 절곡된 절곡부들을 가질 수 있다. 구체적으로, 제2 외부 리드(210)는, 제2 몸체(220)로부터 외부로 연장되는 제2 연장부(212) 및 제2 연장부(212)로부터 예각을 가지면서 하방으로 절곡된 제3 절곡부(214) 및 제3 절곡부(214)로부터 제3 절곡부(214)의 절곡 방향과 반대 방향으로 절곡된 제4 절곡부(216)를 포함할 수 있다.
또한, 제2 외부 리드(210)는 제1 외부 리드(110)보다 외측에 위치할 수 있다. 따라서, 적층 패키지(12)는 제2 외부 리드(210)가 제1 외부 리드(110)를 둘러싸는 형상, 즉, 제1 외부 리드(110)가 제2 외부 리드(210)에 삽입되는 형상을 가질 수 있다.
연결 부재(300)는 제1 외부 리드(110)의 절곡부(114) 및 제2 외부 리드(210)의 절곡부들(214, 216) 사이에 위치하여 제1 외부 리드(110)와 제2 외부 리드(210)를 전기적으로 연결할 수 있다.
제3 실시예에 있어서, 연결 부재(300)는 제1 외부 리드(110)의 제1 절곡부(114)와 제2 외부 리드(210)의 제3 및 제4 절곡부들(214, 216) 사이에 위치하고 이들과 접촉할 수 있다.
따라서, 제2 외부 리드(210)는 제1 외부 리드(110)의 절곡된 형상과 대응하는 형상을 가지므로, 제2 외부 리드(210)의 절곡부들과 제1 외부 리드(110)의 절곡부들은 제1 및 제2 외부 리드들(110, 210) 사이의 솔더 면적을 증가시키게 된다.
또한, 제2 외부 리드(210)의 절곡부들과 제1 외부 리드(110)의 절곡부들은 이들 사이에 더욱 더 많은 양의 솔더 물질을 보유할 수 있게 되어 제1 및 제2 반도체 패키지들(100, 200) 간의 신뢰성있는 전기적 연결을 제공할 수 있다.
도 4는 본 발명의 제4 실시예에 따른 적층 패키지를 나타내는 단면도이다. 본 실시예에 따른 적층 패키지는 제1 및 제2 외부 리드들의 절곡된 형상들을 제외하고는 도 1의 실시예의 적층 패키지(10)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 4를 참조하면, 본 발명의 제4 실시예에 따른 적층 패키지(13)는 제1 반도체 패키지(100), 제1 반도체 패키지(100) 상에 적층된 제2 반도체 패키지(200) 및 제1 및 제2 반도체 패키지들(100, 200)을 전기적으로 연결하기 위한 연결 부재(300)를 포함한다.
제4 실시예에 있어서, 제1 외부 리드(110)는, 제1 몸체(120)로부터 외부로 연장되는 제1 연장부(112), 제1 연장부(112)로부터 예각을 가지면서 상방으로 절곡된 제1 절곡부(114) 및 제1 절곡부(114)로부터 제1 절곡부(114)의 절곡 방향과 반대 방향으로 절곡된 제2 절곡부(116)를 가질 수 있다. 제1 절곡부(114)는, 제1 반도체 패키지(100)를 지면과 평행하게 놓을 때, 상방으로 예각을 가지면서 절곡될 수 있다.
이 경우에 있어서, 제2 외부 리드(210)는 제1 외부 리드(110)의 절곡된 형상과 대응하는 형상으로 하방으로 절곡된 절곡부들을 가질 수 있다. 구체적으로, 제2 외부 리드(210)는, 제2 몸체(220)로부터 외부로 연장되는 제2 연장부(212) 및 제2 연장부(212)로부터 예각을 가지면서 하방으로 절곡된 제3 절곡부(214) 및 제3 절곡부(214)로부터 제3 절곡부(214)의 절곡 방향과 반대 방향으로 절곡된 제4 절곡부(216)를 포함할 수 있다.
또한, 제2 외부 리드(210)는 제1 외부 리드(110)보다 외측에 위치할 수 있다. 따라서, 적층 패키지(13)는 제2 외부 리드(210)가 제1 외부 리드(110)를 둘러싸는 형상, 즉, 제1 외부 리드(110)가 제2 외부 리드(210)에 삽입되는 형상을 가질 수 있다.
연결 부재(300)는 제1 외부 리드(110)의 절곡부들(114, 116) 및 제2 외부 리드(210)의 절곡부들(214, 216) 사이에 위치하여 제1 외부 리드(110)와 제2 외부 리드(210)를 전기적으로 연결할 수 있다.
제4 실시예에 있어서, 연결 부재(300)는 제1 외부 리드(110)의 제1 및 제2 절곡부들(114, 116)과 제2 외부 리드(210)의 제3 및 제4 절곡부들(214, 216) 사이에 위치하고 이들과 접촉할 수 있다.
따라서, 제2 외부 리드(210)는 제1 외부 리드(110)의 절곡된 형상과 대응하는 형상을 가지므로, 제2 외부 리드(210)의 절곡부들과 제1 외부 리드(110)의 절곡부들은 제1 및 제2 외부 리드들(110, 210) 사이의 솔더 면적을 증가시키게 된다.
또한, 제2 외부 리드(210)의 절곡부들과 제1 외부 리드(110)의 절곡부들은 이들 사이에 더욱 더 많은 양의 솔더 물질을 보유할 수 있게 되어 제1 및 제2 반도체 패키지들(100, 200) 간의 신뢰성있는 전기적 연결을 제공할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 적층 패키지는 적층된 제1 및 제2 반도체 패키지들을 포함하고, 상기 제1 및 제2 반도체 패키지들은 서로 대응하는 형상을 갖는 절곡부를 각각 구비하는 제1 및 제2 외부 리드들에 의해 전기적으 로 연결된다.
따라서, 상기 제1 및 제2 외부 리드들의 절곡부들은 상기 제1 및 제2 외부 리드들 사이의 솔더 면적을 증가시키고 이들 사이에 더욱 더 많은 양의 솔더 물질을 보유할 수 있게 되어 상기 제1 및 제2 반도체 패키지들 간의 신뢰성있는 전기적 연결을 제공할 수 있게 된다.
또한, 상기 제1 및 제2 실장 기판들의 하부면들이 외부로 노출되도록 배치되므로, 상기 적층 패키지의 두께가 감소되어 소형화 및 고집적화된 적층 패키지를 제공할 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 적층 패키지를 나타내는 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 적층 패키지를 나타내는 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 적층 패키지를 나타내는 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 적층 패키지를 나타내는 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10, 11, 12, 13 : 적층 패키지 100 : 제1 반도체 패키지
110 : 제1 외부 리드 112, 212 : 연장부
114, 116, 214, 216 : 절곡부 120 : 제1 몸체
130 : 제1 실장 기판 132 : 제1 접착층
140 : 제1 반도체 칩 150, 250 : 본딩 와이어
160 : 제1 몰딩 부재 170 : 제3 접착층
200 : 제2 반도체 패키지 220 : 제2 몸체
230 : 제2 실장 기판 232 : 제2 접착층
240 : 제2 반도체 칩 260 : 제2 몰딩 부재
300 : 연결 부재

Claims (11)

  1. 제1 반도체 칩이 내재된 제1 몸체 및 상기 제1 몸체의 외부로 인출되며 상방으로 절곡된 적어도 하나의 절곡부를 갖는 제1 외부 리드를 구비하는 제1 반도체 패키지;
    상기 제1 반도체 패키지 상에 적층되고, 제2 반도체 칩이 내재된 제2 몸체 및 상기 제2 몸체의 외부로 인출되며 상기 제1 외부 리드의 절곡된 형상과 대응하는 형상으로 하방으로 절곡된 적어도 두개의 절곡부를 가지고 상기 제1 외부 리드보다 내측 또는 외측에 위치하는 제2 외부 리드를 구비하는 제2 반도체 패키지; 및
    상기 제1 외부 리드 및 상기 제2 외부 리드를 전기적으로 연결하는 연결 부재를 포함하는 적층 패키지.
  2. 제 1 항에 있어서, 상기 제2 반도체 패키지의 제2 외부 리드는
    상기 제2 몸체로부터 외부로 연장되는 제1 연장부;
    상기 제2 연장부로부터 예각을 가지면서 하방으로 절곡된 제1 절곡부; 및
    상기 제1 절곡부로부터 상기 제1 절곡부의 절곡 방향과 반대 방향으로 절곡된 제2 절곡부를 포함하는 것을 특징으로 하는 적층 패키지.
  3. 제 2 항에 있어서, 상기 제1 반도체 패키지의 제1 외부 리드는
    상기 제1 몸체로부터 외부로 연장되는 제2 연장부;
    상기 제1 연장부로부터 예각을 가지면서 상방으로 절곡된 제3 절곡부; 및
    상기 제3 절곡부로부터 상기 제3 절곡부의 절곡 방향과 반대 방향으로 절곡된 제4 절곡부를 포함하는 것을 특징으로 하는 적층 패키지.
  4. 제 1 항에 있어서, 상기 연결 부재는 상기 제1 외부 리드의 절곡부 및 상기 제2 외부 리드의 절곡부 사이에 배치되는 것을 특징으로 하는 적층 패키지.
  5. 제 1 항에 있어서, 상기 제1 반도체 패키지는 상기 제1 반도체 칩이 실장되는 제1 실장 기판을 포함하고, 상기 제2 반도체 패키지는 상기 제2 반도체 칩이 실장되는 제2 실장 기판을 포함하는 것을 특징으로 하는 적층 패키지.
  6. 제 5 항에 있어서, 상기 제2 실장 기판은 상기 제2 몸체의 하부에 배치되고, 상기 제2 실장 기판의 하부면은 상기 제2 몸체로부터 노출되는 것을 특징으로 하는 적층 패키지.
  7. 제 6 항에 있어서, 상기 제2 외부 리드는 상기 제2 실장 기판과 동일한 평면상에서 상기 제2 몸체로부터 외부로 연장되는 것을 특징으로 하는 적층 패키지.
  8. 제 5 항에 있어서, 상기 제1 실장 기판은 상기 제1 몸체의 하부에 배치되고, 상기 제1 실장 기판의 하부면은 상기 제2 몸체로부터 노출되는 것을 특징으로 하는 적층 패키지.
  9. 제 8 항에 있어서, 상기 제1 외부 리드는 상기 제1 실장 기판과 동일한 평면상에서 상기 제1 몸체로부터 외부로 연장되는 것을 특징으로 하는 적층 패키지.
  10. 제 1 항에 있어서, 상기 제1 반도체 패키지는 다수개의 적층된 제1 반도체 칩들을 포함하고, 상기 제2 반도체 패키지는 다수개의 적층된 제2 반도체 칩들을 포함하는 것을 특징으로 하는 적층 패키지.
  11. 제 1 항에 있어서, 상기 제1 및 제2 반도체 칩들은 본딩 와이어들에 의해 상기 제1 및 제2 외부 리드들에 각각 전기적으로 연결되는 것을 특징으로 하는 적층 패키지.
KR1020080085845A 2008-09-01 2008-09-01 적층 패키지 KR20100026726A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080085845A KR20100026726A (ko) 2008-09-01 2008-09-01 적층 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080085845A KR20100026726A (ko) 2008-09-01 2008-09-01 적층 패키지

Publications (1)

Publication Number Publication Date
KR20100026726A true KR20100026726A (ko) 2010-03-10

Family

ID=42178032

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080085845A KR20100026726A (ko) 2008-09-01 2008-09-01 적층 패키지

Country Status (1)

Country Link
KR (1) KR20100026726A (ko)

Similar Documents

Publication Publication Date Title
US8575738B2 (en) Semiconductor memory card
KR101604605B1 (ko) 반도체 패키지 및 이의 제조 방법
KR100963664B1 (ko) 비대칭 리드프레임 접속을 갖는 다이 패키지
US7986032B2 (en) Semiconductor package system with substrate having different bondable heights at lead finger tips
US20070170572A1 (en) Multichip stack structure
US7728411B2 (en) COL-TSOP with nonconductive material for reducing package capacitance
US7202554B1 (en) Semiconductor package and its manufacturing method
US20090206459A1 (en) Quad flat non-leaded package structure
US6753597B1 (en) Encapsulated semiconductor package including chip paddle and leads
JP4602223B2 (ja) 半導体装置とそれを用いた半導体パッケージ
CN110858573A (zh) 半导体封装件
US10468319B2 (en) Low-profile electronic package
KR101450758B1 (ko) 집적회로 패키지
US20080042277A1 (en) BGA package with leads on chip field of the invention
US20120313233A1 (en) Semiconductor Package, Stacking Semiconductor Package, And Method Of Fabricating The Same
US9318354B2 (en) Semiconductor package and fabrication method thereof
US20080073772A1 (en) Stacked semiconductor package and method of manufacturing the same
KR20100026726A (ko) 적층 패키지
JP4455158B2 (ja) 半導体装置
US20050194698A1 (en) Integrated circuit package with keep-out zone overlapping undercut zone
KR100437821B1 (ko) 반도체 패키지 및 그 제조방법
US11848255B2 (en) Semiconductor package structure on a PCB and semiconductor module including the same
KR102392784B1 (ko) 멀티칩 반도체 패키지
US20090004783A1 (en) Method of package stacking using unbalanced molded tsop
US20210407929A1 (en) Semiconductor package

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid