KR20100022715A - Circuit board with marks indicating bad patterns and manufacturing method of circuit board - Google Patents
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Abstract
Description
본 발명은 불량 패턴을 지시하는 표지를 구비하는 회로기판 및 회로기판의 제조 방법에 관한 것으로, 보다 상세하게는 소형 반도체 패키지의 소형의 패턴 유닛들 가운데 포함된 불량 패턴 유닛의 위치를 지시하는 표지가 회로기판이 휘어지거나 회로기판들의 사이에 마찰이 발생하여도 보존되므로 불량 패턴 유닛을 나타내는 표지의 가독성이 양호한 회로기판과 그 제조 방법에 관한 것이다.The present invention relates to a circuit board having a mark indicating a bad pattern and a method of manufacturing the circuit board, and more particularly, a mark indicating a position of a bad pattern unit included among the small pattern units of a small semiconductor package. The present invention relates to a circuit board having good readability of a label indicating a bad pattern unit because the circuit board is preserved even when the circuit board is bent or friction between the circuit boards is generated.
전자 제품이 복잡해짐에 따라 배선의 많은 부분이 회로기판(circuit board)으로 대체되고 있다. 또한 전자 제품의 소형화, 박판화, 고밀도화, 패키지(package)화 추세에 따라 회로기판(circuit board)의 미세 패턴화, 소형화 및 패키지화도 진행되고 있다. As electronic products become more complex, much of the wiring is being replaced by circuit boards. In addition, according to the trend of miniaturization, thinning, high density, and packaging of electronic products, fine patterning, miniaturization, and packaging of circuit boards are progressing.
최근에는 하나의 반도체 패키지를 생산하기 위한 다수개의 패턴 유닛들이 일렬로 연결되는, 이른바 스트립(strip) 단위로 회로기판이 제조된다. 스트립 단위로 회로기판을 제작하는 방법에 의하면, 패턴 유닛들이 일반적으로 행과 열을 이루 는 매트릭스 형태로 배치되고, 패턴 유닛들의 각각에 초소형의 반도체칩이 실장됨으로써 반도체 패키지가 대량으로 생산될 수 있다.Recently, circuit boards are manufactured in so-called strip units, in which a plurality of pattern units for producing one semiconductor package are connected in a row. According to the method of fabricating the circuit board in strip units, the semiconductor package can be mass produced by disposing the pattern units in a matrix form generally forming rows and columns, and by mounting a small semiconductor chip on each of the pattern units. .
회로기판이 스트립 단위로 제작될 때에는 자동화 생산 라인에 의해 대량으로 생산되는데, 회로 패턴의 일부가 단선되거나 패턴의 폭이 불량하게 형성됨으로써 패턴 유닛들 가운데 불량이 발생하는 경우가 있다. 패턴 유닛들의 일부에 불량이 발생한 스트립을 폐기하는 경우에는, 하나의 스트립에 수많은 패턴 유닛들이 포함되므로 생산 수율이 크게 저하되고 원자재의 손실이 증가하는 문제점이 있었다.When the circuit board is manufactured in strip units, it is produced in a large amount by an automated production line. In some cases, a portion of the circuit pattern is disconnected or the width of the pattern is formed to be inferior. When discarding strips in which some of the pattern units are defective, there is a problem that a large number of pattern units are included in one strip, so that the production yield is greatly reduced and the loss of raw materials is increased.
그러므로 제작된 회로기판에 반도체 칩 등을 실장하고 패키지화하는 공정에서 불량 패턴 유닛을 사용하지 않도록 하기 위해, 불량 패턴 유닛에 불량임을 직접적으로 표시하는 기술이 사용되기도 한다. 불량이 발생한 패턴 유닛을 표시하기 위해 사용되는 기술로는, 잉크를 이용하여 회로기판의 표면에 표시하는 방법이 있다.Therefore, in order to avoid using a bad pattern unit in a process of mounting and packaging a semiconductor chip on a manufactured circuit board, a technique of directly displaying a bad pattern on a bad pattern unit may be used. As a technique used for displaying a pattern unit in which a defect has occurred, there is a method of displaying on a surface of a circuit board using ink.
최근 반도체 패키지가 초소형화됨으로 인해 하나의 스트립에 포함되는 패턴 유닛의 개수도 크게 증가하였는데, 패턴 유닛이 소형화됨으로 인해 잉크 인쇄의 해상도도 크게 증가하여야 한다. 이로 인해 좁은 공간에 잉크를 분사하여 경화하는 과정이 복잡해지는 문제점이 있었다. 또한 잉크를 인쇄한 이후에는 잉크를 경화시키는 과정이 반드시 필요하므로 공정이 복잡하고 시간이 많이 소요되는 문제점도 있었다.Recently, due to the miniaturization of the semiconductor package, the number of pattern units included in one strip has also increased greatly. As the size of the pattern unit has been miniaturized, the resolution of ink printing must also increase greatly. As a result, there is a problem in that the process of curing by spraying ink in a narrow space is complicated. In addition, after the ink is printed, the process of curing the ink is necessary, so there is a problem that the process is complicated and time-consuming.
또한 기판의 표면에 불량을 표시하는 표지가 인쇄된 후에, 제품을 이송하 고 후공정을 처리하는 과정에서 기판들의 사이에 마찰이 발생하여 인쇄된 표지가 지워져 가독성이 저하되는 문제가 발생될 수 있다. 또한 마찰로 인해 인쇄된 부분의 일부가 삭제되어 발생된 물질이 기판과 장비를 오염시키는 오염원으로 작용할 수 있다. In addition, after a label indicating a defect is printed on the surface of the substrate, friction may occur between the substrates during the process of transferring the product and processing the post-process, thereby causing a problem that the printed label is erased and thus the readability is reduced. . In addition, some of the printed portion due to friction can be erased, causing the resulting material to act as a source of contamination that contaminates the substrate and equipment.
기판을 이송시키는 동안 기판들의 사이에 마찰이 발생하지 않도록 보호하더라도 잉크와 기판의 소재의 사이에 계면 접합력이 낮기 때문에, 공정이 이루어지는 동안 기판에 주어지는 충격이나 굽힘력에 의해 인쇄된 잉크와 기판의 표면의 사이에 계면 분리가 부분적으로 발생하여, 인쇄된 마크가 떨어져 나가 정보의 가독성이 저하되기도 한다.The surface of the ink and the substrate printed by the impact or bending force applied to the substrate during the process is low because the interfacial bonding force between the ink and the material of the substrate is low even if the substrate is protected from friction while transferring the substrate. Interfacial separation occurs in part between and the printed marks may fall off, thereby reducing the readability of the information.
반도체 패키지 공정 등에서 불량 패턴 유닛을 표시하기 위한 방법으로, 레이저를 이용한 마킹 기술의 사용을 고려할 수 있다. 그러나 레이저를 이용하여 회로기판의 표면에 표지를 마킹하는 경우, 레이저 마킹 부분에서는 금속 소재인 기판의 표면에 돌출되는 부분과 탄화물이 발생하므로 이에 대한 후처리 공정(폴리싱 등; polishing)이 필요한 문제점이 있었다. 또한 레이저를 이용하면 회로기판의 표면에 국부적으로 열이 가해지므로 열 변형이 발생할 수 있고, 레이저를 조사하기 위해 고가의 레이저 장비가 필요한 문제점도 있었다.As a method for displaying a defective pattern unit in a semiconductor package process, the use of a marking technique using a laser may be considered. However, in the case of marking the mark on the surface of the circuit board using a laser, a portion of the laser marking protrudes from the surface of the substrate, which is a metal material, and carbides are generated, which requires a post-treatment process (polishing, etc.). there was. In addition, when the laser is used, heat is locally applied to the surface of the circuit board, and thermal deformation may occur, and expensive laser equipment is required to irradiate the laser.
또한 금속 소재의 회로기판의 표면에 레이저만을 이용하여 마킹한다면, 마킹된 부분에는 색상의 변화는 없고 오목한 홈으로 이루어진 표지만이 존재하므로 카메라 등의 영상 장치를 이용한 비전 인식 단계에서 표지의 인식 정확도가 떨어지는 문제점이 존재하였다. 가독성을 높이기 위해 레이저로 마킹된 부분의 표면에 별 도의 유색 처리를 실시할 수 있으나, 이와 같은 경우 별도의 공정을 추가해야 하는 문제점이 있었다.In addition, if the marking of the surface of a metal circuit board using only a laser, there is no change in color and only a cover made of concave grooves on the marked portion, so that the recognition accuracy of the cover in the vision recognition step using an imaging device such as a camera is improved. There was a problem falling. In order to improve readability, a separate color treatment may be performed on the surface of the laser-marked part, but in this case, there is a problem in that a separate process needs to be added.
본 발명의 목적은 양호한 가독성으로 불량 패턴을 지시할 수 있는 표지를 구비하는 회로기판과, 그 회로기판의 제조 방법을 제공하는 데 있다.An object of the present invention is to provide a circuit board having a label capable of indicating a bad pattern with good readability, and a method of manufacturing the circuit board.
본 발명의 다른 목적은 초소형 반도체 패키지의 대량 생산을 위해 다수의 회로 패턴 유닛을 갖는 스트립 형태의 회로기판과 그 제조 방법을 제공하는 데 있다. 회로기판은 전체가 금속이거나, 적어도 한층 이상의 전도성 물질과 비전도성 물질이 적층된 반도체 장치용 회로 기판일 수 있다.Another object of the present invention is to provide a strip-shaped circuit board having a plurality of circuit pattern units and a method of manufacturing the same for mass production of microminiature semiconductor packages. The circuit board may be a metal in its entirety, or may be a circuit board for a semiconductor device in which at least one conductive material and a non-conductive material are stacked.
본 발명의 또 다른 목적은 반도체 패키지가 소형화됨에 따라 소형으로 형성되는 패턴 유닛들을 갖는 회로기판에 있어서, 불량이 발생한 패턴 유닛을 효과적으로 지시하는 표지를 구비하는 회로기판과, 그 제조 방법을 제공하는 데 있다.It is still another object of the present invention to provide a circuit board having pattern units that are formed small as the semiconductor package is miniaturized, the circuit board having an indicator for effectively indicating a pattern unit having a defect, and a method of manufacturing the same. have.
본 발명의 또 다른 목적은 경화 공정을 사용할 필요 없이 간단하고 저렴한 공정으로 회로기판에 불량 패턴 유닛을 지시하는 표지를 형성하는 데 있다.Still another object of the present invention is to form a mark indicating a bad pattern unit on a circuit board in a simple and inexpensive process without using a curing process.
본 발명의 또 다른 목적은 불량 패턴 유닛과 회로기판의 표면의 사이에 접합력이 향상되어, 회로기판들의 마찰이나 굽힘이 발생하여도 인쇄된 표지가 회로기판에서 잘 분리되지 않도록 하는 데 있다.Another object of the present invention is to improve the bonding force between the defective pattern unit and the surface of the circuit board, so that even if friction or bending of the circuit board occurs, the printed label is not separated from the circuit board.
본 발명의 또 다른 목적은 하나의 스트립에 포함되는 패턴 유닛들의 개수가 크게 증가하여도 불량이 발생한 패턴 유닛들을 스캔하는 시간이 크게 감소되며 불량 패턴 유닛들의 위치를 정확히 지시할 수 있는 표지를 구비하는 회로기판과, 그 제조 방법을 제공하는 데 있다.It is still another object of the present invention to provide a mark capable of accurately indicating the location of defective pattern units and greatly reducing the time for scanning the defective pattern units even if the number of pattern units included in one strip is greatly increased. The present invention provides a circuit board and a method of manufacturing the same.
본 발명은 홈부에 형성되어 불량 패턴을 지시하는 마킹부를 구비하는 회로기판 및 회로기판의 제조 방법을 제공한다.The present invention provides a circuit board and a method of manufacturing the circuit board having a marking portion formed in the groove portion to indicate a bad pattern.
본 발명에 관한 불량 패턴을 지시하는 표지를 구비하는 회로기판은, 서로 인접하여 배치되는 복수 개의 패턴 유닛들을 갖는 패턴부와, 패턴부의 가장자리를 따라 연장되는 레일부와, 레일부의 소정의 위치에 형성되는 홈부와, 패턴 유닛들 중 상태가 불량한 불량 패턴 유닛들의 위치를 나타내도록 홈부에 형성되는 마킹부를 구비한다.A circuit board having a mark indicating a bad pattern according to the present invention includes a pattern portion having a plurality of pattern units disposed adjacent to each other, a rail portion extending along an edge of the pattern portion, and a predetermined position at the rail portion. And a marking portion formed in the groove portion to indicate the position of the defective pattern units having a poor state among the pattern units.
본 발명에 있어서, 레일부는 패턴부의 가장자리에서 패턴 유닛들의 행 방향을 따라 연장되는 가로 연장부를 구비할 수 있다.In the present invention, the rail portion may include a horizontal extension portion extending along the row direction of the pattern units at the edge of the pattern portion.
본 발명에 있어서, 홈부는, 가로 연장부의 패턴 유닛들의 각각의 열에 대응한 각각의 위치에 형성되고, 마킹부는 불량 패턴 유닛들의 열에 대응한 위치의 홈부에 형성되어 불량 패턴 유닛의 행의 위치를 나타낼 수 있다.In the present invention, the groove portion is formed at each position corresponding to each column of the pattern units of the horizontal extension portion, and the marking portion is formed at the groove portion at the position corresponding to the column of the defective pattern units to indicate the position of the row of the defective pattern units. Can be.
본 발명에 있어서, 홈부는 가로 연장부를 따라 소정 길이 연장되도록 가로 연장부에 형성될 수 있다.In the present invention, the groove portion may be formed in the horizontal extension to extend a predetermined length along the horizontal extension.
본 발명에 있어서, 홈부는 에칭에 의해 형성될 수 있다.In the present invention, the groove portion can be formed by etching.
본 발명에 있어서, 마킹부는 마킹부를 이루는 부분을 제외한 홈부의 표면을 에칭하여 형성될 수 있다. 또한 마킹부의 높이는 홈부의 표면에서 레일부의 표 면까지의 길이보다 작게 형성될 수 있다.In the present invention, the marking portion may be formed by etching the surface of the groove portion except for the portion forming the marking portion. In addition, the height of the marking portion may be formed smaller than the length from the surface of the groove portion to the surface of the rail portion.
본 발명에 있어서, 마킹부는 잉크 인쇄법에 의해 홈부에 형성될 수 있다.In the present invention, the marking portion can be formed in the groove portion by the ink printing method.
본 발명에 있어서, 마킹부는 홈부의 바닥면에 형성되고, 바닥면의 거칠기는 홈부 이외의 표면의 거칠기보다 크다.In the present invention, the marking portion is formed on the bottom surface of the groove portion, and the roughness of the bottom surface is larger than the roughness of the surfaces other than the groove portion.
본 발명에 있어서, 홈부의 표면에는 산화층이 형성될 수 있고, 마킹부는 산화층을 레이저로 가공하여 형성될 수 있다.In the present invention, an oxide layer may be formed on the surface of the groove portion, and the marking portion may be formed by laser processing the oxide layer.
본 발명에 있어서, 마킹부는 문자나 숫자 또는 이들의 조합으로 이루어져, 불량 패턴 유닛들이 존재하는 행의 위치와 열의 위치를 나타낼 수 있다.In the present invention, the marking portion may be formed of letters, numbers, or a combination thereof, and may indicate a position of a row and a position of a column in which defective pattern units exist.
본 발명에 있어서, 레일부는 회로기판의 강성을 보강하도록 홈부의 외측에 형성되는 천공부를 더 구비할 수 있다.In the present invention, the rail portion may further include a perforated portion formed on the outside of the groove portion to reinforce the rigidity of the circuit board.
본 발명에 있어서, 레일부는 회로기판의 강성을 보강하도록 홈부의 가장자리의 적어도 일부에 홈부의 깊이보다 낮은 깊이를 갖도록 형성되는 단차부를 더 구비할 수 있다.In the present invention, the rail portion may further include a stepped portion formed to have a depth lower than the depth of the groove portion on at least part of the edge of the groove portion to reinforce the rigidity of the circuit board.
본 발명에 관한 회로기판의 제조 방법은, 회로기판의 소재를 준비하는 준비 단계와, 기판에 행과 열을 이루며 배치되는 복수 개의 패턴 유닛들과 패턴 유닛을 둘러싸며 연장되는 레일부와 레일부의 소정의 위치에 형성되는 홈부를 에칭에 의해 형성하는 패턴 형성 단계와, 패턴 유닛들을 검사하여 상태가 불량한 불량 패턴 유닛을 스캔하는 스캔 단계와, 홈부에 불량 패턴 유닛들이 존재하는 행의 위치와 열의 위치를 나타내는 마킹부를 형성하는 마킹 단계를 포함한다.The method for manufacturing a circuit board according to the present invention includes a preparation step of preparing a material of a circuit board, a plurality of pattern units arranged in rows and columns on a substrate, and a rail unit and a rail unit extending around the pattern unit. A pattern forming step of forming a groove portion formed at a predetermined position by etching, a scanning step of inspecting the pattern units to scan a bad pattern unit having a bad state, a position of a row and a column in which the bad pattern units exist in the groove portion It includes a marking step of forming a marking portion indicating.
본 발명에 있어서, 마킹부는 인쇄법에 의해 형성될 수 있다.In the present invention, the marking portion may be formed by a printing method.
본 발명에 관한 회로기판 제조 방법은, 패턴 형성 단계의 이후에, 회로기판의 표면에 산화층을 형성하는 단계를 더 구비할 수 있고, 마킹 단계는 산화층에 레이저를 조사하여 마킹부를 형성할 수 있다.The circuit board manufacturing method according to the present invention may further include forming an oxide layer on the surface of the circuit board after the pattern forming step, and the marking step may form a marking part by irradiating a laser to the oxide layer.
본 발명에 있어서, 패턴 형성 단계에서, 홈부는 소재의 일면에만 레지스트를 형성하여 식각을 실시하는 하프 에칭에 의해 형성될 수 있다.In the present invention, in the pattern forming step, the groove portion may be formed by half etching to form a resist on only one surface of the material to perform etching.
본 발명의 다른 측면에 관한 회로기판의 제조 방법은, 행과 열을 이루며 배치되는 복수 개의 패턴 유닛들과, 패턴 유닛을 둘러싸며 연장되는 레일부를 구비하는 회로기판을 준비하는 기판 준비 단계와, 레일부의 소정의 위치에 홈부를 형성하는 홈부 형성 단계와, 패턴 유닛들을 검사하여 상태가 불량한 불량 패턴 유닛이 존재하는 위치의 행과 열을 스캔하는 스캔 단계와, 홈부에 잉크를 인쇄하여 불량 패턴 유닛들이 존재하는 행의 위치와 열의 위치를 나타내는 마킹부를 형성하는 마킹 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a circuit board, comprising: a substrate preparation step of preparing a circuit board having a plurality of pattern units arranged in rows and columns, and a rail portion extending around the pattern unit; A groove forming step of forming a groove in a predetermined position, a scanning step of inspecting the pattern units to scan rows and columns at a position where a bad pattern unit having a bad state exists, and a bad pattern unit by printing ink on the groove And a marking step of forming a marking portion indicative of the position of the row and the column in which they are present.
본 발명의 다른 측면에 있어서, 홈부 형성 단계는, 회로기판의 표면을 가압하거나 절삭 가공하여 홈부를 형성할 수 있다.In another aspect of the present invention, the groove portion forming step, by pressing or cutting the surface of the circuit board to form a groove portion.
상술한 바와 같은 본 발명의 회로기판과 제조 방법은, 레일부에 불량 패턴 유닛을 지시하는 마킹부를 구비하며, 복수 개의 패턴 유닛들이 매트릭스 형상으로 배치되는 스트립 형태로 제조될 수 있으므로 대량 생산과 자동화 공정에 적합하다. As described above, the circuit board and the manufacturing method of the present invention include a marking portion for indicating a defective pattern unit in a rail portion, and a plurality of pattern units may be manufactured in a strip form in which a plurality of pattern units are arranged in a matrix shape, thereby mass production and automated processes. Suitable for
본 발명의 회로기판을 이용하여 반도체 패키지를 제조하는 패키지 장비에 서는 회로기판에 형성된 마킹부를 스캔함으로써 회로기판에 포함된 불량 패턴 유닛의 위치를 정확하게 파악할 수 있다. 따라서 회로기판의 하나의 스트립에 포함되는 패턴 유닛들의 개수가 크게 증가하여 불량이 발생한 패턴 유닛들을 스캔하는 시간이 크게 감소된다.In the package equipment for manufacturing a semiconductor package using the circuit board of the present invention, it is possible to accurately determine the position of the defective pattern unit included in the circuit board by scanning the marking part formed on the circuit board. Therefore, the number of pattern units included in one strip of the circuit board is greatly increased, and the time for scanning the defective pattern units is greatly reduced.
또한 불량 패턴 유닛을 지시하는 마킹부는 문자나 숫자나 기호의 어느 하나나 이들의 조합을 구비하므로, 하나의 스트립에 포함되는 패턴 유닛들의 개수가 크게 증가하는 경우에도 레일부의 폭을 증가시킬 필요 없이 불량 패턴 유닛들의 위치를 정확하고 간단하게 지시할 수 있다.In addition, since the marking unit indicating the defective pattern unit includes any one of letters, numbers, and symbols, or a combination thereof, the width of the rail unit does not need to be increased even when the number of pattern units included in one strip is greatly increased. The location of the defective pattern units can be accurately and simply indicated.
또한 마킹부는 레일부의 소정의 위치에 형성되는 홈부에 형성되므로, 회로기판들의 사이에 마찰이나 굽힘이 발생하여도 마킹부가 회로기판에서 잘 분리되지 않으므로 불량 패턴 유닛을 지시하는 표지의 가독성이 크게 향상된다.In addition, since the marking portion is formed in the groove portion formed at a predetermined position of the rail portion, even if friction or bending occurs between the circuit boards, the marking portion does not separate well from the circuit board, thereby greatly improving the readability of the marking indicating the bad pattern unit. do.
또한 마킹부가 홈부에 형성됨으로 인해 경화 공정을 사용할 필요가 없으므로 간단하고 저렴한 공정으로 불량 패턴 유닛을 지시하는 마킹부를 형성할 수 있다.In addition, since the marking portion is formed in the groove portion, there is no need to use a curing process, so that the marking portion indicating the defective pattern unit can be formed in a simple and inexpensive process.
이하, 첨부 도면의 실시예들을 통하여, 본 발명에 관한 불량 패턴을 지시하는 표지를 구비하는 회로기판 및 회로기판의 제조 방법의 구성과 작용을 상세히 설명한다.Hereinafter, the configuration and operation of a circuit board having a cover indicating a defect pattern according to the present invention and a method of manufacturing the circuit board through the embodiments of the accompanying drawings will be described in detail.
도 1은 본 발명의 일 실시예에 관한 불량 패턴을 지시하는 표지를 구비하는 회로기판의 평면도이다. 도 1에는 하나의 스트립(strip) 상에 복수 개의 패턴 유닛들(11)이 복수 개의 행과 열을 이루는 매트릭스 형상으로 배치되는 회로기판의 일예를 도시한다.1 is a plan view of a circuit board having a mark indicating a bad pattern according to an embodiment of the present invention. FIG. 1 shows an example of a circuit board in which a plurality of
도 1에 나타난 실시예에 관한 불량 패턴을 지시하는 표지를 구비하는 회로기판은, 복수 개의 패턴 유닛들(11)을 갖는 패턴부(10)와, 패턴부(10)의 가장자리를 따라 연장되는 레일부(20)와, 레일부(20)의 소정의 위치에 형성되는 홈부(41, 42)와, 홈부(41, 42)에 형성되어 불량 패턴 유닛(12)의 위치를 나타내는 마킹부(31, 32)를 구비한다. 회로기판은 전체가 금속이거나, 적어도 한층 이상의 전도성 물질과 비전도성 물질이 적층된 반도체 장치용 회로기판일 수 있다.A circuit board having a mark indicating a bad pattern according to the embodiment shown in FIG. 1 includes a
패턴 유닛들(11)은 각각 반도체칩이 탑재되는 패드부(11a)와, 패드부(11a)의 주위에 방사상으로 연결되는 리드부(11b)를 구비한다. 복수 개의 패턴 유닛들(11)은 서로 인접하며 복수 개의 행과 열을 이루도록 배치된다. 이해를 돕기 위해 패턴 유닛들(11)이 이루는 행의 번호를 숫자(1, 2, 3, 4, …)로 표시하였고, 열의 번호를 알파벳 문자(A, B, C, D, E, …)로 표시하였다.Each of the
레일부(20)는 회로기판의 전체 뼈대를 이루며 패턴 유닛들(11)을 지지하는 기능을 하는 부분으로서, 가로 연장부(21)와 세로 연장부(22)를 구비한다. 가로 연장부(21)는 패턴부(10)의 가장자리에서 패턴 유닛들(11)의 행 방향을 따라 연장된다. 세로 연장부(22)는 패턴부(10)의 가장자리에서 패턴 유닛들(11)의 열 방향을 따라 연장된다.The
홈부(41, 42)는 가로 연장부(21)에 형성되는 가로 홈부(41)와 세로 연장부(22)에 형성되는 세로 홈부(42)를 구비한다. 가로 홈부(41)는 패턴 유닛들(11)의 각각의 열에 대응하는 위치에 형성되고, 세로 홈부(42)는 패턴 유닛들(11)의 각각의 행에 대응하는 위치에 형성된다.The
마킹부(31, 32)는 패턴 유닛들(11) 중 상태가 불량한 불량 패턴 유닛(12)의 위치를 나타내도록 레일부(20)에 형성되는 부분으로, 잉크를 접촉식으로 도포하거나 분사하는 잉크 인쇄법에 의해 형성될 수 있다. 마킹부(31, 32)는 가로 홈부(41)에 형성되는 가로 마킹부(31)와 세로 홈부(42)에 형성되는 세로 마킹부(32)를 구비한다.The marking
따라서 가로 마킹부(31)는 패턴 유닛들(11) 중의 불량 패턴 유닛(12)의 각각의 열에 대응한 위치에 형성되어 불량 패턴 유닛(12)이 존재하는 행의 위치를 나타낼 수 있다. 세로 마킹부(32)는 패턴 유닛들(11) 중 불량 패턴 유닛(12)의 각각의 행에 대응한 위치에 형성되어 불량 패턴 유닛(12)이 존재하는 열의 위치를 나타낼 수 있다.Therefore, the
상술한 바와 같이 회로기판은 복수 개의 패턴 유닛들(11)이 매트릭스 형상으로 배치되는 스트립 형태로 제조되므로, 대량 생산과 자동화 공정에 적합하다. 불량 패턴 유닛(12)을 지시하는 마킹부(31, 32)는 가로 홈부(41)와 세로 홈부(42)에 형성되므로, 제조가 완료된 회로기판을 검사하는 검사 장비와 패키지 장비 등에서 가로 연장부(21)와 세로 연장부(22)를 스캔함으로써 불량 패턴 유닛(12)의 위치를 정확하고 신속하게 파악할 수 있다. 하나의 스트립에 배치되는 패턴 유닛들(11)의 개수는 도 1에 도시된 예에 한정되지 않으며, 설계되는 반도체 패키지의 크기와 형상에 따라 더 증가하거나 감소할 수 있다. As described above, the circuit board is manufactured in the form of a strip in which the plurality of
종래에는 불량 패턴 유닛의 위치를 회로기판에 표시하기 위해서는, 마킹부가 회로기판의 표면에 인쇄되므로 반드시 경화 공정을 실시하여야 했다. 그러나 본 발명에서는 마킹부(31, 32)가 오목한 형상을 갖는 홈부(41, 42)의 내측에 형성되므로 회로기판이 이송되는 과정에서 마킹부(31, 32)가 외부로 노출될 염려가 없어, 회로기판의 불량 패턴 유닛을 스캔하고 잉크 인쇄법으로 마킹부(31, 32)를 형성한 이후에 경화 공정을 사용할 필요가 없다. Conventionally, in order to display the position of the defective pattern unit on the circuit board, the marking portion is printed on the surface of the circuit board, so that a curing process must be performed. However, in the present invention, since the marking
또한 마킹부(31, 32)가 홈부(41, 42)의 내측에 형성됨으로 인해 회로기판을 이송하거나 후공정을 처리하는 과정에서 회로기판들의 사이에 마찰이 발생하더라도, 인쇄된 표지가 지워질 염려가 없어 가독성이 저하되는 문제가 잘 발생하지 않는다. 또한 마찰로 인해 인쇄된 부분의 일부가 떨어져 나갈 염려가 적어 기판과 장비를 오염시키는 오염원이 발생할 가능성이 크게 감소될 수 있다.In addition, since the marking
도 2는 본 발명의 다른 실시예에 관한 회로기판의 평면도이다. 도 2에서도 이해를 돕기 위해 패턴 유닛들(11)이 이루는 행의 번호를 숫자(1, 2, 3, 4, …)로 표시하였고, 열의 번호를 알파벳 문자(A, B, C, D, E, …)로 표시하였다.2 is a plan view of a circuit board according to another embodiment of the present invention. Also in FIG. 2, the numbers of the rows formed by the
도 2에 나타난 실시예에 관한 회로기판은, 복수 개의 패턴 유닛들(11)을 갖는 패턴부(10)와, 패턴부(10)의 가장자리를 따라 연장되는 레일부(20)와, 레일부(20)의 소정의 위치에 형성되는 홈부(141)와, 홈부(141)에 형성되어 불량 패턴 유닛들(12, 15, 16)의 위치를 나타내는 마킹부(131, 132)를 구비한다. The circuit board according to the embodiment illustrated in FIG. 2 includes a
레일부(20)는 가로 연장부(21)와 세로 연장부(22)를 구비한다. 가로 연장부(21)는 패턴부(10)의 가장자리에서 패턴 유닛들(11)의 행 방향을 따라 연장된다. 세로 연장부(22)는 패턴부(10)의 가장자리에서 패턴 유닛들(11)의 열 방향을 따라 연장된다.The
홈부(141)와 마킹부(131, 132)는 레일부(20)의 가로 연장부(21)에만 형성된다. 홈부(141)는 가로 연장부(21)의 패턴 유닛들(11)의 각각의 열에 대응한 각각의 위치에 형성된다. 마킹부(131, 132)는 불량 패턴 유닛들(12, 15, 16)이 존재하는 열에 대응한 위치의 홈부(141)에 형성되며, 문자와 숫자의 조합으로 이루어져 불량 패턴 유닛들(12, 15, 16)의 행의 위치와 열의 위치를 나타낼 수 있다.The
도 2에 나타난 실시예에서는 마킹부(31, 32)에 문자와, 숫자가 사용되었으나, 본 발명은 이에 한정되지 않는다. 그러므로 마킹부(31, 32)는 불량 패턴 유닛의 위치를 지시하도록 문자, 숫자, 및 기호로 이루어진 군에서 선택된 어느 하나 또는 이들의 조합을 구비할 수 있다.In the embodiment shown in FIG. 2, letters and numbers are used for the marking
이와 같이 레일부(20)의 세로 연장부(22)에는 마킹부가 형성되지 않고 가로 연장부(21)에만 마킹부(131, 132)가 형성되어도, 가로 연장부(21)의 패턴 유닛들(11)의 각각의 열에 대응한 위치에 마킹부(131, 132)가 숫자나 문자 등을 포함하여 행의 번호를 지정할 수 있으므로 불량 패턴 유닛들(12, 15, 16)의 위치를 정확하게 지시할 수 있다.As described above, even when the marking
레일부(20)는 회로기판의 강성을 보강하도록 홈부(141)의 외측에 형성되는 천공부(151)를 더 구비할 수 있다. 천공부(151)는 회로기판을 관통하도록 형성되므로 회로기판이 이송되거나 후공정을 거치는 동안 외부로부터 주어지는 굽힘력 등에 의해 휘어지거나 접히지 않도록 회로기판의 강성을 보강하는 기능을 수행한 다. The
본 발명은 회로기판의 강성을 보강하는 수단을 이와 같은 천공부(151)에만 한정하는 것은 아니며, 강성을 보강하기 위해 홈부(141)의 가장자리에 홈부(141)의 깊이보다 낮은 깊이를 갖는 단차부를 형성할 수도 있다.The present invention is not limited to the means for reinforcing the rigidity of the circuit board only in such a
도 3은 본 발명의 또 다른 실시예에 관한 회로기판의 평면도이다.3 is a plan view of a circuit board according to still another embodiment of the present invention.
도 3에 나타난 실시예에 관한 회로기판은 레일부(20)의 세로 연장부(22)에만 홈부(241)와 마킹부(231, 232)가 형성된다. 레일부(20)의 가로 연장부(21)에는 마킹부가 형성되지 않고 세로 연장부(22)에만 형성되어도, 세로 연장부(22)의 패턴 유닛들(11) 중 불량 패턴 유닛들(12, 17, 18)의 각각의 행에 대응한 위치에 마킹부(231, 232)가 숫자나 문자 등을 포함하여 열의 번호를 지정할 수 있으므로 불량 패턴 유닛들(12, 17, 18)의 위치를 정확하게 지시할 수 있다.In the circuit board according to the embodiment illustrated in FIG. 3, the
도 4는 본 발명의 또 다른 실시예에 관한 회로기판의 평면도이다.4 is a plan view of a circuit board according to still another embodiment of the present invention.
도 4에 나타난 실시예에 관한 회로기판은 레일부(20)의 가로 연장부(21)에만 홈부(341)와 마킹부(331, 332, 333)가 형성된다. 그러나 도 2에 나타난 실시예에서 홈부가 패턴 유닛들의 열의 위치에 대응하는 가로 연장부 상의 위치들에 각각 형성된 것과는 대조적으로, 도 4의 실시예에서 홈부(341)는 가로 연장부(21)의 일측 영역에만 형성되었다.In the circuit board according to the embodiment illustrated in FIG. 4, only the
홈부(341)에 형성되는 마킹부들(331, 332, 333)은 각각 회로기판에 포함되는 불량 패턴 유닛들(17a, 18a, 19a)의 위치를 지시하는 표지에 해당한다.The marking
홈부(341)의 길이는 복수 개의 마킹부(331, 332, 333)가 형성될 수 있도 록 가로 연장부(21)의 길이 방향을 따라 소정 길이 연장될 수 있다. 일반적으로 회로기판의 하나의 스트립에서 발생하는 불량 패턴 유닛들의 개수는 공정과 장비에 따라 일정한 수준의 오차 범위 내에 존재하므로, 발생할 수 있는 불량 패턴 유닛들의 최대 개수를 모두 지시할 수 있을 만큼의 마킹부들이 형성될 수 있도록 홈부(341)의 길이를 확보할 수 있다.The length of the
이와 같이 홈부(341)가 형성되는 위치를 가로 연장부(21)의 소정 영역에만 한정하면 홈부(341)를 형성하기 위한 공정을 단순화할 수 있으면서도, 회로기판에 발생하는 불량 패턴 유닛들을 정확하고 효율적으로 지시할 수 있다. 또한 회로기판을 이송하며 후공정을 실시하는 장비의 측면에서도 불량 패턴 유닛의 위치를 확인하기 위해서 가로 연장부(21)나 세로 연장부(22)의 전체 영역을 스캔할 필요 없이 홈부(341)가 형성된 소정의 위치만을 스캔하면 되므로, 불량 패턴 유닛을 스캔하기 위한 시간이 크게 단축되는 효과가 있다.As such, if the position where the
도 5는 본 발명의 일 실시예에 관한 회로기판의 제조 방법을 나타내는 공정 흐름도이다.5 is a process flowchart showing a circuit board manufacturing method according to an embodiment of the present invention.
도 5에 나타난 회로기판의 제조 방법은, 회로기판은 소재를 준비하는 단계(S110)와, 에칭에 의해 소재에 패턴과 홈부를 형성하는 패턴 형성 단계(S120)와, 불량 패턴 유닛을 스캔하는 스캔 단계(S160)와, 불량 패턴 유닛의 위치를 지시하는 마킹부를 형성하는 마킹 단계(S180)를 포함한다.In the method of manufacturing a circuit board shown in FIG. 5, the circuit board includes a step of preparing a material (S110), a pattern forming step (S120) of forming a pattern and a groove in the material by etching, and a scan for scanning a defective pattern unit. Step S160, and the marking step (S180) for forming a marking portion indicating the position of the bad pattern unit.
도 6은 도 5에 나타난 회로기판의 제조 방법에 사용되는 레지스트가 도포된 소재의 측면도이고, 도 7은 도 6의 소재에 패턴 유닛을 형성하기 위해 레지스트 가 제거된 상태를 도시하는 측면도이다.FIG. 6 is a side view of a resist-coated material used in the method of manufacturing a circuit board shown in FIG. 5, and FIG. 7 is a side view showing a state where the resist is removed to form a pattern unit in the material of FIG. 6.
회로기판의 소재(301)를 준비하는 단계는, 표면에 감광성 레지스트(302)가 도포된 소재(301)를 준비하는 단계(도 5)와, 레지스트(302)에 노광과 현상 공정 등을 적용함으로써 소재(301)의 표면에 에칭을 위한 레지스트 패턴(303)을 형성하는 단계(도 6)을 포함한다.Preparing the
레지스트 패턴(303)은 회로기판에 형성할 패턴의 유형에 따라 소재(301)를 관통하도록 에칭이 이루어지는 풀에칭 영역(304)과, 에칭이 진행되지 않는 비에칭 영역(305)과, 소재의 일부만이 에칭되는 하프에칭 영역(306)으로 구분되다. 하프에칭 영역(306)은 소재(301)의 일측 면에만 레지스트가 형성됨으로써, 회로기판의 레일부에 오목한 홈을 형성하기 위한 부분이다.The resist
도 8은 도 7의 소재에 에칭을 실시하는 단계를 도시하는 측면도이고, 도 9는 도 8에서 에칭이 완료된 상태를 도시하는 측면도이다.FIG. 8 is a side view illustrating a step of etching the material of FIG. 7, and FIG. 9 is a side view illustrating a state where etching is completed in FIG. 8.
도 8에서와 같이 에칭 용액을 소재(301)에 공급하면 도 9와 같은 형상으로 에칭이 이루어진다. 에칭이 완료된 회로기판(310)에는 행과 열을 이루며 배치되는 복수 개의 패턴 유닛들과, 패턴 유닛들을 둘러싸며 연장되는 레일부가 형성된다. 특별히 레일부에는 하프 에칭으로 인해 오목하게 형성되는 홈부(311)가 형성된다.When the etching solution is supplied to the
도 10은 도 9의 회로기판에서 레지스트가 제거된 상태를 도시하는 측면도이고, 도 11은 도 10의 회로기판에 마킹부를 형성한 상태를 도시하는 측면도이다.10 is a side view illustrating a state in which a resist is removed from the circuit board of FIG. 9, and FIG. 11 is a side view illustrating a state in which a marking part is formed on the circuit board of FIG. 10.
회로기판(310)의 표면에 남아 있는 레지스트 패턴(303)을 제거한 후, 패 턴 유닛들을 검사하여 상태가 불량한 불량 패턴 유닛을 스캔하는 스캔 단계와 불량 패턴 유닛의 위치를 나타내는 마킹 단계가 수행된다.After removing the resist
스캔 단계와 마킹 단계를 수행하기 전에 에칭에 의해 형성된 패턴을 갖는 회로기판의 표면에 PPF 도금(pre-plated lead frame 도금 전처리 리드 프레임 도금)을 실시하고(S130), 스트립으로 절단(S140)하는 일련의 단계들을 부가적으로 실시할 수 있다. 이렇게 자동화된 일련의 단계들을 거치며 제조된 회로기판의 스트립은 비전 검사 장비로 투입되어, 회로기판의 스트립에 대한 자동 영상 인식(비전 검사)에 의한 불량 패턴 스캔과 마킹 작업이 실시된다.Before performing the scanning step and the marking step, the surface of the circuit board having the pattern formed by etching is subjected to PPF plating (pre-plated lead frame plating pretreatment lead frame plating) (S130), and cut into strips (S140). May be additionally carried out. The strip of the circuit board manufactured through a series of automated steps is fed into the vision inspection equipment, and a defect pattern scan and marking operation by automatic image recognition (vision inspection) on the strip of the circuit board is performed.
도 5에 도시된 불량 패턴 유닛을 스캔하는 단계(S160)는, 자동화된 생산 설비에서 이물질의 발생이나 기타 원인에 의한 회로 패턴의 단선이나 패턴폭 불량과 같은 문제를 갖는 불량 패턴 유닛을 찾아내는 단계이다. 불량 패턴 유닛을 스캔하는 단계(S160)는 자동화된 영상 장비가 미리 저장된 양호한 패턴 유닛의 모양과 회로기판의 스트립에 포함된 패턴 유닛을 비교함으로써 자동적으로 수행될 수 있으나, 본 발명은 이에 한정되지 않는다. 따라서 불량 패턴 유닛을 스캔하는 단계(S160)는 예를 들어 작업자에 의해 수동으로 이루어질 수도 있다.Scanning the defective pattern unit shown in FIG. 5 (S160) is a step of finding a defective pattern unit having a problem such as disconnection of a circuit pattern or defective pattern width due to the occurrence of foreign matter or other causes in an automated production facility. . The scanning of the bad pattern unit (S160) may be automatically performed by comparing the shape of the good pattern unit in which the automated imaging equipment is stored in advance with the pattern unit included in the strip of the circuit board, but the present invention is not limited thereto. . Therefore, the step S160 of scanning the defective pattern unit may be performed manually by an operator, for example.
불량 패턴 유닛을 스캔하는 스캔 단계(S160)가 완료되면, 메모리나 저장 장치에 불량 패턴 유닛의 위치에 관한 정보, 즉 행과 열의 위치 정보가 저장된다. 저장된 위치 정보는 이후에 수행되는 마킹부를 형성하는 마킹 단계(S180)에서 활용될 수 있다.When the scanning step S160 of scanning the bad pattern unit is completed, information on the location of the bad pattern unit, that is, location information of the rows and columns, is stored in the memory or the storage device. The stored location information may be utilized in the marking step S180 of forming a marking unit to be performed later.
마킹부를 형성하는 마킹 단계(S180)가 수행되기 위해 스캔이 완료된 회로 기판의 스트립은 인쇄 장치 내로 로딩된다(S170). 그리고 인쇄 장치는 불량 패턴 유닛을 스캔하는 단계(S160)에서 획득된 불량 패턴 유닛의 위치 정보를 이용하여 마킹부를 형성한다.In order to perform the marking step S180 of forming the marking part, the strip of the circuit board on which the scan is completed is loaded into the printing apparatus (S170). In addition, the printing apparatus forms a marking unit by using the position information of the defective pattern unit acquired in the scanning of the defective pattern unit (S160).
도 11에는 회로기판(310)의 홈부(311)의 바닥면(312)에 마킹부(313)가 형성된 상태가 도시되었다. In FIG. 11, the marking
홈부(311)에 형성되는 마킹부(313)는 바닥면(312)에 잉크를 접촉식으로 도포하거나 분사하는 잉크 인쇄법에 의해 형성될 수 있다. The marking
완성된 회로기판은 릴에 감긴 상태로 공급되기도 하고, 스트립 형태로 절단되어 여러 개의 회로기판들이 겹쳐진 상태로 이송되거나 후공정의 처리가 이루어지기도 한다. 이러한 과정에서 회로기판이 구부러지는 경우가 있는데, 장비에서 불량 패턴 유닛의 위치를 정확하게 인식하기 위해서는 마킹부(313)가 회로기판에서 지워지거나 떨어져 나가는 현상이 없어야 한다. The finished circuit board may be supplied wound on a reel, cut into strips, and several circuit boards may be transferred in an overlapped state, or a post process may be performed. In this process, the circuit board may be bent. In order to accurately recognize the position of the defective pattern unit in the equipment, the marking
본 발명에서는 마킹부(313)와 회로기판의 사이의 계면 접합력을 향상시키기 위해, 홈부(311)의 바닥면(312)의 거칠기를 홈부(311)의 이외의 표면의 거칠기보다 크게 조절할 수 있다. 거칠기가 조절된 바닥면(312)에 마킹부(313)가 잉크 인쇄법으로 형성되는 경우에는, 바닥면(312)과 마킹부(313)의 사이의 계면 접합력이 크게 증가할 수 있다. 따라서 회로기판에 대한 추가적인 공정이 이루어지는 동안 회로기판에 주어지는 충격이나 굽힘력에 의해 마킹부(313)가 회로기판에서 떨어져 나가는 현상이 잘 발생하지 않으므로, 정보의 가독성이 크게 향상될 수 있다.In the present invention, in order to improve the interfacial bonding force between the marking
본 발명에 있어서 마킹부(313)를 형성하는 방법은 반드시 잉크 인쇄법에 만 한정되는 것은 아니며, 레이저를 이용한 방법, 고온의 열을 이용하여 홈부(311)의 바닥면을 태우는 방법, 전해 연마법이나 에칭법, 또는 열전사 마킹법 등 다양한 방법이 이용될 수도 있다. 또한 마킹부(313)를 형성하기 위해 물리적 힘을 이용하여 홈부(311)의 바닥면(312)을 천공하거나 타각하는 방법이 이용될 수도 있다.In the present invention, the method of forming the marking
도 12는 도 5의 회로기판의 제조 방법의 다른 변형예로서, 도 9의 회로기판에 산화층을 형성하여 레이저로 마킹부를 형성하는 단계를 도시하는 측면도이고, 도 13은 도 12의 단계에 의해 회로기판에 마킹부가 형성된 상태를 도시하는 측면도이다.FIG. 12 is a side view illustrating another example of the method of manufacturing the circuit board of FIG. 5, in which an oxide layer is formed on the circuit board of FIG. 9 to form a marking unit using a laser. FIG. 13 is a circuit diagram of the circuit board of FIG. 12. It is a side view which shows the state in which the marking part was formed in the board | substrate.
도 12에 도 6 내지 도 10에 도시된 단계들과 동일한 단계들을 거쳐 완성된 회로기판(320)을 도시하며, 회로기판(320)의 표면에는 산화층(327)이 추가적으로 형성된 상태를 나타낸다.12 illustrates a
도 12 및 도 13에 나타난 변형예에서도 마킹부(323)는 회로기판(320)의 홈부(321)에 형성된다. 마킹부(323)는 산화층(327)을 레이저로 가공하여 형성될 수 있다. 산화층(327)이 예를 들어, 블랙 옥사이드(black oxide) 층을 포함하는 경우 마킹부(323)를 레이저로 마킹한다면, 레이저로 마킹된 부분이 주변보다 밝기 때문에 비전 인식이 용이한 장점이 있다.In the modified example shown in FIGS. 12 and 13, the marking
도 5를 참조하면, 마킹부의 형성이 완료되면 회로기판의 스트립(S190)을 언로딩하고, 회로기판을 완제품으로 포장한다(S200). 이러한 과정을 통해 완성된 회로기판은, 복수 개의 패턴 유닛들이 매트릭스의 형태로 배치되는 스트립 형태로 제조되므로 대량 생산과 자동화 공정에 적합하다.Referring to FIG. 5, when the formation of the marking part is completed, the strip S190 of the circuit board is unloaded, and the circuit board is packaged as a finished product (S200). The circuit board completed through this process is manufactured in the form of a strip in which a plurality of pattern units are arranged in a matrix form, which is suitable for mass production and automated processes.
불량 패턴 유닛의 위치를 지시하는 마킹부가 레일부의 홈부에 형성되므로, 완성된 회로기판을 이용하여 반도체를 패키지하는 패키지 장비 등에서는 홈부를 스캔함으로써 불량 패턴 유닛의 위치를 정확하고도 신속하게 파악할 수 있다.Since the marking portion indicating the position of the defective pattern unit is formed in the groove of the rail portion, the packaging equipment for packaging the semiconductor using the completed circuit board can scan the groove to accurately and quickly determine the position of the defective pattern unit. have.
도 14는 본 발명의 다른 실시에에 관한 회로기판의 제조 방법을 나타내는 순서도이다.14 is a flowchart showing a circuit board manufacturing method according to another embodiment of the present invention.
도 14에 나타난 회로기판의 제조 방법은, 회로기판을 준비하는 기판 준비 단계(S300)와, 홈부를 형성하는 단계(S301)와, 불량 패턴 유닛을 스캔하는 스캔 단계(S302)와, 불량 패턴 유닛을 마킹하는 마킹 단계(S303)를 포함한다.The manufacturing method of the circuit board shown in FIG. 14 includes a substrate preparation step (S300) for preparing a circuit board, a step (S301) for forming a groove, a scan step (S302) for scanning a bad pattern unit, and a bad pattern unit. It includes a marking step (S303) for marking.
도 15 내지 도 17에 회로기판을 준비하는 기판 준비 단계의 공정도가 도시되었다. 도 15는 도 143에 나타난 회로기판의 제조 방법에 사용되는 레지스트가 도포된 소재의 측면도이고, 도 16은 도 15의 레지스트의 일부가 제거된 상태를 도시하는 측면도이며, 도 17은 도 16의 소재에 에칭을 적용하는 상태를 도시하는 측면도이다.15 to 17 illustrate a process diagram of a substrate preparation step of preparing a circuit board. FIG. 15 is a side view of a material coated with a resist used in the method of manufacturing a circuit board shown in FIG. 143, FIG. 16 is a side view showing a state in which a part of the resist of FIG. 15 is removed, and FIG. 17 is a material of FIG. 16. It is a side view which shows the state which applies an etching to.
회로기판을 준비하는 단계는, 소재(401)의 표면에 감광성 레지스트(402)를 도포하고, 레지스트(402)에 노광과 현상 공정 등을 적용함으로써 소재(401)의 표면에 에칭을 위한 레지스트 패턴(403)을 형성한 후, 소재(401)에 에칭 용액을 공급하여 패턴 유닛과 레일부를 구비하는 회로기판을 완성하는 단계들을 포함한다. The preparing of the circuit board may include applying a photosensitive resist 402 to the surface of the
도 6 내지 도 9에 도시된 실시예에서는 에칭을 수행할 때에, 회로기판의 레일부에 홈부도 함께 형성하였으나, 도 15 내지 도 20에 나타난 실시예에서는 에칭을 수행할 때에 홈부를 형성하지 않고, 에칭이 완료된 이후에 수행되는 별도의 추가적인 공정을 통해 홈부를 형성한다.In the embodiments shown in FIGS. 6 to 9, grooves are also formed in the rail portion of the circuit board when etching is performed, but in the embodiments shown in FIGS. 15 to 20, the grooves are not formed when etching is performed. The groove is formed through a separate additional process performed after the etching is completed.
도 18은 도 17의 에칭에 의해 패턴 유닛이 형성된 회로기판에 레이저 가공을 적용하는 상태를 도시하는 측면도이고, 도 20은 도 18의 레이저 가공이 완료된 상태를 도시하는 측면도이다.FIG. 18 is a side view illustrating a state in which laser processing is applied to a circuit board on which a pattern unit is formed by etching of FIG. 17, and FIG. 20 is a side view illustrating a state in which laser processing in FIG. 18 is completed.
도 17에서와 같이 에칭 용액을 소재(401)에 공급한 후 레지스트 패턴(403)을 제거하면, 도 18과 같은 형상의 회로기판(410)이 완성된다. 에칭이 완료된 회로기판(410)에는 행과 열을 이루며 배치되는 복수 개의 패턴 유닛들과, 패턴 유닛들을 둘러싸며 연장되는 레일부가 형성된다.When the resist
완성된 회로기판(410)의 레일부를 CO2 레이저 드릴을 이용하여 가공하면, 도 20에 도시된 것과 같이 회로기판(410)에 홈부(411)가 형성된다. 이와 같이 에칭법 대신 레이저 드릴을 이용하여 회로기판(410)에 홈부(411)를 형성하는 방법은, 회로기판이 단일층으로 형성되지 않고 다층의 기판으로 제조되기 때문에 에칭을 적용하기가 용이하지 않은 경우에 유용하다. When the rail portion of the completed
홈부(411)를 형성하는 수단은 반드시 레이저 드릴에만 한정되는 것은 아니며, 기타 기계적 드릴을 이용하여 절삭 가공할 수도 있고, 회로기판(410)의 일부분을 가압(pressing)하거나, 회로기판(410)의 표면에 전도층을 코팅한 후 전도층을 에칭하는 등 다양한 수단이 이용될 수 있다.The means for forming the
회로기판(410)의 레일부에 홈부(411)가 형성되면, 패턴 유닛들을 검사하여 상태가 불량한 불량 패턴 유닛을 스캔하는 스캔 단계와 불량 패턴 유닛의 위치 를 나타내는 마킹 단계가 수행된다.When the
도 14에 도시된 불량 패턴 유닛을 스캔하는 단계(S302)는, 자동화된 생산 설비에서 이물질의 발생이나 기타 원인에 의한 회로 패턴의 단선이나 패턴폭 불량과 같은 문제를 갖는 불량 패턴 유닛을 찾아내는 단계이다. Scanning the bad pattern unit illustrated in FIG. 14 (S302) is a step of finding a bad pattern unit having a problem such as disconnection of a circuit pattern or poor pattern width due to the occurrence of foreign matter or other causes in an automated production facility. .
불량 패턴 유닛을 스캔하는 스캔 단계(S302)가 완료되면, 메모리나 저장 장치에 불량 패턴 유닛의 위치에 관한 정보, 즉 행과 열의 위치 정보가 저장된다. 저장된 위치 정보는 이후에 수행되는 마킹부를 형성하는 마킹 단계(S303)에서 활용될 수 있다.When the scanning step S302 of scanning the bad pattern unit is completed, information on the location of the bad pattern unit, that is, location information of the rows and columns, is stored in the memory or the storage device. The stored position information may be utilized in the marking step S303 of forming a marking unit to be performed later.
불량 패턴 유닛들이 존재하는 행의 위치와 열의 위치를 나타내는 마킹부를 형성하는 단계(S303)는, 홈부(411)의 바닥면(412)에 잉크를 접촉식으로 도포하거나 분사하는 잉크 인쇄법에 의해 마킹부(413)를 형성할 수 있다.Forming a marking portion indicating the position of the row and the position of the column in which the defective pattern units are present (S303), by the ink printing method of applying or spraying ink on the
마킹부(413)와 회로기판(410)의 사이의 계면 접합력을 향상시키기 위해, 홈부(411)의 바닥면(412)의 거칠기를 홈부(411)의 이외의 표면의 거칠기보다 크게 조절할 수 있다. 거칠기가 조절된 바닥면(412)에 마킹부(413)가 잉크 인쇄법으로 형성되면, 바닥면(412)과 마킹부(413)의 사이의 계면 접합력이 크게 증가할 수 있다. 따라서 회로기판에 충격이나 굽힘력이 작용하여도 마킹부(413)가 회로기판(410)에서 떨어져 나가는 현상이 잘 발생하지 않아, 정보의 가독성이 크게 향상될 수 있다.In order to improve the interface bonding force between the marking
본 발명은 상술한 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.Although the present invention has been described with reference to the above-described embodiments, these are merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the appended claims.
도 1은 본 발명의 일 실시예에 관한 불량 패턴을 지시하는 표지를 구비하는 회로기판의 평면도이다.1 is a plan view of a circuit board having a mark indicating a bad pattern according to an embodiment of the present invention.
도 2는 본 발명의 다른 실시예에 관한 회로기판의 평면도이다.2 is a plan view of a circuit board according to another embodiment of the present invention.
도 3은 본 발명의 또 다른 실시예에 관한 회로기판의 평면도이다.3 is a plan view of a circuit board according to still another embodiment of the present invention.
도 4는 본 발명의 또 다른 실시예에 관한 회로기판의 평면도이다.4 is a plan view of a circuit board according to still another embodiment of the present invention.
도 5는 본 발명의 일 실시예에 관한 회로기판의 제조 방법을 나타내는 공정 흐름도이다.5 is a process flowchart showing a circuit board manufacturing method according to an embodiment of the present invention.
도 6은 도 5에 나타난 회로기판의 제조 방법에 사용되는 레지스트가 도포된 소재의 측면도이다.FIG. 6 is a side view of a resist coated material used in the method of manufacturing a circuit board shown in FIG. 5.
도 7은 도 6의 소재에 패턴 유닛을 형성하기 위해 레지스트가 제거된 상태를 도시하는 측면도이다.FIG. 7 is a side view illustrating a state in which a resist is removed to form a pattern unit in the material of FIG. 6.
도 8은 도 7의 소재에 에칭을 실시하는 단계를 도시하는 측면도이다.FIG. 8 is a side view illustrating a step of etching the material of FIG. 7. FIG.
도 9는 도 8에서 에칭이 완료된 상태를 도시하는 측면도이다.FIG. 9 is a side view illustrating a state in which etching is completed in FIG. 8.
도 10은 도 9의 회로기판에서 레지스트가 제거된 상태를 도시하는 측면도이다FIG. 10 is a side view illustrating a state in which a resist is removed from the circuit board of FIG. 9.
도 11은 도 10의 회로기판에 마킹부를 형성한 상태를 도시하는 측면도이다.FIG. 11 is a side view illustrating a state in which a marking part is formed on the circuit board of FIG. 10.
도 12는 도 5의 회로기판의 제조 방법의 다른 변형예로서, 도 8의 회로기판에 산화층을 형성하여 레이저로 마킹부를 형성하는 단계를 도시하는 측면도이다.12 is a side view illustrating a step of forming a marking part with a laser by forming an oxide layer on the circuit board of FIG. 8 as another modified example of the manufacturing method of the circuit board of FIG. 5.
도 13은 도 12의 단계에 의해 회로기판에 마킹부가 형성된 상태를 도시하는 측면도이다.FIG. 13 is a side view illustrating a state in which a marking part is formed on a circuit board by the step of FIG. 12.
도 14는 본 발명의 다른 실시에에 관한 회로기판의 제조 방법을 나타내는 순서도이다.14 is a flowchart showing a circuit board manufacturing method according to another embodiment of the present invention.
도 15는 도 14에 나타난 회로기판의 제조 방법에 사용되는 레지스트가 도포된 소재의 측면도이다.FIG. 15 is a side view of a resist-coated material used in the method of manufacturing a circuit board shown in FIG. 14.
도 16은 도 15의 레지스트의 일부가 제거된 상태를 도시하는 측면도이다.FIG. 16 is a side view illustrating a state in which part of the resist of FIG. 15 is removed.
도 17은 도 16의 소재에 에칭을 적용하는 상태를 도시하는 측면도이다.17 is a side view illustrating a state in which etching is applied to the material of FIG. 16.
도 18은 도 17의 에칭에 의해 패턴 유닛이 형성된 회로기판에 레이저 가공을 적용하는 상태를 도시하는 측면도이다.FIG. 18 is a side view illustrating a state in which laser processing is applied to a circuit board on which a pattern unit is formed by etching of FIG. 17.
도 19는 도 18의 레이저 가공이 완료된 상태를 도시하는 측면도이다.19 is a side view illustrating a state in which the laser processing of FIG. 18 is completed.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10: 패턴부 42: 세로 홈부10: pattern portion 42: vertical groove portion
11b: 리드부 151: 천공부11b: lead portion 151: perforation portion
11a: 패드부 304: 풀에칭 영역11a: pad portion 304: full etching area
11: 패턴 유닛들 305: 비에칭 영역11: pattern units 305: non-etching area
20: 레일부 306: 하프에칭 영역20: rail portion 306: half etching area
21: 가로 연장부 327: 산화층21: transverse extension 327: oxide layer
22: 세로 연장부 301, 401: 소재22:
31: 가로 마킹부 302, 402: 감광성 레지스트31:
32: 세로 마킹부 303, 403: 레지스트 패턴32: vertical marking
41: 가로 홈부 312, 412: 바닥면41:
310, 320, 410: 회로기판310, 320, 410: circuit board
41, 42, 141, 241, 311, 321, 341, 411: 홈부41, 42, 141, 241, 311, 321, 341, 411: groove
12, 15, 16, 17, 18, 17a, 18a, 19a: 불량 패턴 유닛들12, 15, 16, 17, 18, 17a, 18a, 19a: bad pattern units
131, 132, 231, 232, 313, 323, 331, 332, 333, 413: 마킹부131, 132, 231, 232, 313, 323, 331, 332, 333, 413: marking part
Claims (19)
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Application Number | Priority Date | Filing Date | Title |
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KR1020080081365A KR20100022715A (en) | 2008-08-20 | 2008-08-20 | Circuit board with marks indicating bad patterns and manufacturing method of circuit board |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080081365A KR20100022715A (en) | 2008-08-20 | 2008-08-20 | Circuit board with marks indicating bad patterns and manufacturing method of circuit board |
Publications (1)
Publication Number | Publication Date |
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KR20100022715A true KR20100022715A (en) | 2010-03-03 |
Family
ID=42175157
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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KR (1) | KR20100022715A (en) |
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2008
- 2008-08-20 KR KR1020080081365A patent/KR20100022715A/en not_active Application Discontinuation
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