KR20100016902A - Single electron transistor operating at room temperature and the fabricating method thereof - Google Patents

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Abstract

PURPOSE: A single electron transistor operating at room temperature and a fabricating method thereof are provided to minimize the influence on a tunneling barrier and the electric potential of a quantum dot by forming a gate on the top of the Quantum-Dot using a 1~9nm nano wire. CONSTITUTION: A dielectric layer(10) and a conductive layer are respectively laminated on a substrate. A nano wire structure(21) is defined on the nano wire substrate. A second dielectric layer is formed on the substrate so that the nano wire structure can be depressed. The quantum dot is formed by etching the trench so that the nano wire structure can be revealed. A third dielectric layer(40) is formed on the second dielectric layer and the surface of the trench with a constant thickness. A gate(G) is formed on the trench to be located on the top of the quantum dot.

Description

상온에서 동작하는 단전자 트랜지스터 및 그 제조방법{Single Electron Transistor Operating at Room Temperature and the Fabricating Method thereof}Single Electron Transistor Operating at Room Temperature and the Fabricating Method

본 발명은 상온에서 동작하는 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 나노선구조물을 이용하여 양자점 상부에 위치하도록 게이트를 형성함으로써, 게이트에 의해 터널링 장벽 및 양자점의 전위에 미치는 영향을 최소화하여 효과적으로 양자점의 전위를 제어할 수 있는 상온에서 동작하는 단전자 트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to a single-electron transistor operating at room temperature and a method of manufacturing the same, and more particularly, by forming a gate to be located above the quantum dot using a nanowire structure, the effect of the gate on the tunneling barrier and the potential of the quantum dot The present invention relates to a single-electron transistor operating at room temperature capable of effectively controlling the potential of a quantum dot by minimizing the amount of quantum dots.

최근 집적회로의 급속한 발전에 따라 고도의 정보처리기능을 갖는 컴퓨터라든가 휴대단말 등이 보급되고 있다. 이러한 고기능성의 기기들은 소비되는 전력이 크기 때문에 반도체의 고집적화와 함께 전력소비량을 줄일 수 있는 반도체가 요구되고 있다. BACKGROUND With the recent rapid development of integrated circuits, computers, portable terminals, and the like having high information processing functions have become popular. Since these high-performance devices consume a lot of power, there is a demand for semiconductors that can reduce power consumption with high integration of semiconductors.

이러한 요구에 부응하여 개발된 기술의 하나로 단전자 트랜지스터를 예로 들 수 있다. 단전자 트랜지스터는 1개의 전자로 전류의 ON/OFF를 제어하여 소비전력을 10만분의 1로 줄일 수 있기 때문에 고집적화가 용이할 뿐만 아니라 전력소비량을 크게 줄일 수 있는 장점이 있다.One of the technologies developed in response to this demand is a single-electron transistor. The single-electron transistor can reduce power consumption to one hundred thousand by controlling ON / OFF of current with one electron, so it is easy to achieve high integration and can greatly reduce power consumption.

그러나, 단전자 트랜지스터는 다음과 같은 문제점이 있다.However, single-electron transistors have the following problems.

1) 1개의 전자를 통해 제어가 이루어지기 때문에 단전자를 효율적으로 제어하는데는 미세한 전극 구조를 필요로 한다. 1) Since control is performed through one electron, a fine electrode structure is required for efficient control of single electrons.

2) 단전자 트랜지스터는 터널링 현상을 이용하여 소스와 드레인 사이에 형성되는 터널링 장벽을 통해 단전자를 제어하게 되는데, 터널링 장벽은 산화막의 형성시 자연적으로 형성되기 때문에 터널링 장벽의 높이와 넓이 형성을 인위적으로 제어하기가 어렵다.2) The single-electron transistor controls the single electron through the tunneling barrier formed between the source and the drain by using the tunneling phenomenon. Since the tunneling barrier is formed naturally during the formation of the oxide layer, the height and width of the tunneling barrier are artificially formed. Difficult to control.

3) 형성된 터널링 장벽을 이용하여 양자점의 전위를 제어하는 데에는 게이트를 이용하는데, 종래의 단전자 트랜지스터는 이 게이트의 영향을 받아 저온에서만 동작한다.3) A gate is used to control the potential of the quantum dot by using the formed tunneling barrier, and the conventional single-electron transistor operates only at low temperature under the influence of the gate.

4) 특히, 게이트가 양자점 뿐만 아니라 소스와 드레인 영역까지 덮히도록 형성되기 때문에, 게이트에 인가되는 전위에 의하여 양자점의 전위를 바꿀 뿐만 아니라 양자점의 좌우에 형성이 되어 있는 터널링 장벽에도 영향을 미친다.4) In particular, since the gate is formed to cover not only the quantum dots but also the source and drain regions, the potential applied to the gate not only changes the potential of the quantum dots but also affects the tunneling barrier formed on the left and right sides of the quantum dots.

5) 이처럼 게이트의 전위가 높아지면서 터널링 장벽을 낮아지게 하여 쿨롱 진동 특성을 나빠지게 한다.5) As the potential of the gate increases, the tunneling barrier is lowered, thereby deteriorating the Coulomb vibration characteristic.

본 발명은 이러한 점을 감안하여 안출한 것으로, 더욱 상세하게는 1~9㎚의 나노선구조물을 이용하여 양자점 상부에 위치하도록 게이트를 형성함으로써, 양자점의 크기를 최소화할 수 있을 뿐만 아니라 게이트에 의해 터널링 장벽 및 양자점의 전위에 미치는 영향을 최소화하여 효과적으로 양자점의 전위를 제어할 수 있는 상온에서 동작하는 단전자 트랜지스터 및 그 제조방법에 관한 것이다.The present invention has been made in view of this point, and more specifically, by forming a gate to be located above the quantum dot using a nanowire structure of 1 ~ 9nm, it is possible to minimize the size of the quantum dot as well as by the gate The present invention relates to a single-electron transistor operating at room temperature that can effectively control the potential of the quantum dot by minimizing the influence on the potential of the tunneling barrier and the quantum dot, and a method of manufacturing the same.

이러한 목적을 달성하기 위한 수단으로서 본 발명에 따르는 상온에서 동작하는 단전자 트랜지스터의 제조방법은, Method for manufacturing a single electron transistor operating at room temperature according to the present invention as a means for achieving this object,

적어도 1개의 제1유전층(10) 및 도전층(20)이 각각 적층된 기판(100)을 이용하여 단전자 트랜지스터를 제조하는 방법에 있어서,In the method for manufacturing a single-electron transistor using the substrate 100 on which at least one first dielectric layer 10 and the conductive layer 20 are laminated,

기판(100) 상에 나노선구조물(21)을 정의하는 제1단계;Defining a nanowire structure 21 on the substrate 100;

나노선구조물(21)이 함입되도록 기판(100) 위로 제2유전층(30)을 형성하는 제2단계;Forming a second dielectric layer 30 on the substrate 100 so that the nanowire structure 21 is embedded therein;

나노선구조물(21)이 드러나도록 트랜치(31a,31b)를 식각하여 양자점(QD)을 형성하는 제3단계;Forming a quantum dot QD by etching the trenches 31a and 31b to expose the nanowire structure 21;

제2유전층(30) 및 트랜치(31a,31b)의 표면에 일정한 두께로 제3유전층(40)을 형성하는 제4단계;A fourth step of forming a third dielectric layer 40 with a predetermined thickness on the surfaces of the second dielectric layer 30 and the trenches 31a and 31b;

양자점(QD)의 상부에 위치하도록 트랜치(31a,31b)에 게이트(G)를 형성하는 제5단계;를 포함하여 이루어진 것을 특징으로 한다.And forming a gate G in the trenches 31a and 31b so as to be positioned above the quantum dot QD.

또한, 제1유전층(10), 제2유전층(30) 및 제3유전층(40)은 산화막 또는 절연막인 것을 특징으로 한다.In addition, the first dielectric layer 10, the second dielectric layer 30, and the third dielectric layer 40 may be oxide films or insulating films.

또한, 도전층(20)은 실리콘인 것을 특징으로 한다.In addition, the conductive layer 20 is characterized in that the silicon.

또한, 나노선구조물(21)은 포토 리소그래피 또는 전자빔 리소그래피 방식으로 폭이 1~9㎚이고 길이가 1~50㎚로 형성된 것을 특징으로 한다.In addition, the nanowire structure 21 is characterized in that the width is 1 ~ 9nm and the length is 1 ~ 50nm by photolithography or electron beam lithography.

또한, 제2유전층(30)은 증착공정을 통해 형성되는 것을 특징으로 한다.In addition, the second dielectric layer 30 is characterized in that formed through the deposition process.

또한, 제3단계는 건식식각 또는 FIB방식으로 트랜치(31a,31b)를 식각하며, 트랜치(31b)는 나노선구조물(21)의 두께 일부를 함께 식각하여 형성하는 것을 특징으로 한다.In addition, the third step is to etch the trench (31a, 31b) by dry etching or FIB method, the trench (31b) is characterized in that formed by etching a portion of the thickness of the nanowire structure (21) together.

또한, 제3유전층(40)은 열산화공정, 또는 열산화공정후 증착공정으로 형성된 것을 특징으로 한다.In addition, the third dielectric layer 40 may be formed by a thermal oxidation process or a deposition process after the thermal oxidation process.

한편, 본 발명에 따르는 상온에서 동작하는 단전자 트랜지스터의 제조방법은, 제2유전층(30)을 식각하는 제6단계; 및 게이트(G)를 마스크로 하여 양자점(QD) 이외의 나노선구조물(21) 영역을 불순물로 도핑하는 제7단계;를 더 포함하여 이루어지는 것을 특징으로 한다.On the other hand, the manufacturing method of a single-electron transistor operating at room temperature according to the present invention, the sixth step of etching the second dielectric layer (30); And a seventh step of doping the nanowire structure 21 other than the quantum dot QD with impurities using the gate G as a mask.

또한, 불순물은 P, As 또는 B인 것을 특징으로 한다.In addition, the impurity is characterized in that P, As or B.

또한, 게이트(G)는 재질이 1×1012/㎠ 이상의 농도를 갖는 불순물을 포함하는 폴리실리콘인 것을 특징으로 한다.In addition, the gate G is characterized in that the material is polysilicon containing an impurity having a concentration of 1 × 10 12 / ㎠ or more.

한편, 본 발명은 이와 같은 방법에 의해 제조방법으로 제조되는 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터를 포함하여 이루어진다.On the other hand, the present invention comprises a single-electron transistor operating at room temperature, characterized in that the manufacturing method by this method.

본 발명에 따르면 다음과 같은 효과를 얻을 수 있다.According to the present invention, the following effects can be obtained.

1) 게이트가 양자점 바로 위에 형성되기 때문에 터널링 장벽 및 양자점의 전위에 미치는 영향을 최소화할 수 있다.1) Since the gate is formed directly on the quantum dot, the influence on the tunneling barrier and the potential of the quantum dot can be minimized.

2) 게이트 전위에 의한 터널링 장벽이 낮아지는 효과를 줄여 단전자 트랜지스터의 동작온도를 높일 수 있다.2) The operating temperature of the single-electron transistor can be increased by reducing the effect of lowering the tunneling barrier caused by the gate potential.

3) 기존의 CMOS 제작 공정을 그대로 적용하는 것이 가능하기 때문에, 공정비용의 절감 및 제작 공정의 단순화를 얻을 수 있다.3) Since the existing CMOS fabrication process can be applied as it is, process cost can be reduced and fabrication process can be simplified.

이하, 도면을 참조하여 본 발명에 따르는 상온에서 동작하는 단전자 트랜지스터의 제조방법에 대하여 설명하면 다음과 같다.Hereinafter, a manufacturing method of a single electron transistor operating at room temperature according to the present invention will be described with reference to the accompanying drawings.

(제조방법)(Manufacturing method)

도 1은 본 발명에 따르는 단전자 트랜지스터의 제조방법에 이용되는 기판(100)의 일예를 보여주는 일부단면 사시도이다.1 is a partial cross-sectional perspective view showing an example of a substrate 100 used in the method for manufacturing a single electron transistor according to the present invention.

본 발명의 바람직한 실시예에서 이용되는 기판(100)은 제1유전층(10)과 제1도전층(20)이 반복하여 적층되는 기판을 이용할 수도 있으나, 여기서는 설명의 편의상 도 1에서와 같이 하부도전층(CL), 제1유전층(10) 그리고 도전층(20)이 순차적으로 적층된 구조의 기판(100)을 예로 들어 설명한다. 또한, 하부도전층(CL)과 도전층(20)은 다양한 종류의 도전재를 이용할 수 있으나, 여기서는 실리콘을 예로 들어 설명한다. 그리고, 제1유전층(10)으로는 산화막 또는 절연막을 일예로 들어 설명한다.As the substrate 100 used in the preferred embodiment of the present invention, a substrate in which the first dielectric layer 10 and the first conductive layer 20 are repeatedly stacked may be used. The substrate 100 having a structure in which the layer CL, the first dielectric layer 10, and the conductive layer 20 are sequentially stacked will be described as an example. In addition, the lower conductive layer CL and the conductive layer 20 may use various kinds of conductive materials. Here, silicon will be described as an example. The first dielectric layer 10 will be described using an oxide film or an insulating film as an example.

도 2는 본 발명에 따르는 일예로서 나노선구조물(21)이 정의된 상태를 보여주는 일부단면 사시도이다. 제1단계는 기판(100) 상에 나노선구조물(21)을 정의하는 단계이다. 나노선구조물(21)은 도전층(20)을 식각하여 형성한다. 이를 위해, 도전층(20) 위에 포토리소그래피나 전자빔 리소그래피를 이용하여 패턴을 형성한 다음, 형성된 패턴을 제외한 나머지 부분을 식각하여 얻게 된다. 이와 같이 정의되는 나노선구조물(21)은, 바람직하기로는 트랜지스터의 전체 크기를 최소화할 수 있도록 폭과 길이가 각각 1~9㎚와 1~50㎚로 형성하는 것이 바람직하다.2 is a partial cross-sectional perspective view showing a state in which the nanowire structure 21 is defined as an example according to the present invention. The first step is to define the nanowire structure 21 on the substrate 100. The nanowire structure 21 is formed by etching the conductive layer 20. To this end, a pattern is formed on the conductive layer 20 using photolithography or electron beam lithography, and then the remaining portions except the formed pattern are etched. The nanowire structure 21 defined as described above is preferably formed to have a width and a length of 1 to 9 nm and 1 to 50 nm, respectively, so as to minimize the overall size of the transistor.

도 3은 본 발명에 따르는 제2유전층(30)이 형성된 상태를 보여주는 일부단면 사시도이다. 제2단계는 나노선구조물(21)을 감싸도록 기판(100) 상부에 제2유전층(30)을 형성하는 단계이다. 3 is a partial cross-sectional perspective view showing a state in which the second dielectric layer 30 according to the present invention is formed. The second step is to form the second dielectric layer 30 on the substrate 100 to surround the nanowire structure 21.

도 3에서, 제2유전층(30)은 나노선구조물(21)을 감싸면서 두께가 일정한 평면 형태로 제작된 형태로 도시되었으나, 이에 한정하는 것은 아니며 코팅층 형태로 소정의 두께로 제2유전층(30)을 형성하는 것도 가능하다. 또한, 이러한 제2유전층(30)은 두께 조절이 용이한 증착 공정을 통해 일정한 두께로 형성하는 것이 바람직하다.In FIG. 3, the second dielectric layer 30 is illustrated in the form of a planar shape having a uniform thickness while surrounding the nanowire structure 21, but is not limited thereto. The second dielectric layer 30 may have a predetermined thickness in the form of a coating layer. It is also possible to form). In addition, the second dielectric layer 30 is preferably formed to have a constant thickness through a deposition process that is easy to control the thickness.

이와 같이 이루어진 제2유전층(30)은 후술하게 될 도핑공정에서의 확산방지 기능과 함께 도전층(20) 외부로 캐리어들이 이동하는 것을 막고 전기적으로 절연시켜주는 절연체의 역할을 한다. The second dielectric layer 30 formed as described above serves as an insulator that prevents carriers from moving to the outside of the conductive layer 20 and electrically insulates together with a diffusion preventing function in a doping process which will be described later.

도 4는 본 발명에 따라 양자점이 형성된 일예를 보여주는 일부 단면 사시도이고, 도 5는 본 발명에 따라 양자점이 형성된 다른 일예를 보여주는 일부 단면 사시도이다.4 is a partial cross-sectional perspective view showing an example in which quantum dots are formed in accordance with the present invention, Figure 5 is a partial cross-sectional perspective view showing another example in which quantum dots are formed in accordance with the present invention.

제3단계는 양자점(QD)을 형성하는 단계이다. 양자점(QD)은 나노선구조물(21)이 드러나도록 트랜치(31a,31b)를 식각하여 형성하게 된다. 트랜치(31a,31b)는 나 노선구조물(21)의 길이 중간 부분에 수직으로 형성하는 것이 바람직하며, 건식식각 또는 FIB 방식으로 형성된다. 또한, 트랜치(31a,31b)는 나노선구조물(21)의 형성에 따라 식각하는 층이 달라지게 된다. The third step is to form a quantum dot (QD). The quantum dots QD are formed by etching the trenches 31a and 31b to expose the nanowire structure 21. The trenches 31a and 31b are preferably formed perpendicular to the middle part of the length of the b route structure 21, and are formed by dry etching or FIB. In addition, the trenches 31a and 31b may have different etching layers depending on the formation of the nanowire structure 21.

즉, 도 4에서와 같이, 트랜치(31a)는 나노선구조물(21)이 드러나도록 제2유전층(30)만을 식각하여 형성하게 된다. 또한, 도 5에서와 같이, 양자점(QD)의 생성두께를 얇게 형성하기 위해 나노선구조물(21)의 두께 일부를 제2유전층(30)과 함께 식각하여 트랜치(31b)를 형성할 수도 있다.That is, as shown in FIG. 4, the trench 31a is formed by etching only the second dielectric layer 30 so that the nanowire structure 21 is exposed. In addition, as shown in FIG. 5, in order to form a thin thickness of the QD, the trench 31b may be formed by etching part of the thickness of the nanowire structure 21 together with the second dielectric layer 30.

이와 같이 트랜치(31a,31b)를 형성함에 따라 외부에 노출되는 나노선구조물(21)에 의해 형성되는 양자점(QD)은 1~9㎚의 폭으로 형성하는 것이 가능하게 된다. 또한, 본 발명의 바람직한 실시예에서, 양자점(QD)은 최소한의 크기를 갖도록 길이를 1~50㎚로 형성하는 것이 바람직하다. 이는 후공정에서 형성되는 게이트(G)와 양자점(QD) 사이의 중첩 부분을 최소화하기 위함이다.As the trenches 31a and 31b are formed as described above, the quantum dots QD formed by the nanowire structures 21 exposed to the outside may be formed to have a width of 1 to 9 nm. In addition, in a preferred embodiment of the present invention, the quantum dot (QD) is preferably formed to have a length of 1 ~ 50nm to have a minimum size. This is to minimize the overlapping portion between the gate G and the quantum dot QD formed in a later process.

도 6은 본 발명에 따라 제3유전층(40)이 형성된 상태를 보여주는 일부 단면사시도이다. 제4단계는 기판(100)의 상면에 제3유전층(40)을 형성하는 단계이다. 제3유전층(40)은 양자점(QD)과 후술할 게이트(G)와의 절연을 위한 일종의 게이트산화막을 의미한다. 이러한 제3유전층(40)은 제2유전층(30)의 표면과 각 트랜치(31a,31b)의 표면에 일정한 두께로 형성한다.6 is a partial cross-sectional perspective view showing a state in which the third dielectric layer 40 is formed according to the present invention. The fourth step is to form the third dielectric layer 40 on the upper surface of the substrate 100. The third dielectric layer 40 means a kind of gate oxide film for insulating the quantum dot QD and the gate G to be described later. The third dielectric layer 40 is formed on the surface of the second dielectric layer 30 and the surfaces of the trenches 31a and 31b to have a predetermined thickness.

이처럼 제3유전층(40)을 형성하게 되면, 트랜치(31a,31b)의 폭이 그만큼 줄어들기 때문에 후술하는 후공정에서 형성되는 게이트(G)의 폭을 더욱 좁게 형성할 수 있게 된다. 이와 같은 기능을 하는 제3유전층(40)은 열산화공정, 또는 열산화공정후 증착공정을 통한 산화막으로 형성하는 것이 바람직하다. 도 6은 제3유전층(40)이 열산화공정후에 증착공정을 통해 형성된 예를 보여주고 있다.As such, when the third dielectric layer 40 is formed, the widths of the trenches 31a and 31b are reduced by that much, so that the width of the gate G formed in a later process described later may be further narrowed. The third dielectric layer 40 having such a function is preferably formed of an oxide film through a thermal oxidation process or a deposition process after the thermal oxidation process. 6 shows an example in which the third dielectric layer 40 is formed through a deposition process after a thermal oxidation process.

도 7은 본 발명에 따라 게이트(G)가 형성된 상태를 보여주는 일부 단면사시도이다. 제5단계는 게이트(G)를 형성하는 단계이다. 게이트(G)는 각 트랜치(31a,31b)에 도전물질을 충진하는 형태로 형성한다. 즉, 각 트랜치(31a,31b)의 식각으로 양자점(QD)이 형성되고, 이 양자점(QD)을 제3유전층(40)으로 감싼 다음 그 위로 도전물질을 충진하여 게이트(G)를 형성하게 되는 것이다. 이러한 도전물질로는 1×1012/㎠ 이상의 농도를 갖는 불순물을 포함하는 폴리실리콘을 이용할 수 있다. 그리고, 이때 이용되는 불순물로는 P, As 또는 B을 예로 들 수 있다.7 is a partial cross-sectional perspective view showing a state in which the gate G is formed according to the present invention. The fifth step is to form the gate (G). The gate G is formed to fill the trenches 31a and 31b with a conductive material. That is, the quantum dots QD are formed by etching the trenches 31a and 31b, and the quantum dots QD are wrapped with the third dielectric layer 40 and then filled with a conductive material thereon to form the gate G. will be. As the conductive material, polysilicon containing impurities having a concentration of 1 × 10 12 / cm 2 or more may be used. Examples of the impurity used at this time include P, As or B.

한편, 본 발명에 따른 제조방법은 제4단계에서 형성된 제3유전막(40)의 일부를 식각하는 제6단계와, 트랜지스터가 통전가능하도록 하기 위해 불순물을 도핑하는 제7단계를 더 포함하여 구성할 수도 있다.Meanwhile, the manufacturing method according to the present invention may further include a sixth step of etching a part of the third dielectric film 40 formed in the fourth step, and a seventh step of doping impurities to enable the transistor to be energized. It may be.

도 8은 본 발명에 따라 제2 및 제3유전층(30,40)이 식각된 상태를 보여주는 일부 단면사시도이다. 제6단계는 제3유전층(40)을 식각하는 단계이다. 제4단계에서 증착공정으로 형성된 제3유전층(40)을 트렌치(31a,31b) 벽면에 제3유전층(40)만 남 도록 식각한다. 이때 게이트 산화막은 열산화공정으로 형성된 산화막만 존재하게 된다. 8 is a partial cross-sectional perspective view illustrating a state in which the second and third dielectric layers 30 and 40 are etched according to the present invention. The sixth step is to etch the third dielectric layer 40. The third dielectric layer 40 formed by the deposition process in the fourth step is etched so that only the third dielectric layer 40 remains on the walls of the trenches 31a and 31b. At this time, only the oxide film formed by the thermal oxidation process is present in the gate oxide film.

제7단계는 소스와 드레인을 만들기 위해 불순물로 도핑하는 단계이다. 건식식각을 통하여 제2유전층(30)과 제3유전층(40)을 식각한 후 게이트(G)를 마스크로 하여 불순물로 도핑한다.Step 7 is doping with impurities to make the source and drain. The second dielectric layer 30 and the third dielectric layer 40 are etched through dry etching, and then doped with impurities using the gate G as a mask.

본 발명의 바람직한 실시예에서, 제7단계는 제2유전층(30)과 제3유전층(40) 전부 식각한 예를 보여주고 있으나, 후술하는 불순물 도핑이 가능한 두께, 예를 들어 제2유전층(30)의 두께중 2/3만 식각하는 구성도 가능하다. 또한 도핑은 측벽 스페이서(sidewall spacer)를 형성 후 도핑도 가능하다. In the preferred embodiment of the present invention, the seventh step shows an example in which both the second dielectric layer 30 and the third dielectric layer 40 are etched, but the thickness of the dopant to be described later, for example, the second dielectric layer 30 It is also possible to etch only two thirds of the thickness. Doping may also be performed after forming sidewall spacers.

상기 측벽 스페이서의 형성 방법은 도 9에서와 같이 절연막(실리콘 산화막 또는 실리콘 질화막)이 형성된 게이트(G)의 두께만큼 증착한 후, 증착한 두께 만큼 건식 식각을 진행하여 게이트(G)의 측벽에 측벽 스페이서(S)를 형성시켜서 된다.In the method of forming the sidewall spacers, as shown in FIG. 9, a thickness of the gate G on which an insulating film (silicon oxide film or silicon nitride film) is formed is deposited, followed by dry etching by the deposited thickness to form sidewalls on the sidewall of the gate G. The spacer S may be formed.

여기에서 불순물 도핑시 게이트(G)와 측벽 스페이서(S)를 마스크로 하여 나노선구조물(21)의 드러난 부분만 도핑한다.In this case, only the exposed portion of the nanowire structure 21 is doped using the gate G and the sidewall spacers S as masks.

도핑방법은 통상의 방법으로 이루어지기 때문에 여기서는 그 상세한 설명을 생략한다. Since the doping method is made by a conventional method, the detailed description thereof is omitted here.

본 발명의 바람직한 실시예에서, 도핑에 이용되는 불순물로는 1×1012/㎠ 이상의 농도를 갖는 P, As 또는 B를 이용할 수 있다.In a preferred embodiment of the present invention, as an impurity used for doping, P, As or B having a concentration of 1 × 10 12 / cm 2 or more may be used.

한편, 본 발명은 상술한 제조방법에 의해 제조된 단전자 트랜지스터를 포함한다. 또한, 본 발명에 따르는 단전자 트랜지스터는 하부도전층(CL)을 하부게이트로도 이용하는 것이 가능하다.On the other hand, the present invention includes a single electron transistor manufactured by the above-described manufacturing method. In addition, the single-electron transistor according to the present invention can use the lower conductive layer CL as the lower gate.

비록 본 발명이 상기에서 언급한 바람직한 실시예와 관련하여 설명되어졌지만, 본 발명의 요지와 범위로부터 벗어남이 없이 다른 다양한 수정 및 변형가능한 것은 당업자라면 용이하게 인식할 수 있을 것이며, 이러한 변경 및 수정은 모두 첨부된 특허청구의 범위에 속함은 자명하다.Although the invention has been described in connection with the preferred embodiments mentioned above, it will be readily apparent to those skilled in the art that various other modifications and variations are possible without departing from the spirit and scope of the invention. It is obvious that all belong to the scope of the appended claims.

도 1은 본 발명에 따르는 단전자 트랜지스터의 제조방법에 이용되는 기판의 일예를 보여주는 일부단면 사시도.1 is a partial cross-sectional perspective view showing an example of a substrate used in the method for manufacturing a single electron transistor according to the present invention.

도 2는 본 발명에 따르는 나노선구조물이 정의된 상태를 보여주는 일부단면 사시도.2 is a partial cross-sectional perspective view showing a state in which the nanowire structure according to the present invention is defined.

도 3은 본 발명에 따르는 제2유전층이 형성된 상태를 보여주는 일부단면 사시도.Figure 3 is a partial cross-sectional perspective view showing a state in which the second dielectric layer is formed in accordance with the present invention.

도 4는 본 발명에 따라 양자점이 형성된 일예를 보여주는 일부 단면 사시도.4 is a partial cross-sectional perspective view showing an example in which quantum dots are formed in accordance with the present invention.

도 5는 본 발명에 따라 양자점이 형성된 다른 일예를 보여주는 일부 단면 사시도.5 is a partial cross-sectional perspective view showing another example in which quantum dots are formed in accordance with the present invention.

도 6은 본 발명에 따라 제3유전층이 형성된 상태를 보여주는 일부 단면사시도.Figure 6 is a partial cross-sectional perspective view showing a state in which the third dielectric layer is formed in accordance with the present invention.

도 7은 본 발명에 따라 게이트가 형성된 상태를 보여주는 일부 단면사시도.Figure 7 is a partial cross-sectional perspective view showing a state in which a gate is formed in accordance with the present invention.

도 8은 본 발명의 기판에 따라 제3유전층이 식각된 상태를 보여주는 일부 단면사시도. 8 is a partial cross-sectional perspective view showing a state in which the third dielectric layer is etched according to the substrate of the present invention.

도 9는 도 8과 같이 식각된 상태에서 측벽 스페이서(S)를 형성한 일부 단면 사시도.9 is a partial cross-sectional perspective view of the sidewall spacers S formed in an etched state as shown in FIG. 8.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 제1유전층10: first dielectric layer

20 : 도전층20: conductive layer

21 : 나노선구조물21: nano wire structure

30 : 제2유전층30: second dielectric layer

31a, 31b : 트랜치31a, 31b: trench

40 : 제3유전층40: third dielectric layer

CL : 하부도전층CL: Lower conductive layer

G : 게이트G: Gate

S : 측벽 스페이서S: sidewall spacer

Claims (11)

적어도 1개의 제1유전층(10) 및 도전층(20)이 각각 적층된 기판(100)을 이용하여 단전자 트랜지스터를 제조하는 방법에 있어서,In the method for manufacturing a single-electron transistor using the substrate 100 on which at least one first dielectric layer 10 and the conductive layer 20 are laminated, 상기 기판(100) 상에 나노선구조물(21)을 정의하는 제1단계;A first step of defining a nanowire structure 21 on the substrate 100; 상기 나노선구조물(21)이 함입되도록 상기 기판(100) 위로 제2유전층(30)을 형성하는 제2단계;A second step of forming a second dielectric layer 30 on the substrate 100 so that the nanowire structure 21 is embedded therein; 상기 나노선구조물(21)이 드러나도록 트랜치(31a,31b)를 식각하여 양자점(QD)을 형성하는 제3단계;A third step of forming quantum dots QD by etching trenches 31a and 31b to expose the nanowire structure 21; 상기 제2유전층(30) 및 상기 트랜치(31a,31b)의 표면에 일정한 두께로 제3유전층(40)을 형성하는 제4단계;A fourth step of forming a third dielectric layer 40 with a predetermined thickness on the surfaces of the second dielectric layer 30 and the trenches 31a and 31b; 상기 양자점(QD)의 상부에 위치하도록 상기 트랜치(31a,31b)에 게이트(G)를 형성하는 제5단계;를 포함하여 이루어진 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법.And forming a gate (G) in the trenches (31a, 31b) so as to be located above the quantum dots (QD). 제 1 항에 있어서,The method of claim 1, 상기 제1유전층(10), 상기 제2유전층(30) 및 상기 제3유전층(40)은 산화막 또는 절연막이고, 상기 도전층(20)은 실리콘인 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법.The first dielectric layer 10, the second dielectric layer 30, and the third dielectric layer 40 are oxide films or insulating films, and the conductive layer 20 is silicon. Manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 나노선구조물(21)은 포토 리소그래피 또는 전자빔 리소그래피 방식으로 폭이 1~9㎚이고 길이가 1~50㎚로 형성된 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법.The nanowire structure (21) is a method of manufacturing a single-electron transistor operating at room temperature, characterized in that formed by photolithography or electron beam lithography 1 ~ 9nm in width and 1 ~ 50nm in length. 제 1 항에 있어서,The method of claim 1, 상기 제3단계는 건식식각 또는 FIB방식으로 상기 트랜치(31a,31b)를 식각하며, 상기 트랜치(31b)는 나노선구조물(21)의 두께 일부를 함께 식각하여 형성하는 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법.In the third step, the trenches 31a and 31b are etched by dry etching or FIB, and the trenches 31b are formed by etching a portion of the thickness of the nanowire structure 21 together. A method of manufacturing a single electron transistor. 제 1 항에 있어서,The method of claim 1, 상기 제2유전층(30)은 증착공정을 통해 형성되고,The second dielectric layer 30 is formed through a deposition process, 상기 제3유전층(40)은 열산화공정, 또는 열산화공정후 증착공정으로 형성된 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법.The third dielectric layer 40 is a method of manufacturing a single-electron transistor operating at room temperature, characterized in that formed by a thermal oxidation process or a deposition process after the thermal oxidation process. 제 1 항에 있어서,The method of claim 1, 상기 제 4단계와 제5단계 사이에는 증착공정으로 형성된 제3유전층(40)의 평면층을 식각하는 제6단계: 및A sixth step of etching the planar layer of the third dielectric layer 40 formed by the deposition process between the fourth step and the fifth step: And 상기 제2유전층(30)과 제3유전층(40)을 식각하여 게이트(G)를 마스크로하여 양자점(QD) 이외의 영역을 불순물로 도핑하는 제7단계:를 더 포함하여 이루어지는 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법.And a seventh step of etching the second dielectric layer 30 and the third dielectric layer 40 to dope a region other than the quantum dot QD with impurities using the gate G as a mask. Method for manufacturing a single electron transistor that operates at room temperature. 제 6 항에 있어서,The method of claim 6, 상기 불순물은 P, As 또는 B인 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법.The impurity is a method of manufacturing a single electron transistor operating at room temperature, characterized in that P, As or B. 제 1 항에 있어서,The method of claim 1, 상기 게이트(G)는 재질이 1×1012/㎠ 이상의 농도를 갖는 불순물을 포함하는 폴리실리콘인 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법.The gate (G) is a method of manufacturing a single-electron transistor operating at room temperature, characterized in that the material is polysilicon containing impurities having a concentration of 1 × 10 12 / ㎠ or more. 제 1 항에 있어서,The method of claim 1, 상기 제1유전층(10)의 저부에 하부게이트로 이용되는 하부도전층(CL)이 더 구비되어 있는 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법.A lower conductive layer (CL) used as a lower gate is further provided at the bottom of the first dielectric layer (10). 제 6 항에 있어서,The method of claim 6, 상기 제7단계는 상기 게이트(G)에 측벽 스페이서(S)를 형성하는 단계를 더 포함하고, 상기 제7단계는 상기 게이트(G)와 측벽 스페이서(S)를 마스크로 하는 것 을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법.The seventh step may further include forming sidewall spacers S in the gate G. The seventh step may include the gate G and the sidewall spacers S as masks. Method for manufacturing a single electron transistor that operates at room temperature. 제 1 항 내지 제 10 항중 어느 한 항에 의한 제조방법으로 제조되는 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터.A single electron transistor operating at room temperature, characterized in that it is manufactured by the manufacturing method according to any one of claims 1 to 10.
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