KR20100016806A - 확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치 및 그방법 - Google Patents

확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치 및 그방법 Download PDF

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KR20100016806A
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Abstract

본 발명은 확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치 및 그 방법에 관한 것으로, 볼테라 커널(Volterra Kernel)의 대각 행렬 성분은 물론 입력 이산신호 간의 교차항(Cross-term)을 고려한 메모리 다항식 모델을 이용하여 입력신호를 전치 왜곡시킴으로써, 다양한 메모리 특성이 발생하는 전력증폭기의 비선형 특성을 효율적으로 보상하기 위한, 확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치 및 그 방법을 제공하고자 한다.
이를 위하여, 본 발명은 디지털 전치 왜곡 장치에 있어서, 볼테라 커널(Volterra Kernel)의 대각 행렬 성분과 입력 이산신호 간의 교차항(Cross-term)을 고려한 메모리 다항식 모델을 이용하여 전치왜곡 파라미터를 산출하기 위한 디지털 신호처리 수단; 및 상기 디지털 신호처리 수단에서 산출한 전치왜곡 파라미터를 이용하여 입력 이산신호를 전치 왜곡시키기 위한 전치왜곡 수단을 포함한다.
디지털 전치 왜곡, 볼테라 커널, 교차항, 전치왜곡 파라미터, 확장 메모리 다항식 모델

Description

확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치 및 그 방법{DIGITAL PREDISTORTER AND METHOD USING EXTENSION MEMORY POLYNOMIAL}
본 발명은 확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치 및 그 방법에 관한 것으로, 더욱 상세하게는 볼테라 커널(Volterra Kernel)의 대각 행렬 성분은 물론 입력 이산신호 간의 교차항(Cross-term)을 고려한 메모리 다항식 모델을 이용하여 입력신호를 전치 왜곡시킴으로써, 다양한 메모리 특성이 발생하는 전력증폭기의 비선형 특성을 효율적으로 보상하기 위한, 확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치 및 그 방법에 관한 것이다.
RF(Radio Frequency) 전력증폭기는 비선형 특성을 가지는데, 이때 송신신호의 전력이 증가할수록 비선형 특성이 증가한다. 이러한 비선형 특성은 비선형 간섭을 증가시켜 신호의 품질을 떨어뜨린다.
이를 해결하기 위한 선형화 기술 중에서 가장 널리 쓰이는 기법은 전치왜곡기법(Predistortion)으로, 특히 디지털 전치왜곡기법은 신호를 디지털 대역에서 처 리함으로써, 다른 선형화 기법에 비해 경제성 및 확장 가능성이 탁월하다.
송신신호의 품질 향상은 전치왜곡기의 구조에 의해 결정되는데, 전치왜곡기를 구현함에 있어 고려해야 할 주요한 요소는 전력증폭기의 메모리 특성이다.
전력증폭기의 특성은 출력신호가 현재의 입력신호에 의해서만 결정되는 'Memeoryless' 특성과, 출력신호가 현재의 입력신호뿐만 아니라 과거의 입력신호에 의해서도 결정되는 메모리 특성으로 구분된다.
전력증폭기에서 다루는 신호가 광대역화되고, 신호의 PAPR(Peak-to-Average Power Ratio) 값이 커짐에 따라 전력증폭기의 정합 특성, 바이어스 특성, 열 특성에 영향을 받아 메모리 특성이 증대된다. 이러한 메모리 효과를 고려한 디지털 전치왜곡기의 구성은 전체 송신 시스템의 특성을 결정하는 주요한 요소가 된다.
전치왜곡기의 구조는 전력증폭기의 메모리 특성을 고려하지 않는 비교적 단순한 'Memeoryless' 모델에서부터, 전력증폭기의 메모리 특성을 고려한 비선형 급수인 볼테라 급수가 있으며, 볼테라 급수를 응용한 단순화된 'Wiener' 모델, 'Wiener-Hammerstein' 모델, 메모리 다항식 모델 등 다양한 볼테라 급수 모델들이 있다.
볼테라 급수 모델은 메모리 특성을 가지는 비선형 시스템을 나타내는 일반적인 방법이지만, 그 복잡성과 시스템 파라미터 추출의 어려움으로 인해 실제 디지털 전치왜곡기에 구현하기 불가능하여, 실제 적용에는 단순화된 볼테라 급수 모델을 이용한다.
단순화된 볼테라 급수 모델을 적용하여 디지털 전치 왜곡기를 구현하는 경 우, 볼테라 커널 중 어떠한 커널을 사용하는지에 따라 선형화 성능 및 구현의 용이성이 결정된다. 선형화 성능과 구현의 용이성은 일반적으로 상호 트레이드-오프(Trade-off) 관계에 있다.
종래의 단순화된 볼테라 급수 모델 중 대표적인 방법은 메모리 다항식을 이용하는 방식이다. 메모리 다항식은 볼테라 커널 중에서 극히 일부(행렬식으로 표현할 때 대각 행렬 성분)만을 고려한 수식이다.
따라서 종래의 메모리 다항식 모델은 볼테라 급수의 커널 중 대각 행렬 성분만을 이용하기 때문에, 다양한 메모리 특성이 발생하는 전력증폭기에 적용하는 경우 선형화 특성이 떨어지는 문제점이 있다.
이하, 'Memeoryless' 모델 및 메모리 다항식 모델에 대해 좀 더 상세히 살펴보기로 한다.
■ 'Memoryless' 모델
전력증폭기의 비선형 특성인 AM/AM(Amplitude Modulation to AM)과 AM/PM(AM to Phase Modulation)은, 입력신호의 크기에 따른 출력신호의 진폭 왜곡 및 위상 왜곡을 나타낸다. 이때, AM/AM과 AM/PM 특성을 하나의 수식으로 모델링하기 위하여 복소 다항식(Complex Polynomial)을 이용한다.
DPD(Digital PreDistorter)를 통하여 선형화하고자 하는 영역이 송신신호의 인접 채널에 대한 신호이므로, 홀수차의 비선형 특성 부분만을 가지고 모델링한다. 이때, 복소 다항식은 하기의 [수학식 1]과 같이 표현할 수 있다.
Figure 112008056210264-PAT00001
여기서, x(t), y(t)는 전력증폭기의 입/출력 복소 포락(Complex Envelope) 신호를 의미한다.
DSP부에서 처리될 수 있도록 복소 포락의 이산신호를 고려하면, 상기 [수학식 1]은 하기의 [수학식 2]와 같은 이산신호의 관계식으로 표현할 수 있다.
Figure 112008056210264-PAT00002
여기서, x[n], y[n]은 하기의 [수학식 3]과 같이 각각 x(t), y(t)의 디지털화된 신호를 의미한다.
Figure 112008056210264-PAT00003
여기서, TS는 샘플링 시간(Sampling Time)을 나타내며, T0는 샘플링을 위한 기준 시간(Reference Time)을 나타낸다.
시간 지연(Time Delay)과 위상 오프셋(phase offset)을 보상한 x[n], y[n]을 이용하여 Memoryless 특성을 가지는 비선형 모델의 복소 계수
Figure 112008056210264-PAT00004
을 구할 수 있다. 이때, 모델을 추출하기 위하여 하기의 [수학식 4]와 같은 m 개의 연속적인 샘플링된 데이터를 사용한다.
Figure 112008056210264-PAT00005
여기서, i번째 x는 xi=x[n0+i-1]이고, n0는 기준 시작샘플의 위치(Reference Start Sample Position)를 나타낸다.
측정된 m개의 데이터에 대해 상기 [수학식 2]를 적용하여 행렬식으로 표현하면 하기의 [수학식 5]와 같다.
Figure 112008056210264-PAT00006
여기서, 각 벡터와 행렬은 하기의 [수학식 6]과 같이 정의한다.
Figure 112008056210264-PAT00007
여기서, Y는 [m×1] 벡터, XN _0 는 [m×N] 행렬, a는 [N×1] 벡터가 된다. 이때, 상기 [수학식 6]은 하기의 [수학식 7]과 같은 행렬식으로 표현된다.
Y = Xㆍa
여기서, a는 하기의 [수학식 8]과 같다.
a = pinv(X)ㆍY
여기서, 행렬 XN _0 는 일반적으로 정방 행렬이 아니므로, "pseudo inverse" 행렬을 사용한다. 이때, "pseudo inverse" 행렬은 [pinv]로 표기한다.
■ 메모리 다항식 모델
1. 홀수항(Odd-Term)만을 고려하는 경우
메모리 다항식(Memory Polynomial) 모델은 볼테라 급수(Volterra series)의 커널(Kernel) 중에서 대각 행렬 성분만을 고려한 단순화된 볼테라 모델이다.
일반적으로, 전치 왜곡에서 제거하고자 하는 신호는 신호 대역 근처의 인접 채널에서 발생하는 스펙트럼 재생(Spectral Regrowth) 신호이다. 기본(Fundamental) 대역에서 비선형 왜곡 성분은, 비선형 특성을 다항식으로 표현한 경우 홀수항(Odd-Term)에 의해 발생하므로, 하기의 [수학식 9]와 같이 홀수항만을 고려한 메모리 다항식으로 표현할 수 있다.
Figure 112008056210264-PAT00008
여기서, Q는 이산 샘플에 대한 메모리 깊이(Memory Depth)를 나타낸다. 이때, 메모리 다항식 모델을 유도하기 위해서는, 하기의 [수학식 10]과 같이 입력신호에 대해 현재의 샘플링 데이터보다 Q 샘플 이전에 측정한 샘플링 데이터가 필요하다.
Figure 112008056210264-PAT00009
한편, 상기 [수학식 9]를 행렬식으로 표현하기 위하여, 하기의 [수학식 11]과 같은 [m×N(Q+1)]의 크기를 가지는 행렬을 정의한다.
Figure 112008056210264-PAT00010
여기서, N_q번째 X는 하기의 [수학식 12]와 같다.
Figure 112008056210264-PAT00011
결국, 상기 [수학식 9]에 의해 표현되는 메모리 다항식은 하기의 [수학식 13]과 같다.
y = Xㆍa
여기서, 행렬 a는 메모리 다항식에 대한 복소 계수로서, 하기의 [수학식 14]와 같이 [N(Q+1)×1]의 크기를 가지는 벡터로 정의한다.
Figure 112008056210264-PAT00012
이때, y는 m개의 측정 데이터 셋을 나타내는 [m×1] 벡터가 된다.
앞서 설명한 "Memoryless" 모델의 경우와 마찬가지로, 상기 [수학식 13]의 행렬식을 이용하여 복소 계수의 추정치(
Figure 112008056210264-PAT00013
)를 구하면 하기의 [수학식 15]와 같다. 이때, 행렬의 "pseudo-inverse"를 사용한다.
Figure 112008056210264-PAT00014
이와 같은 방식으로 추출한 메모리 다항식은 도 2에 도시된 바와 같이 구현할 수 있다. 이때, Fq(x) 함수는 하기의 [수학식 16]과 같이 정의된다.
Figure 112008056210264-PAT00015
2. 홀수항 및 짝수항(Odd-Even Term)을 모두 고려하는 경우
메모리 다항식을 사용하여 DPD 구현 시, 홀수항(Odd-Term)만을 포함하는 경우보다 홀수항 및 짝수항(Even-Term)을 모두 포함하는 경우가 성능이 우수하다는 연구 보고가 있다. 따라서 상기 홀수항(Odd-Term)만을 포함하는 메모리 다항식 모델이 짝수항(Even-Term)도 포함하도록 하기의 [수학식 17]과 같이 확장한다.
Figure 112008056210264-PAT00016
여기서, 최대 차수는 N이 되고, 항수는 N개가 된다. 상기 [수학식 17]을 벡터와 행렬을 이용하여 표현하면 하기의 [수학식 18]과 같다.
y = Xㆍa
여기서,
Figure 112008056210264-PAT00017
,
Figure 112008056210264-PAT00018
이다. 이때, 상기 [수학식 18]에서 행렬 a는 메모리 다항식에 대한 복소 계수로서, [N(Q+1)×1]의 크기를 가지는 벡터로서 하기의 [수학식 19]와 같이 정의한다.
Figure 112008056210264-PAT00019
이때, 도 1에서의 Fq(x) 함수는 하기의 [수학식 20]과 같이 짝수 차수(Even-order)와 홀수 차수(Odd-order)를 포함하는 함수로 정의된다.
Figure 112008056210264-PAT00020
상기와 같은 종래 기술은 볼테라 급수의 커널 중 대각 행렬 성분만을 이용하기 때문에, 다양한 메모리 특성이 발생하는 전력증폭기에 적용하는 경우 선형화 특성이 떨어지는 문제점이 있으며, 이러한 문제점을 해결하고자 하는 것이 본 발명의 과제이다.
따라서 본 발명은 볼테라 커널(Volterra Kernel)의 대각 행렬 성분은 물론 입력 이산신호 간의 교차항(Cross-term)을 고려한 메모리 다항식 모델을 이용하여 입력신호를 전치 왜곡시킴으로써, 다양한 메모리 특성이 발생하는 전력증폭기의 비 선형 특성을 효율적으로 보상하기 위한, 확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치 및 그 방법을 제공하는데 그 목적이 있다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명의 장치는, 디지털 전치 왜곡 장치에 있어서, 볼테라 커널(Volterra Kernel)의 대각 행렬 성분과 입력 이산신호 간의 교차항(Cross-term)을 고려한 메모리 다항식 모델을 이용하여 전치왜곡 파라미터를 산출하기 위한 디지털 신호처리 수단; 및 상기 디지털 신호처리 수단에서 산출한 전치왜곡 파라미터를 이용하여 입력 이산신호를 전치 왜곡시키기 위한 전치왜곡 수단을 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 방법은, 디지털 전치 왜곡 방법에 있어서, 볼테라 커널(Volterra Kernel)의 대각 행렬 성분과 입력 이산신호 간의 교차항(Cross-term)을 고려한 메모리 다항식 모델을 이용하여 전치왜곡 파라미터를 산출하는 단계; 및 상기 산출한 전치왜곡 파라미터를 이용하여 입력 이산신호를 전치 왜곡시키는 전치 왜곡 단계를 포함한다.
또한, 본 발명은 DPD 블록의 DSP에서 전력증폭기의 비선형 특성을 보상하는데 이용하는 비선형 함수를 추출하는 알고리즘과 이에 기반한 FPGA의 구현 방안에 대하여 기술한다.
또한, 본 발명은 RF 전력증폭기의 비선형 모델 추출 및 이에 기반한 디지털 전치 왜곡기의 설계 등의 분야에서 메모리 효과를 가지는 광대역 신호에 대한 특성 추출을 효과적으로 하는 방안 및 이를 이용한 전치 선형화기의 설계 및 구현에 대한 기술이다.
또한, 본 발명은 볼테라 커널 중 대각 성분만을 고려한 메모리 다항식 모델을 확장하여 모델의 정확성을 향상시키고, 확장된 모델에 기반한 디지털 전치 왜곡기법을 적용하여 향상된 선형화 특성을 나타내면서 구현이 용이한 디지털 전치 왜곡기를 구현한다.
또한, 본 발명은 확장된 메모리 다항식 구조를 가지는 단순화된 볼테라 모델을 제안하고, 제안한 모델을 디지털 전치 왜곡기에 적용한 경우 시스템의 파라미터를 추출하기 위한 기법을 "Indirect learning" 알고리즘에 기반하여 제안하며, 제안된 모델과 추출 기법에 기반하여 이를 디지털 전치 왜곡기에 적용한 시스템의 구성을 제안한다.
또한, 본 발명은 메모리 특성을 가지는 전력증폭기의 선형화 특성을 기존의 방식에 비하여 향상시킬 수 있다.
또한, 본 발명은 인접채널간섭비(Adjacent Channel Power Ratio)를 적용한 경우 기존의 메모리 다항식에 비해 수 dB 이상 개선할 수 있다.
또한, 본 발명은 FPGA(Field Programmable Gate Array) 등을 통해서 구현하기가 용이하다.
또한, 본 발명은 메모리 특성을 가지는 전력증폭기에 대하여 효과적인 디지털 전치 왜곡기를 설계하기 위한 디지털 전치 왜곡기의 모델 및 모델에서의 시스템 파라미터의 추출 방법, 이를 기반으로 한 디지털 전치 왜곡기의 구현을 포함한다.
상기와 같은 본 발명은, 볼테라 커널(Volterra Kernel)의 대각 행렬 성분은 물론 입력 이산신호 간의 교차항(Cross-term)을 고려한 메모리 다항식 모델을 이용하여 입력신호를 전치 왜곡시킴으로써, 다양한 메모리 특성이 발생하는 전력증폭기의 비선형 특성을 효율적으로 보상할 수 있는 효과가 있다.
또한, 본 발명은 메모리 특성을 가지는 전력증폭기의 비선형성을 제거하여 인접채널 간섭 및 신호 채널의 비선형 왜곡 성분을 제거함으로써, 무선통신시스템에서 송신신호의 품질을 향상시킬 수 있는 효과가 있다.
상술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되어 있는 상세한 설명을 통하여 보다 명확해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대 한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
도 2 는 본 발명이 적용되는 무선통신 송신기의 일예시도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치(DPD : Digital PreDistorter)(200)는 베이스밴드 신호 처리(Baseband Signal Processing)부에 연결되어 고출력 전력증폭기(HPA)의 비선형성을 보상한다.
이러한 전치 왜곡 장치는, 볼테라 커널(Volterra Kernel)의 대각 행렬 성분과 입력 이산신호 간의 교차항(Cross-term)을 고려한 메모리 다항식 모델을 이용하여 전치왜곡 파라미터를 산출하기 위한 디지털 신호처리부(DSP : Digital Signal Processing)(210), 및 상기 디지털 신호처리부(210)에서 산출한 전치왜곡 파라미터를 이용하여 입력 이산신호를 전치 왜곡시키기 위한 전치왜곡부(FPGA : Field Programmable Gate Array)(220)를 포함한다.
아울러, 전치왜곡부(220)의 출력신호를 아날로그 신호로 변환하기 위한 DAC(Digital-Analog Converter)와 디지털 신호처리부(210)에서 비선형 함수를 추출하기 위하여 필요한 전력증폭기의 출력신호를 디지털 신호로 변환하기 위한 ADC(Analog-Digital Converter)를 더 포함한다.
이하, DPD의 동작 과정에 대해 살펴보기로 한다.
제 1 과정 - 베이스밴드 신호 처리부에서 입력신호(Training Signal for DPD, High PAPR Signal)를 생성한다. 이 경우 FPGA부는 입력신호를 전달(Bypass)하는 역할로 동작한다.
제 2 과정 - DSP에서 입력신호와 HPA의 출력신호의 디지털화된(Digitized) I/Q 신호를 수신한다.
제 3 과정 - DSP에서 상관(Correlation) 값을 통하여 입력 I/Q, 출력 I/Q 데이터 셋(Data SET)으로부터 타임 오프셋(Time Offset), 위상 오프셋(Phase Offset)을 보정한다.
제 4 과정 - DSP에서 HPA의 비선형성을 보상할 역함수를 추출한다.
제 5 과정 - 추출한 역함수의 정보를 FPGA로 전달한다.
제 6 과정 - FPGA의 구성 및 입력 신호를 전치 왜곡한다.
이하, 볼테라 급수(Volterra Series) 모델에 대해 살펴보기로 한다.
메모리 다항식 모델은 볼테라 커널(Volterra Kernel)의 대각 성분만을 고려한 단순화된 모델이므로, 모델의 정확성과 DPD 성능면에서 'Memoryless' 모델에 비해서는 우수하나 성능의 한계가 존재한다. 이러한 한계는 지연(Delay)된 입력신호에 대한 교차항(Cross-term)을 고려하지 않았기 때문이다.
일반적인 이산신호에 대한 볼테라 급수는 하기의 [수학식 21]과 같이 표현된다.
Figure 112008056210264-PAT00021
이때, 인과관계(Causal) 시스템에 대해서는 하기의 [수학식 22]를 만족한다.
Figure 112008056210264-PAT00022
또한, 메모리 깊이(Depth)를 Q까지 고려하면 하기의 [수학식 23]을 만족한다.
Figure 112008056210264-PAT00023
홀수 차수(odd order)의 복소 신호를 고려하여, 상기 [수학식 22]와 [수학식 23]을 하기의 [수학식 24]와 같이 일반화할 수 있다.
Figure 112008056210264-PAT00024
상기 [수학식 24]를 N개의 항을 가지는 홀수항(Odd-Term)에 대해서 표현하면 하기의 [수학식 25]와 같다.
Figure 112008056210264-PAT00025
이때, 최대 메모리 깊이를 Q로 하는 경우, 추출해야 하는 볼테라 커널의 차수별 개수는 하기와 같다.
- 1차 항의 개수: Q+1개
- 3차 항의 개수: (Q+1)3개
- (2N-1)차 항의 개수: (Q+1)(2N-1)개
따라서 추출해야 하는 전체 볼테라 커널의 수는 하기의 [수학식 26]과 같다.
Figure 112008056210264-PAT00026
상기 [수학식 26]을 통해, 추출해야 하는 볼테라 커널의 수는 (Q+1)2N 단위로 증가하는 것을 알 수 있다.
메모리 다항식 모델은
Figure 112008056210264-PAT00027
이 아닌 경우의
Figure 112008056210264-PAT00028
를 0으 로 간주한 모델이다. 메모리 다항식 모델에서 필요로 하는 시스템 파라미터의 수는 (Q+1)×N인 반면에, 추출해야 하는 변수값은 기하급수적으로 증가한다.
실제로, 이와 같은 볼테라 급수를 DPD에 적용하는 것은 시스템의 구현상 불가능하다. 메모리 다항식에서의 교차항(Cross-Term)을 배제함으로써 발생하는 시스템 오차를 향상시키고, 일반적인 볼테라 모델의 복잡성을 단순화하기 위해 하기와 같은 커널을 고려한다. 즉, 다음과 같은 확장 모델을 고려한다.
■ 메모리 다항식 확장 모델
q2 = … = q2k -1 = q 인 경우를 제외한 볼테라 커널의 개수를 0으로 하면 하기의 [수학식 27]과 같이 표현된다.
Figure 112008056210264-PAT00029
여기서, y[n]은 출력 이산신호, x[n]은 입력 이산신호, q는 메모리 깊이, Q는 최대 메모리 깊이, a는 복소 계수를 각각 의미한다.
이때, 구해야 하는 볼테라 커널의 개수는 하기와 같다.
- 1차 항의 개수: (Q+1)개
- 3차 항의 개수: (Q+1)2개
- (2N-1)차 항의 개수: (Q+1)2개
결국, 전체 구해야 하는 복테라 커널의 개수는 하기의 [수학식 28]과 같다.
Figure 112008056210264-PAT00030
한편, q2 = … = q2k -1 = q 그리고 q1 ≤ q 인 경우를 제외한 볼테라 커널의 개수를 0으로 하면, 하기의 [수학식 29]와 같이 표현된다.
Figure 112008056210264-PAT00031
여기서, y[n]은 출력 이산신호, x[n]은 입력 이산신호, q는 메모리 깊이, Q는 최대 메모리 깊이, a는 복소 계수를 각각 의미한다.
상기 [수학식 29]와 같은 모델을 "Extended Memory Polynomial Model including delayed AM/AM & AM/PM"라고 하고, 비선형 왜곡 성분과 신호의 곱에서 인과관계(Causal) 비선형 왜곡 성분만을 고려한다.
이때, 추출해야 하는 볼테라 커널의 수는 하기와 같다.
- 1차 항의 개수: (Q+1)개
- 3차 항의 개수: 1+2+3+…+(Q+1) = (Q+1)(Q+2)/2개
…
- (2N-1)차 항의 개수: (Q+1)(Q+2)/2개
따라서 구해야 하는 전체 볼테라 커널의 개수는 하기의 [수학식 30]과 같다.
Figure 112008056210264-PAT00032
다양한 경우에 대하여 각 모델별 볼테라 커널의 개수를 비교하면 하기의 [표 1]과 같다.
Figure 112008056210264-PAT00033
상기 [표 1]를 통해 알 수 있듯이, 본 발명에 따른 확장 모델 및 "Causal" 확장 모델은 기본 메모리 다항식 모델보다 볼테라 커널의 수는 상대적으로 증가하나, 일반 볼테라 모델에 비해서 커널의 수가 감소하는 것을 알 수 있다.
< 홀수항 + 짝수 차수항을 고려하는 경우>
상기 [수학식 27], 상기 [수학식 29])이 상수항을 제외한 짝수 차수(Even-order)를 포함하면 하기의 [수학식 31] 및 [수학식 32]와 같이 각각 표현된다.
Figure 112008056210264-PAT00034
Figure 112008056210264-PAT00035
여기서, y[n]은 출력 이산신호, x[n]은 입력 이산신호, q는 메모리 깊이, Q는 최대 메모리 깊이, a는 복소 계수를 각각 의미한다.
이때, 구해야 하는 볼테라 커널의 개수는 홀수 차수항(ODD-Order-Term)만을 고려한 경우와 동일하다. 홀수항(Odd-Term)에서는 (2N-1)까지의 N개의 항수를 고려하였고, 여기서는 N차까지 N개의 항수를 고려하였다.
확장모델의 시스템 파라미터를 추출하기 위해 메모리 다항식과 유사하게 벡 터-행렬을 이용하여 표현한다. 이는 하기의 [수학식 33]과 같다.
y = Xㆍa
여기서, 행렬(X)=[X1 XN -1]과 같이 정의한다. 이때, X1은 [m×(Q+1)] 행렬로서 하기의 [수학식 34]와 같이 정의하고, XN -1(N>2)은 하기의 [수학식 35]와 같이 정의한다.
Figure 112008056210264-PAT00036
Figure 112008056210264-PAT00037
여기서,
Figure 112008056210264-PAT00038
를 만족하고, 이때
Figure 112008056210264-PAT00039
는 [m×(Q-q+1)] 행렬로서 하기의 [수학식 36]과 같이 정의한다.
Figure 112008056210264-PAT00040
이하, 행렬의 차수를 살펴보면, Xk의 열의 개수는 하기의 [수학식 37]과 같다.
Figure 112008056210264-PAT00041
이때, XN -1의 열의 개수는 하기의 [수학식 38]과 같이 상기 [수학식 37]에 (N-1)을 곱한 수가 된다.
Figure 112008056210264-PAT00042
따라서 행렬 X의 열의 개수는 하기의 [수학식 39]와 같다.
Figure 112008056210264-PAT00043
결국, 행렬 X는
Figure 112008056210264-PAT00044
행렬이 되며, 열의 개수는 추출해야 할 볼테라 커널의 수와 동수이다. 예를 들어, 2000개의 데이터 셋에 대하여 9차의 비선형식과 5의 메모리 깊이를 고려하는 경우 2000×174의 크기를 가지는 행렬이 된다.
볼테라 커널에 해당하는 a는 하기의 [수학식 40]과 같이 정의한다.
Figure 112008056210264-PAT00045
이하, 도 3을 참조하여 본 발명에 이용되는 간접 학습 알고리즘(Indirect learning algorithm)에 대해 상세히 살펴보기로 한다.
간접 학습 알고리즘(Indirect learning algorithm)은 1997년에 처음 전치왜곡(Predistortion)에 적용되었다. 전치 왜곡기의 구조를 추출하기 위하여 본 발명에 따른 확장모델에 간접 학습 알고리즘(Indirect learning algorithm)을 적용한 다.
간접 학습 알고리즘(Indirect learning algorithm)은 전치 왜곡기를 구성하기 위하여 전력증폭기의 모델을 직접 추출하는 것이 아니라, 도 3과 같이 전력증폭기의 출력신호를 이용하여 전치왜곡기 훈련(Predistorter Training)부의 변수를 찾아주고, 이를 복사하여 송신기의 입력단에 전치왜곡기(Predistorter)를 구성하게 된다.
전치왜곡은 전치왜곡기 훈련(Predistorter Training)부의 출력신호와 전치왜곡기(Predistorter)의 출력 에러값을 이용하여 순환적으로 업데이트(update)되는 구조를 가지고 있다.
도 3에서 전력증폭기의 비선형 특성(N1(ㆍ))과 전치왜곡기(Predistorter)의 비선형 특성(N2(ㆍ))을 하기의 [수학식 41]과 같이 표현한다.
Figure 112008056210264-PAT00046
여기서, z, y는 하기의 [수학식 42]와 같이 z[n], y[n]의 데이터 셋을 나타낸다.
Figure 112008056210264-PAT00047
이때,
Figure 112008056210264-PAT00048
이다.
따라서
Figure 112008056210264-PAT00049
인 경우 e[n]=0임을 알 수 있다. 또한, e[n]→0인 경우
Figure 112008056210264-PAT00050
이 되며,
Figure 112008056210264-PAT00051
가 성립한다.
N2(ㆍ)가 메모리 다항식의 형태를 가진다고 하면 하기의 [수학식 43]을 만족해야 한다.
Figure 112008056210264-PAT00052
여기서, 임의의 ak ,q와
Figure 112008056210264-PAT00053
에 대하여
Figure 112008056210264-PAT00054
가 성립해야 한다. 이때, G는 전치 왜곡기를 포함하는 전력증폭기의 기대 선형 이득값이 된다.
이와 같이 간접 학습 알고리즘(Indirect learning algorithm)에서는
Figure 112008056210264-PAT00055
에 의해서 예측되는 z[n]값과
Figure 112008056210264-PAT00056
에 의해서 예측되는
Figure 112008056210264-PAT00057
값이 동일하도록 전치 왜곡기 를 설계한다.
이하, 디지털 신호처리부(210)에서 전치왜곡 파라미터(복소 계수 추정치)를 산출하는 과정에 대해 상세히 살펴보기로 한다.
간접 학습 알고리즘(Indirect learning algorithm)을 사용하여 확장된 메모리 다항식 구조의 인버스(Inverse) 함수를 유도하기 위해, 하기의 [수학식 44]와 같은 입/출력신호에 대해 현재의 샘플링 데이터보다 Q 샘플 이전에 측정한 샘플링 데이터가 필요하다.
Figure 112008056210264-PAT00058
상기 [수학식 44]와 같은 데이터 셋을 이용하여 [수학식 39]와 같이 행렬 X를 구할 수 있다. 동일한 방식으로 출력 데이터 셋에 대해 행렬 Y를 정의할 수 있다.
이때, X, Y는 모두
Figure 112008056210264-PAT00059
행렬이 된다.
전치 왜곡 장치(200)가 확장된 메모리 다항식 구조를 갖는 경우, 도 3에서 하기의 [수학식 45] 및 [수학식 46]과 같은 관계식이 성립한다.
z = Xㆍa
Figure 112008056210264-PAT00060
여기서, z 와
Figure 112008056210264-PAT00061
은 하기의 [수학식 47]과 같이 정의된다.
Figure 112008056210264-PAT00062
상기 [수학식 47]에서 복소 계수의 추정치
Figure 112008056210264-PAT00063
은 하기의 [수학식 48]과 같다.
Figure 112008056210264-PAT00064
이때, z = Xㆍa를 적용하면 하기의 [수학식 49]와 같다.
Figure 112008056210264-PAT00065
이때, 에러 벡터(error vector)는 하기의 [수학식 50]과 같이 정의한다.
Figure 112008056210264-PAT00066
DPD를 구성하기 위해 앞에서 언급하였듯이 e→0이 되도록 복소 계수 추정치(전치왜곡 파라미터)인
Figure 112008056210264-PAT00067
값을 설정해야 한다. 이때,
Figure 112008056210264-PAT00068
는 하기의 [수학식 51]과 같이 반복(iteration) 값을 통하여 e 값이 0으로 가도록 업데이트한다.
Figure 112008056210264-PAT00069
여기서,
Figure 112008056210264-PAT00070
는 추출되는 볼테라 커널의 값을 반복(iteration) 값을 통하여 e→0가 성립하도록 해주는 반복(iteration) 수식의 가중치이며, 일반적으로
Figure 112008056210264-PAT00071
에서 0 사이의 값으로 설정한다.
도 4 는 본 발명에 따른 디지털 전치 왜곡 장치의 전치왜곡부에 대한 일실시예 구성도로서, Q=4인 경우의 예시이며, Q(최대 메모리 깊이)값의 변화에 따라 축소 및 확장이 가능하다.
도 4에 도시된 바와 같이, 본 발명에 따른 전치왜곡부는, 볼테라 커널(Volterra Kernel)의 대각 행렬 성분을 계산하기 위한 제 1 계산기(410), 입력 이산신호 간의 교차항(Cross-term)을 계산하되, 상기 입력 이산신호 간의 지연차별 교차항을 계산하기 위한 제 2 계산기(420), 및 상기 제 1 계산기(410)와 제 2 계산기(420)에서 계산한 결과를 합산하기 위한 합산기(430)를 포함한다.
여기서, 제 2 계산기(420)는 입력 이산신호 간의 지연차가 1(x[n-1]ㆍx[n], x[n-2]ㆍx[n-1], x[n-3]ㆍx[n-2], x[n-4]ㆍx[n-3])인, 즉 q-q1=1인 제 1 교차항 계산 블록(421), 입력 이산신호 간의 지연차가 2(x[n-2]ㆍx[n], x[n-3]ㆍx[n-1], x[n-4]ㆍx[n-2])인, 즉 q-q1=2인 제 2 교차항 계산 블록(422), 입력 이산신호 간의 지연차가 3(x[n-3]ㆍx[n], x[n-4]ㆍx[n-1])인, 즉 q-q1=3인 제 3 교차항 계산 블록(423), 및 입력 이산신호 간의 지연차가 4(x[n-4]ㆍx[n])인, 즉 q-q1=4인 제 4 교차항 계산 블록(424)을 포함한다.
도 5 는 본 발명에 따른 디지털 전치 왜곡 장치의 전치왜곡부에 대한 다른 실시예 구성도로서, Q=4인 경우의 예시이며, Q(최대 메모리 깊이)값의 변화에 따라 축소 및 확장이 가능하다.
도 5에 도시된 바와 같이, 본 발명에 따른 전치왜곡부는, 볼테라 커널(Volterra Kernel)의 대각 행렬 성분을 계산하기 위한 제 1 계산기(510), 입력 이산신호 간의 교차항(Cross-term)을 계산하되, 각 입력 이산신호를 기준으로 교차항을 계산하기 위한 제 2 계산기(520), 및 상기 제 1 계산기(510)와 제 2 계산기(520)에서 계산한 결과를 합산하기 위한 합산기(530)를 포함한다.
여기서, 상기 제 2 계산기(520)는 교차항을 이루는 입력 이산신호가 x[n-4] ㆍx[n], x[n-3]ㆍx[n], x[n-2]ㆍx[n], x[n-1]ㆍx[n]인, 즉 q1=0인 제 1 교차항 계산 블록(521), 교차항을 이루는 입력 이산신호가 x[n-4]ㆍx[n-1], x[n-3]ㆍx[n-1], x[n-2]ㆍx[n-1]인, 즉 q1=1인 제 2 교차항 계산 블록(522), 교차항을 이루는 입력 이산신호가 x[n-4]ㆍx[n-2], x[n-3]ㆍx[n-2]인, 즉 q1=2인 제 3 교차항 계산 블록(523), 및 교차항을 이루는 입력 이산신호가 x[n-4]ㆍx[n-3]인, 즉 q1=3인 제 4 교차항 계산 블록(524)을 포함한다.
이하, 전치왜곡부에 대해 좀 더 상세히 살펴보기로 한다.
먼저, 확장된 메모리 다항식 모델에서 하기의 [수학식 52]와 같이 함수
Figure 112008056210264-PAT00072
를 정의한다.
Figure 112008056210264-PAT00073
상기 [수학식 52]를 정리하면 하기의 [수학식 53]과 같다.
Figure 112008056210264-PAT00074
상기 [수학식 53]을 정리하면 하기의 [수학식 54]와 같다.
Figure 112008056210264-PAT00075
이때, 교차항(
Figure 112008056210264-PAT00076
) 블록의 상세 구성은 도 6에 도시된 바와 같다.
도 7 은 본 발명에 따른 확장 메모리 다항식을 이용한 전치 왜곡 방법에 대한 일실시예 흐름도이다.
먼저, 볼테라 커널(Volterra Kernel)의 대각 행렬 성분과 입력 이산신호 간의 교차항(Cross-term)을 고려한 메모리 다항식 모델을 이용하여 전치왜곡 파라미터를 산출한다(701).
이후, 상기 산출한 전치왜곡 파라미터를 이용하여 입력 이산신호를 전치 왜곡시킨다(702).
이때, 상기 "702" 과정은 하기의 두 가지 방식을 취한다.
첫 번째 방식으로, 먼저 볼테라 커널의 대각 행렬 성분을 계산한다.
이후, 입력 이산신호 간의 교차항을 계산하되, 상기 입력 이산신호 간의 지연차별 교차항을 계산한다.
이후, 상기 계산한 결과를 합산한다.
다른 방식으로, 먼저 볼테라 커널의 대각 행렬 성분을 계산한다.
이후, 입력 이산신호 간의 교차항을 계산하되, 각 입력 이산신호를 기준으로 교차항을 계산한다.
이후, 상기 계산한 결과를 합산한다.
도 8 은 본 발명에 따른 확장 메모리 다항식을 이용한 전치 왜곡 장치의 성능 분석도로서, 1FA 휴대인터넷(WiBro) 신호를 송신하는 비선형 송신기에 적용한 경우의 선형성 향상의 성능을 나타낸다.
도 8에 도시된 바와 같이, 본 발명에 따른 확장 메모리 다항식을 이용한 방식이 기존의 메모리 다항식을 이용한 방식에 비해 선형성이 향상되었음을 확인할 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
본 발명은 디지털 신호 처리, 무선통신, 휴대인터넷(WiBro), RF 전력증폭기, 송신기, 아날로그/디지털 변환기(ADC), 전치왜곡기 등에 이용될 수 있다.
도 1 은 종래의 홀수항만을 고려한 메모리 다항식의 구조에 대한 일예시도,
도 2 는 본 발명이 적용되는 무선통신 송신기의 일예시도,
도 3 은 본 발명에 이용되는 간접 학습 알고리즘(Indirect learning algorithm)을 나타내는 일예시도,
도 4 는 본 발명에 따른 디지털 전치 왜곡 장치의 전치왜곡부에 대한 일실시예 구성도,
도 5 는 본 발명에 따른 디지털 전치 왜곡 장치의 전치왜곡부에 대한 다른 실시예 구성도,
도 6 은 본 발명에 따른 교차항 블록에 대한 상세 구성도,
도 7 은 본 발명에 따른 확장 메모리 다항식을 이용한 전치 왜곡 방법에 대한 일실시예 흐름도,
도 8 은 본 발명에 따른 확장 메모리 다항식을 이용한 전치 왜곡 장치의 성능 분석도이다.
* 도면의 주요 부분에 대한 부호의 설명
210 : 디지털 신호처리부 220 : 전치왜곡부

Claims (10)

  1. 디지털 전치 왜곡 장치에 있어서,
    볼테라 커널(Volterra Kernel)의 대각 행렬 성분과 입력 이산신호 간의 교차항(Cross-term)을 고려한 메모리 다항식 모델을 이용하여 전치왜곡 파라미터를 산출하기 위한 디지털 신호처리 수단; 및
    상기 디지털 신호처리 수단에서 산출한 전치왜곡 파라미터를 이용하여 입력 이산신호를 전치 왜곡시키기 위한 전치왜곡 수단
    을 포함하는 확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치.
  2. 제 1 항에 있어서,
    상기 전치왜곡 수단의 출력신호를 아날로그 신호로 변환하기 위한 디지털/아날로그 변환기(DAC); 및
    상기 디지털 신호처리 수단으로 입력되는 전력증폭기의 출력신호를 디지털 신호로 변환하기 위한 아날로그/디지털 변환기(ADC)
    를 더 포함하는 확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 디지털 신호처리 수단은,
    하기의 [수학식 A]를 통해 전치왜곡 파라미터를 산출하는 것을 특징으로 하는 확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치.
    [수학식 A]
    Figure 112008056210264-PAT00077
    여기서,
    Figure 112008056210264-PAT00078
    는 가중치로 1~0 사이의 값이며, 'pinv'는 "pseudo inverse" 행렬을 의미하고, e는 에러 벡터를 의미함.
  4. 제 3 항에 있어서,
    상기 전치왜곡 수단은,
    볼테라 커널의 대각 행렬 성분을 계산하기 위한 제 1 계산기;
    입력 이산신호 간의 교차항을 계산하되, 상기 입력 이산신호 간의 지연차별 교차항을 계산하기 위한 제 2 계산기; 및
    상기 제 1 계산기와 제 2 계산기에서 계산한 결과를 합산하기 위한 합산기
    를 포함하는 확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치.
  5. 제 3 항에 있어서,
    상기 전치왜곡 수단은,
    볼테라 커널의 대각 행렬 성분을 계산하기 위한 제 1 계산기;
    입력 이산신호 간의 교차항을 계산하되, 각 입력 이산신호를 기준으로 교차항을 계산하기 위한 제 2 계산기; 및
    상기 제 1 계산기와 제 2 계산기에서 계산한 결과를 합산하기 위한 합산기
    를 포함하는 확장 메모리 다항식을 이용한 디지털 전치 왜곡 장치.
  6. 디지털 전치 왜곡 방법에 있어서,
    볼테라 커널(Volterra Kernel)의 대각 행렬 성분과 입력 이산신호 간의 교차항(Cross-term)을 고려한 메모리 다항식 모델을 이용하여 전치왜곡 파라미터를 산출하는 단계; 및
    상기 산출한 전치왜곡 파라미터를 이용하여 입력 이산신호를 전치 왜곡시키는 전치 왜곡 단계
    를 포함하는 확장 메모리 다항식을 이용한 디지털 전치 왜곡 방법.
  7. 제 6 항에 있어서,
    상기 전치왜곡시킨 출력신호를 아날로그 신호로 변환하는 단계; 및
    상기 전치왜곡 파라미터 산출에 이용되는 전력증폭기의 출력신호를 디지털 신호로 변환하는 단계
    를 포함하는 확장 메모리 다항식을 이용한 디지털 전치 왜곡 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    하기의 [수학식 B]를 통해 전치왜곡 파라미터를 산출하는 것을 특징으로 하는 확장 메모리 다항식을 이용한 디지털 전치 왜곡 방법.
    [수학식 B]
    Figure 112008056210264-PAT00079
    여기서,
    Figure 112008056210264-PAT00080
    는 가중치로 1~0 사이의 값이며, 'pinv'는 "pseudo inverse" 행렬을 의미하고, e는 에러 벡터를 의미함.
  9. 제 8 항에 있어서,
    상기 전치 왜곡 단계는,
    볼테라 커널의 대각 행렬 성분을 계산하는 제 1 계산단계;
    입력 이산신호 간의 교차항을 계산하되, 상기 입력 이산신호 간의 지연차별 교차항을 계산하는 제 2 계산단계; 및
    상기 제 1 계산단계의 결과와 상기 제 2 계산단계의 결과를 합산하는 단계
    를 포함하는 확장 메모리 다항식을 이용한 디지털 전치 왜곡 방법.
  10. 제 8 항에 있어서,
    상기 전치 왜곡 단계는,
    볼테라 커널의 대각 행렬 성분을 계산하는 제 1 계산단계;
    입력 이산신호 간의 교차항을 계산하되, 각 입력 이산신호를 기준으로 교차항을 계산하는 제 2 계산단계; 및
    상기 제 1 계산단계의 결과와 상기 제 2 계산단계의 결과를 합산하는 단계
    를 포함하는 확장 메모리 다항식을 이용한 디지털 전치 왜곡 방법.
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