KR20100012208A - Method of forming non-volatile memory device - Google Patents

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Abstract

PURPOSE: A method of forming non-volatile memory device is provided to prevent damage in the etching process by planarizing the region of different pattern density. CONSTITUTION: Provided are the semiconductor substrate(102) including the first area and the second part having the low pattern density. The device isolation film is formed in the device isolation region of the semiconductor substrate. The gate insulation film(104) and the first conductive film(106) are formed in the active area. The dielectric film(110) and the second conductive film are formed on the device isolation film and the first conductive film. The second conductive film surface of the first area is etched. The polarization process is enforced on the surface of the second conductive film.

Description

비휘발성 메모리 소자의 제조 방법{Method of forming non-volatile memory device}Method of manufacturing nonvolatile memory device {Method of forming non-volatile memory device}

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 패턴 밀도가 다르게 형성된 두 영역 상에 한꺼번에 형성된 막에 대해 평탄화 공정을 실시하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device including performing a planarization process on a film formed simultaneously on two regions having different pattern densities.

일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다. 플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 특히 이러한 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.이러한 플래시 메모리 소자는 셀의 구조 및 동작조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 나뉜다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.In general, semiconductor memory devices may be classified into volatile memory devices and nonvolatile memory devices. Volatile memory devices, such as Dynamic Random Access Memory (DRAM) and Static Random Access Memory (SRAM), are fast memory inputs and outputs, but lose their stored data when power is lost. In contrast, nonvolatile memory devices are memory devices that retain their stored data even when their power supplies are interrupted. Flash memory devices are a type of nonvolatile memory device that can be programmed and erased (EPROM), and in particular such programs and erased electrically (EEPROM). It is a highly integrated memory device that combines the advantages of Electrically Erasable Programmable Read Only Memory. The program refers to an operation of writing data to a memory cell, and the erasing means an operation of erasing data written to the memory cell. Therefore, it is divided into NOR type flash memory and NAND type flash memory device. In a quinoa flash memory device, the drain of each memory cell transistor is connected to a bit line. Therefore, since it can be programmed and erased for an arbitrary address and its operation speed is high, it is mainly used for applications requiring high speed operation. On the other hand, in the NAND flash memory device, a plurality of memory cell transistors are connected in series to form one string, and one string is connected between the bit line and the common source line. Therefore, since the number of drain contact plugs is relatively small, it is easy to increase the degree of integration, and thus it is mainly used in applications requiring high capacity data storage.

이러한 낸드형 플래시 메모리 소자는 통상적으로 메모리 셀 영역(memory cell region)과 주변 회로 영역(peri region)을 포함한다. 메모리 셀 역은 소스 선택 라인들과 드레인 선택 라인들 및 이들 사이에 형성되는 다수의 워드 라인들을 포함하며, 주변 회로 영역은 셀 영역에 형성된 여러 요소들을 구동하기 위한 다수의 트랜지스터들을 포함할 수 있다.Such NAND flash memory devices typically include a memory cell region and a peripheral circuit region. The memory cell station includes source select lines and drain select lines and a plurality of word lines formed therebetween, and the peripheral circuit region may include a plurality of transistors for driving various elements formed in the cell region.

한편, 메모리 셀 영역에 형성되는 반도체 소자들, 예를 들면 트랜지스터나 소자 분리막 들은 게이트 폭이 좁게 형성되며 이들 사이의 공간도 매우 협소하게 형성되기 때문에, 메모리 셀 영역에는 밀도가 높은 패턴들이 형성된다. 반면에, 주변 회로 영역에 형성되는 반도체 소자들은 게이트 폭이 넓게 형성되며 이들 사이의 공간도 넓게 형성되기 때문에, 주변 회로 영역에는 밀도가 낮은 패턴들이 형성된다. 그런데, 이러한 패턴들은 통상적으로 반도체 기판상에 단차를 형성하기 때문에, 반도체 기판상에 막을 형성하게 되면 막의 표면에는 하부에 형성된 패턴들의 형태가 전사되어 단차가 형성된다. 즉, 셀 영역에 형성되는 막의 표면에는 패턴 밀도가 높은 단차가 형성되고 주변 영역에 형성되는 막의 표면에는 패턴 밀도가 낮은 단차가 형성된다.On the other hand, semiconductor devices, such as transistors or device isolation layers, formed in the memory cell region are formed with a narrow gate width and a very narrow space therebetween, so that high density patterns are formed in the memory cell region. On the other hand, since the semiconductor devices formed in the peripheral circuit region have a wide gate width and a wide space therebetween, low density patterns are formed in the peripheral circuit region. However, since these patterns typically form a step on the semiconductor substrate, when the film is formed on the semiconductor substrate, the patterns of the lower patterns are transferred to the surface of the film to form the step. That is, a step with high pattern density is formed on the surface of the film formed in the cell region, and a step with low pattern density is formed on the surface of the film formed in the peripheral region.

이렇게 막의 표면에 형성된 단차, 특히 서로 다른 패턴 밀도로 형성된 단차는 막의 표면에 대해 실시하는 평탄화 공정시 패턴 밀도가 낮은 영역의 막 표면이 패턴 밀도가 높은 막의 표면보다 더욱 식각되는 디싱(dishing) 현상을 유발하여 막의 표면은 불균일하게 평탄화될 수 있다.The step formed on the surface of the film, in particular, the step formed at a different pattern density, may cause dishing in which the surface of the film having a low pattern density is more etched than the surface of the film having a high pattern density during the planarization process performed on the surface of the film. Causing the surface of the film to be unevenly planarized.

본 발명은 패턴 밀도가 높게 형성되는 영역의 식각 대상막 표면의 일부를 제거한 뒤 식각 대상에 대해 평탄화 공정을 실시함으로써, 식각 대상막 하부에 형성된 패턴들의 밀도가 차이가 나더라도 식각 대상막의 표면을 균일하게 평탄화시킬 수 있다.The present invention removes a portion of the surface of the etching target film in the region where the pattern density is high and then performs a planarization process on the etching target, so that the surface of the etching target film is uniform even if the density of the patterns formed under the etching target film is different. Can be flattened.

본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 제1 영역 및 상기 제1 영역에 비해 형성되는 패턴의 밀도가 낮은 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하고 활성 영역에는 게이트 절연막 및 제1 도전막을 형성하는 단계와, 상기 소자 분리막 및 상기 제1 도전막 상에 유전체막 및 제2 도전막을 형성하는 단계와, 상기 제2 영역의 상기 제2 도전막 상에 식각 마스크막을 형성하는 단계와, 상기 식각 마스크막을 이용한 식각 공정으로 상기 제1 영역의 상기 제2 도전막 표면을 식각하는 단계와, 상기 식각 마스크막을 제거하는 단계 및 상기 제2 도전막 표면에 대해 평탄화 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device, the method including: providing a semiconductor substrate including a first region and a second region having a lower density of a pattern formed than the first region; Forming a device isolation film in a region and forming a gate insulating film and a first conductive film in an active region, forming a dielectric film and a second conductive film on the device isolation film and the first conductive film; Forming an etching mask layer on the second conductive layer, etching the surface of the second conductive layer in the first region by an etching process using the etching mask layer, removing the etching mask layer, and And performing a planarization process on the surface of the second conductive film.

상기 식각 공정은 HBr 가스와 O2 가스를 혼합한 식각 가스를 이용한다. 상기 HBr 가스는 250∼400sccm 으로 공급하고 상기 O2 가스는 5∼20sccm으로 공급한다. 상기 HBr 가스와 상기 O2 가스의 혼합비는 15:1 내지 40:1로 한다. 상기 식각 공정 으로 상기 제1 영역의 상기 제2 도전막 표면은 200∼400Å 제거된다. 상기 식각 공정으로 상기 제2 도전막 표면 중 상기 제1 영역과 상기 제2 영역의 경계 부분에 단차가 형성된다. 상기 소자 분리막 및 상기 제1 도전막 상에 형성된 상기 제2 도전막의 표면은 상기 소자 분리막 및 상기 제1 도전막의 단차로 인하여 요철이 형성된다. 상기 제1 영역은 플래시 메모리 소자의 메모리 셀 영역이고 상기 제2 영역은 플래시 메모리 소자의 주변 회로 영역이다.The etching process uses an etching gas obtained by mixing HBr gas and O 2 gas. The HBr gas is supplied at 250 to 400 sccm and the O 2 gas is supplied at 5 to 20 sccm. The mixing ratio of the HBr gas and the O 2 gas is 15: 1 to 40: 1. In the etching process, the surface of the second conductive film in the first region is removed from 200 to 400 GPa. In the etching process, a step is formed at a boundary between the first region and the second region on the surface of the second conductive layer. Surfaces of the second conductive film formed on the device isolation film and the first conductive film have irregularities due to the step between the device isolation film and the first conductive film. The first area is a memory cell area of a flash memory device and the second area is a peripheral circuit area of a flash memory device.

본 발명의 비휘발성 메모리 소자의 제조 방법에 따르면, 패턴 밀도가 다르게 형성되는 영역 상에 동일한 막을 형성하고 이에 대해 평탄화 공정을 실시하더라도 디싱 현상에 의해 단차가 발생하지 않고 표면을 평탄화시킬 수 있다. 이에 따라 디싱 현상에 의해 더욱 식각되는 영역의 막들이 후속하는 식각 공정을 통해 손상되는 문제점을 해결할 수 있어 더욱 신뢰성있는 비휘발성 메모리 소자의 제조가 가능하다.According to the manufacturing method of the nonvolatile memory device of the present invention, even if the same film is formed on the region where the pattern density is formed differently and the planarization process is performed, the surface can be planarized without a step caused by dishing phenomenon. Accordingly, it is possible to solve the problem that the films in the region that are more etched by the dishing are damaged through the subsequent etching process, thereby manufacturing a more reliable nonvolatile memory device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.

도 1a 내지 도 1g는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1G are cross-sectional views of a device illustrated to explain a method of manufacturing a nonvolatile memory device according to the present invention.

도 1a를 참조하면, 제1 영역(A)과 제2 영역(B)을 포함하는 반도체 기판(102)이 제공된다. 제2 영역(B)은 제1 영역(A)에 비해 형성되는 패턴의 밀도가 낮다. 플래시 메모리 소자의 경우 제1 영역(A)은 메모리 셀 영역이 될 수 있고, 제2 영역(B)은 주변 회로 영역이다. Referring to FIG. 1A, a semiconductor substrate 102 including a first region A and a second region B is provided. The second region B has a lower density of the pattern formed than the first region A. FIG. In the case of a flash memory device, the first region A may be a memory cell region, and the second region B is a peripheral circuit region.

반도체 기판(102) 상에는 게이트 절연막(104)을 형성한다. 플래시 메모리 소자의 경우 제1 영역(A)에 형성되는 게이트 절연막(104)은 터널 절연막이고, 제2 영역(B)에 형성되는 게이트 절연막(104) 중 일부는 제1 영역(A)에 형성되는 게이트 절연막(104)에 비해 두껍게 형성된다. 제2 영역(B)에 형성되는 트랜지스터 중 일부는 제1 영역(A)에 형성되는 트랜지스터에 비해 높은 전압이 인가되기 때문이다. 게이트 절연막(104) 상에는 제1 도전막(106)을 형성한다. 제1 도전막(106)은 폴리 실리콘막으로 형성할 수 있다. 플래시 메모리 소자의 경우 제1 도전막(106)은 플로팅 게이트용 도전막이다.The gate insulating film 104 is formed on the semiconductor substrate 102. In the case of a flash memory device, the gate insulating film 104 formed in the first region A is a tunnel insulating film, and a part of the gate insulating film 104 formed in the second region B is formed in the first region A. It is formed thicker than the gate insulating film 104. This is because some of the transistors formed in the second region B are applied with a higher voltage than the transistors formed in the first region A. FIG. The first conductive film 106 is formed on the gate insulating film 104. The first conductive film 106 may be formed of a polysilicon film. In the case of a flash memory device, the first conductive film 106 is a conductive film for a floating gate.

도 1b를 참조하면, 제1 도전막(106) 상에 반도체 기판(102)의 소자 분리 영역 상부가 오픈되는 식각 마스크 패턴(도시하지 않음)을 형성한다. 그리고, 식각 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 제1 도전막(106)과 게이트 절연막(104)을 식각하고 반도체 기판(102)의 일부를 식각하여, 제1 영역(A)에 제1 트렌치(T1)를 형성하고 제2 영역(B)에 제2 트렌치(T2)를 형성한다. 이때, 제2 영역(B) 중 고전압이 인가되는 트랜지스터가 형성되는 영역의 트렌치는 다른 영역에 형성되는 트렌치보다 더욱 깊게 형성된다. Referring to FIG. 1B, an etch mask pattern (not shown) is formed on the first conductive layer 106 to open an upper portion of the device isolation region of the semiconductor substrate 102. The first conductive layer 106 and the gate insulating layer 104 are etched by etching using a etch mask pattern (not shown), and a part of the semiconductor substrate 102 is etched to form a first region A. The first trenches T1 are formed and the second trenches T2 are formed in the second region B. FIG. At this time, the trench in the region where the transistor to which the high voltage is applied is formed in the second region B is formed deeper than the trench formed in the other region.

그리고, 제1 트렌치(T1)와 제2 트렌치(T2)에 절연 물질을 채워서 반도체 기판(102)의 소자 분리 영역에 소자 분리막(108)을 형성한다. 이로써, 게이트 절연막(104) 및 제1 도전막(106)이 형성된 활성 영역은 소자 분리막(108)으로 한정된다. 이때, 제2 영역(B)에 비해 제1 영역(A)에 더욱 조밀하게 소자 분리막(108)이 형성된다. 이후에, 식각 마스크 패턴(도시하지 않음)을 제거한다.The isolation layer 108 is formed in the isolation region of the semiconductor substrate 102 by filling an insulating material in the first trenches T1 and the second trenches T2. As a result, the active region in which the gate insulating film 104 and the first conductive film 106 are formed is limited to the device isolation film 108. In this case, the device isolation layer 108 is formed more densely in the first region A than in the second region B. Thereafter, the etching mask pattern (not shown) is removed.

도 1c를 참조하면, 소자 분리막(108)을 포함하는 제1 도전막(106) 상에 유전체막(110)을 형성한다. 유전체막(110)은 플래시 메모리 소자에서 플로팅 게이트와 콘트롤 게이트 사이를 절연시킨다. 유전체막(110)은 하부에 형성된 제1 도전막(106) 및 소자 분리막(108)의 단차가 유지될 수 있는 두께로 형성한다. 그리고, 유전체막(110) 상에 캡핑 폴리막(112)을 형성한다. 캡핑 폴리막(112)은 유전체막(110)을 식각할 때 유전체막(110)을 보호하는 역할을 한다. 캡핑 폴리막(112)의 표면은 하부에 형성된 패턴들의 단차로 인하여 요철이 형성된다. 캡핑 폴리막(112) 표면의 요철은 제1 영역(A)이 제2 영역(B)보다 더욱 조밀하게 형성된다.Referring to FIG. 1C, the dielectric film 110 is formed on the first conductive film 106 including the device isolation film 108. The dielectric layer 110 insulates between the floating gate and the control gate in the flash memory device. The dielectric film 110 is formed to a thickness such that the level difference between the first conductive film 106 and the device isolation film 108 formed thereunder can be maintained. The capping poly film 112 is formed on the dielectric film 110. The capping poly film 112 serves to protect the dielectric film 110 when the dielectric film 110 is etched. Unevenness is formed on the surface of the capping poly film 112 due to the step difference between the patterns formed at the bottom. As for the unevenness of the capping poly film 112, the first region A is formed more densely than the second region B.

이후에, 플래시 메모리 소자의 경우, 도면에는 도시되지 않았지만, 제1 영역(A)에 형성된 드레인 선택 라인 또는 소스 선택 라인의 캡핑 폴리막(112) 또는 유전체막(110)의 일부를 제거하는 공정을 추가로 실시할 수 있다.Subsequently, in the case of a flash memory device, a process of removing a portion of the capping poly film 112 or the dielectric film 110 of the drain select line or the source select line formed in the first region A may be removed. It can be carried out additionally.

도 1d를 참조하면, 캡핑 폴리막(112) 상에 제2 도전막(114)을 형성한다. 제2 도전막(114)은 폴리 실리콘막으로 형성할 수 있다. 플래시 메모리 소자의 경우 제2 도전막(114)과 캡필 폴리막(112)이 합체되어 콘트롤 게이트가 된다. 이때. 제2 도전막(114)의 표면은 하부에 형성된 캡핑 폴리막(112)의 표면의 형상으로 인하여 요철이 형성된다. 제2 도전막(114) 표면의 요철은 제1 영역(A)이 제2 영역(B)보다 더욱 조밀하게 형성된다.Referring to FIG. 1D, a second conductive film 114 is formed on the capping poly film 112. The second conductive film 114 may be formed of a polysilicon film. In the case of a flash memory device, the second conductive layer 114 and the capped poly layer 112 are combined to form a control gate. At this time. Unevenness is formed on the surface of the second conductive film 114 due to the shape of the surface of the capping poly film 112 formed below. As for the unevenness of the surface of the second conductive film 114, the first region A is formed more densely than the second region B.

이후에, 제2 도전막(114)의 표면에 대해 직접 평탄화 공정을 실시하면 제2 도전막(114)의 표면에 형성된 요철로 인하여 제1 영역(A)과 제2 영역(B)에서 각각 제거되는 제2 도전막(114) 표면의 두께가 차이가 난다. 즉, 제1 영역(A)은 제2 영역(B)에 비해 제2 도전막(114) 표면에 형성된 요철이 조밀하게 형성되기 때문에, 디싱 현상으로 인하여 제1 영역(A)은 제2 영역(B)에 비해 제2 도전막(114)의 표면이 덜 제거된다. 이와 같이 제2 도전막(114)이 제거되는 양이 달라지면 경계 부분에서 단차가 발생하게 되고, 이는 후속하는 제2 도전막(114) 상에 형성되는 적층막들에 전사되어 후속하는 식각 공정에서 균일한 게이트 패턴을 형성하는 것이 어렵게 된다. 또한, 디싱 현상을 방지하고자 평탄화 공정을 대신에 에치백(etch back) 공정을 실시하면, 제2 도전막(114)의 표면을 평탄화시키는 것이 어려울 뿐만 아니 라 에치백 공정 중에 흄(fume) 등의 결함이 발생하여 후속하는 게이트 패턴 식각 공정시 결함 요소로 작용할 수 있다.Subsequently, when the planarization process is directly performed on the surface of the second conductive film 114, the first conductive layer 114 is removed from the first region A and the second region B due to the irregularities formed on the surface of the second conductive film 114. The thickness of the surface of the second conductive film 114 is different. That is, since the irregularities formed on the surface of the second conductive film 114 are denser than the second region B in the first region A, the first region A is the second region ( Compared with B), the surface of the second conductive film 114 is less removed. As such, when the amount of removal of the second conductive film 114 is changed, a step is generated at the boundary portion, which is transferred to the subsequent laminated films formed on the second conductive film 114 and is uniform in the subsequent etching process. It is difficult to form one gate pattern. In addition, if an etch back process is performed instead of the planarization process to prevent dishing, it is not only difficult to planarize the surface of the second conductive layer 114, but also to prevent fumes, etc., during the etch back process. Defects may occur and act as defect elements in subsequent gate pattern etching processes.

이에, 본 발명은 평탄화 공정시 제1 영역(B)보다 덜 제거되는 제1 영역(A)의 제2 도전막(114)의 표면의 일부를 미리 제거한 뒤 평탄화 공정을 실시하는데, 이를 하기에서 더욱 상세하게 설명한다.Accordingly, the present invention removes a part of the surface of the second conductive film 114 of the first region A which is less removed than the first region B during the planarization process, and then performs the planarization process. It demonstrates in detail.

도 1e를 참조하면, 제2 영역(B)의 제2 도전막(114) 표면에 식각 마스크막(116)을 형성한다. 즉, 식각 마스크막(116)은 제1 영역(A)의 제2 도전막(114)을 오픈시킨다. 식각 마스크막(116)은 포토 레지스트막으로 형성할 수 있으며, I-Line 포토 장비로 형성할 수 있다.Referring to FIG. 1E, an etching mask layer 116 is formed on the surface of the second conductive layer 114 in the second region B. Referring to FIG. That is, the etching mask layer 116 opens the second conductive layer 114 in the first region A. FIG. The etching mask layer 116 may be formed of a photoresist layer, and may be formed of I-Line photo equipment.

도 1f를 참조하면, 식각 마스크막(116)을 이용한 식각 공정으로 제1 영역(A)의 제2 도전막(114) 표면을 일부 제거한다. 이로써, 제1 영역(A)과 제2 영역(B)의 경계부분의 제2 도전막(114)의 표면에 200∼400Å 높이의 단차가 형성된다. 이러한 식각 공정은 HBr 가스와 O2 가스를 혼합한 식각 가스를 이용하여 실시한다. 이때, HBr 가스는 250∼400sccm 으로 공급하고 O2 가스는 5∼20sccm으로 공급한다. 그리고 HBr 가스와 O2 가스의 혼합비는 15:1 내지 40:1로 한다. 이후에 식각 마스크막(116)을 제거한다.Referring to FIG. 1F, a portion of the surface of the second conductive layer 114 in the first region A is partially removed by an etching process using the etching mask layer 116. As a result, a step of 200 to 400 mm in height is formed on the surface of the second conductive film 114 at the boundary between the first area A and the second area B. FIG. This etching process is performed using an etching gas mixed with HBr gas and O 2 gas. At this time, HBr gas is supplied at 250 to 400 sccm and O 2 gas is supplied at 5 to 20 sccm. And the mixing ratio of HBr gas and O 2 gas is 15: 1 to 40: 1. Thereafter, the etching mask layer 116 is removed.

도 1g를 참조하면, 제2 도전막(114)에 대해 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시한다. 이때, 전술한 공정에서 제1 영역(A)의 제2 도전막(114) 표면의 일부를 미리 제거했기 때문에, 디 싱 현상이 발생하더라도 제2 도전막(114)의 표면은 제1 영역(A)과 제2 영역(B)의 단차가 100Å 이하로 발생하여 평탄화될 수 있다.Referring to FIG. 1G, a planarization process, such as a chemical mechanical polishing (CMP) method, is performed on the second conductive layer 114. In this case, since a part of the surface of the second conductive film 114 of the first region A is removed in advance in the above-described process, even if dishing occurs, the surface of the second conductive film 114 may be formed in the first region A. FIG. ) And the second region B may be less than or equal to 100 μs to be flattened.

도 1a 내지 도 1g는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1G are cross-sectional views of a device illustrated to explain a method of manufacturing a nonvolatile memory device according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 게이트 절연막102 semiconductor substrate 104 gate insulating film

106 : 제1 도전막 108 : 소자 분리막106: first conductive film 108: device isolation film

110 : 유전체막 112 : 캡핑 폴리막110 dielectric film 112 capping poly film

114 : 제2 도전막 116 : 식각 마스크막114: second conductive film 116: etching mask film

Claims (8)

제1 영역 및 상기 제1 영역에 비해 형성되는 패턴의 밀도가 낮은 제2 영역을 포함하는 반도체 기판이 제공되는 단계;Providing a semiconductor substrate comprising a first region and a second region having a lower density of a pattern formed than the first region; 상기 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하고 활성 영역에는 게이트 절연막 및 제1 도전막을 형성하는 단계; Forming an isolation layer in the isolation region of the semiconductor substrate and forming a gate insulating film and a first conductive layer in the active region; 상기 소자 분리막 및 상기 제1 도전막 상에 유전체막 및 제2 도전막을 형성하는 단계;Forming a dielectric film and a second conductive film on the device isolation layer and the first conductive film; 상기 제2 영역의 상기 제2 도전막 상에 식각 마스크막을 형성하는 단계;Forming an etching mask layer on the second conductive layer in the second region; 상기 식각 마스크막을 이용한 식각 공정으로 상기 제1 영역의 상기 제2 도전막 표면을 식각하는 단계;Etching the surface of the second conductive layer in the first region by an etching process using the etching mask layer; 상기 식각 마스크막을 제거하는 단계; 및Removing the etching mask layer; And 상기 제2 도전막 표면에 대해 평탄화 공정을 실시하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.And performing a planarization process on the surface of the second conductive film. 제2항에 있어서,The method of claim 2, 상기 식각 공정은 HBr 가스와 O2 가스를 혼합한 식각 가스를 이용하는 비휘발성 메모리 소자의 제조 방법.The etching process is a method of manufacturing a non-volatile memory device using an etching gas mixed with HBr gas and O 2 gas. 제2항에 있어서,The method of claim 2, 상기 HBr 가스는 250∼400sccm 으로 공급하고 상기 O2 가스는 5∼20sccm으로 공급하여 실시하는 비휘발성 메모리 소자의 제조 방법.The HBr gas is supplied at 250 to 400 sccm and the O 2 gas is supplied at 5 to 20 sccm. 제2항에 있어서,The method of claim 2, 상기 HBr 가스와 상기 O2 가스의 혼합비는 15:1 내지 40:1로 하는 비휘발성 메모리 소자의 제조 방법.The mixing ratio of the HBr gas and the O 2 gas is 15: 1 to 40: 1 manufacturing method of a nonvolatile memory device. 제1항에 있어서,The method of claim 1, 상기 식각 공정으로 상기 제1 영역의 상기 제2 도전막 표면은 200∼400Å 제거되는 비휘발성 메모리 소자의 제조 방법.And a surface of the second conductive film in the first region is removed by 200 to 400 microseconds by the etching process. 제1항에 있어서,The method of claim 1, 상기 식각 공정으로 상기 제2 도전막 표면 중 상기 제1 영역과 상기 제2 영 역의 경계 부분에 단차가 형성되는 비휘발성 메모리 소자의 제조 방법.And a step is formed at a boundary between the first region and the second region of the surface of the second conductive layer by the etching process. 제1항에 있어서,The method of claim 1, 상기 소자 분리막 및 상기 제1 도전막 상에 형성된 상기 제2 도전막의 표면은 상기 소자 분리막 및 상기 제1 도전막의 단차로 인하여 요철이 형성되는 비휘발성 메모리 소자의 제조 방법.The surface of the second conductive film formed on the device isolation film and the first conductive film is a method of manufacturing a nonvolatile memory device is formed by the irregularities due to the step between the device isolation film and the first conductive film. 제1항에 있어서,The method of claim 1, 상기 제1 영역은 플래시 메모리 소자의 메모리 셀 영역이고 상기 제2 영역은 플래시 메모리 소자의 주변 회로 영역인 비휘발성 메모리 소자의 제조 방법.And the first area is a memory cell area of a flash memory device and the second area is a peripheral circuit area of a flash memory device.
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KR20190084532A (en) * 2018-01-08 2019-07-17 삼성전자주식회사 Semiconductor devices and method for fabricating the same

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