KR20100010814A - Method for fabricating non-volatile random access memory - Google Patents

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Abstract

PURPOSE: A method for fabricating non-volatile random access memory is provided to increase the surface of a floating gate by forming a polysilicon layer of a concavo-convex shape. CONSTITUTION: A tunnel insulating layer(12) is formed on a substrate(11). A polysilicon layer(13) of a concavo-convex shape is formed on the tunnel insulating layer. A mask pattern is formed on a polysilicon layer. A trench is formed by etching a polysilicon layer, a tunnel insulating layer, and a substrate with a mask pattern as an etch barrier. An insulating layer filling in the trench is formed. The insulating layer is planarized until the surface of the polysilicon layer is revealed. A part of the insulating layer is recessed.

Description

비휘발성 메모리 소자의 제조방법{METHOD FOR FABRICATING NON-VOLATILE RANDOM ACCESS MEMORY}Manufacturing method of nonvolatile memory device {METHOD FOR FABRICATING NON-VOLATILE RANDOM ACCESS MEMORY}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method of manufacturing a nonvolatile memory device.

비휘발성 메모리 소자에서 정보를 저장하기 위해 소자별로 각기 고립된 플로팅 게이트가 필수적이며 통상, 고립된 플로팅 게이트는 소자분리막 사이에 제1 및 제2폴리실리콘막을 적층시켜 형성하였다. 이때, 제2폴리실리콘막은 셀의 커플링 비(Coupling Ratio)를 고려하여 두껍게 형성해야 한다. 하지만, 제2폴리실리콘막을 두껍게 형성하면 패터닝 공정시 식각 두께가 증가하게 되고, 폴리실리콘이 잔류하게 되어 소자의 동작에 악영향을 미치게 되는 문제가 발생한다. 이를 해결하기 위해서는, 제2폴리실리콘막의 두께를 줄이는 것이 유리하지만, 앞서 설명한 셀의 커플링 비의 문제로 인해 그 또한 어려운 문제점이 발생한다. In order to store information in a nonvolatile memory device, an isolated floating gate is essential for each device. In general, an isolated floating gate is formed by stacking first and second polysilicon layers between device isolation layers. In this case, the second polysilicon film should be formed thicker in consideration of the coupling ratio of the cell. However, if the second polysilicon film is formed thick, the etching thickness increases during the patterning process, and the polysilicon remains, which adversely affects the operation of the device. In order to solve this problem, it is advantageous to reduce the thickness of the second polysilicon film, but the problem also arises due to the problem of the coupling ratio of the cell described above.

상술한 문제를 해결하기 위해 플로팅 게이트의 1차 패터닝과 트렌치 형성을 한 번에 구현하는 ASA-STI(Advanced Self-Aligned Shallow Trench Isolation) 공정이 사용되고 있다. 이와 같은 공정으로 인해 플로팅 게이트와 소자분리영역 간의 오버랩(Overlap) 문제는 해결되지만, 플로팅 게이트의 폴리실리콘막의 크기는 소자분리영역에 의해 결정되기 때문에 플로팅게이트의 표면적이 제한된다. 이로 인해, 셀의 커플링 비가 작아지고, 커플링 비가 작아짐에 따라 PGM 속도에 한계가 있다.In order to solve the above problem, an Advanced Self-Aligned Shallow Trench Isolation (ASA-STI) process for implementing primary patterning and trench formation of the floating gate at once is used. This process solves the overlap problem between the floating gate and the device isolation region, but the surface area of the floating gate is limited because the size of the polysilicon film of the floating gate is determined by the device isolation region. For this reason, as the coupling ratio of the cell becomes small and the coupling ratio becomes small, the PGM speed is limited.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플로팅 게이트의 표면적 증가시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a nonvolatile memory device capable of increasing the surface area of a floating gate.

상기 목적을 달성하기 위한 본 발명의 비휘발성 메모리 소자의 제조방법은 기판 상에 터널절연막을 형성하는 단계; 상기 터널절연막 상에 표면이 오목볼록한 모양을 갖는 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각장벽으로 상기 폴리실리콘막, 터널절연막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하는 절연막을 형성하는 단계; 상기 폴리실리콘막의 표면이 드러나는 타겟으로 상기 절연막을 평탄화하는 단계; 상기 절연막의 일부를 리세스 시키는 단계를 포함하는 것을 특징으로 한다.Method of manufacturing a nonvolatile memory device of the present invention for achieving the above object comprises the steps of forming a tunnel insulating film on a substrate; Forming a polysilicon film having a concave-convex surface on the tunnel insulating film; Forming a mask pattern on the polysilicon film; Forming a trench by etching the polysilicon layer, the tunnel insulation layer and the substrate using the mask pattern as an etch barrier; Forming an insulating film filling the trench; Planarizing the insulating film with a target on which the surface of the polysilicon film is exposed; And recessing a portion of the insulating film.

특히, 상기 폴리실리콘막은 620℃∼650℃의 온도에서 형성하는 것을 특징으로 한다.In particular, the polysilicon film is formed at a temperature of 620 ℃ to 650 ℃.

또한, 상기 트렌치를 형성하는 단계에서, 상기 폴리실리콘막 및 기판의 식각은 실리콘을 식각하기 위한 가스를 포함하고, 상기 실리콘을 식각하기 위한 가스는 HBr, Cl2, HBr/Cl2/O2의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함하는 것을 특징으로 한다. In the forming of the trench, etching of the polysilicon layer and the substrate may include a gas for etching silicon, and the gas for etching silicon may include HBr, Cl 2 , and HBr / Cl 2 / O 2 . It characterized in that it comprises any one or a mixed gas selected from the group consisting of a mixed gas.

또한, 상기 트렌치를 형성하는 단계에서, 상기 터널절연막의 식각은 산화막을 식각하기 위한 가스를 포함하고, 상기 산화막을 식각하기 위한 가스로는 SF6, NF3, CF4/O2의 혼합가스, CF4, CF4/H2의 혼합가스, CHF3/O2의 혼합가스, C2F6, C3F8 및 CHF3/C4F8/CO의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함하는 것을 특징으로 한다.In the forming of the trench, the etching of the tunnel insulating layer may include a gas for etching an oxide layer, and the gas for etching the oxide layer may include a mixture of SF 6 , NF 3 , CF 4 / O 2 , CF 4 , a mixed gas of CF 4 / H 2 , a mixed gas of CHF 3 / O 2 , a mixed gas of C 2 F 6 , C 3 F 8 and CHF 3 / C 4 F 8 / CO It characterized by including a single or mixed gas.

또한, 상기 절연막은 산화막을 포함하는 것을 특징으로 한다.In addition, the insulating film is characterized in that it comprises an oxide film.

또한, 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막, OSG(Organo Silicate Glass)막 및 SOD(Spin On Dielectric)막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 적어도 2층 이상 적층된 적층막을 포함하는 것을 특징으로 한다.In addition, the oxide film may be an HDP (High Density Plasma) oxide film, a BPSG (Boron Phosphorus Silicate Glass) film, a PSG (Phosphorus Silicate Glass) film, a BSG (Boron Silicate Glass) film, a TEOS (Tetra Ethyle Ortho Silicate) film, a USG (Un- Doped Silicate Glass (FSG), Fluorinated Silicate Glass (FSG) Film, Carbon Doped Oxide (CDO) Film, Organic Silicate Glass (OSG) Film and Spin On Dielectric (SOD) Film It is characterized in that it comprises a laminated film.

또한, 상기 평탄화하는 단계는, 화학적기계적연마 또는 에치백 공정으로 진행하는 것을 특징으로 한다.In addition, the planarization may be performed by chemical mechanical polishing or etch back process.

상술한 본 발명에 의한 비휘발성 메모리 소자의 제조방법은 표면이 오목볼록한 모양을 갖는 폴리실리콘막을 형성함으로써 플로팅 게이트의 표면적을 증가시킬 수 있는 효과가 있다. The method for manufacturing a nonvolatile memory device according to the present invention described above has the effect of increasing the surface area of the floating gate by forming a polysilicon film having a concave surface.

또한, 플로팅 게이트의 표면적 증가로 비휘발성 메모리 소자의 커플링 비를 증가시킬 수 있는 효과가 있다.In addition, an increase in the surface area of the floating gate may increase the coupling ratio of the nonvolatile memory device.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 1a 내지 도 1f는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.

도 1a에 도시된 바와 같이, 기판(11) 상에 터널절연막(12)을 형성한다. 기판(11)은 비휘발성 메모리 소자를 형성하기 위한 반도체 기판일 수 있다. As shown in FIG. 1A, a tunnel insulating film 12 is formed on the substrate 11. The substrate 11 may be a semiconductor substrate for forming a nonvolatile memory device.

터널절연막(12)은 절연역할 및 메모리 셀의 프로그램과 소거시 F-N 터널링을 위한 것으로, 산화막으로 형성할 수 있다. The tunnel insulating layer 12 is an insulating layer and is used for F-N tunneling during programming and erasing of the memory cell, and may be formed of an oxide layer.

이어서, 터널절연막(12) 상에 표면이 오목볼록한 모양을 갖는 폴리실리콘막(13)을 형성한다. 폴리실리콘막(13)의 표면이 오목볼록한 모양을 갖도록 하기 위해 620℃∼650℃의 고온에서 폴리실리콘막(13)을 형성한다. 이는, 620℃보다 낮은 온도로 형성하는 경우는 균일하면서 작은 오목볼록한 모양이 형성되지 않고, 650℃ 보다 고온에서 형성하는 경우는 폴리실리콘막(13)의 결정립이 과도하게 커지는 문제점이 있기 때문이다. 온도에 따른 폴리실리콘막(13)의 표면은 후속 도 2a 및 도 2b에서 자세히 설명하기로 한다. Subsequently, a polysilicon film 13 having a concave-convex surface is formed on the tunnel insulating film 12. In order to make the surface of the polysilicon film 13 have a concave convex shape, the polysilicon film 13 is formed at the high temperature of 620 degreeC-650 degreeC. This is because a uniform and small concave convex shape is not formed when formed at a temperature lower than 620 ° C, and when formed at a temperature higher than 650 ° C, there is a problem that crystal grains of the polysilicon film 13 become excessively large. The surface of the polysilicon film 13 according to temperature will be described in detail later in FIGS. 2A and 2B.

위와 같이, 오목볼록한 모양을 갖는 폴리실리콘막(13)을 형성하면 폴리실리콘막(13)의 표면적이 증가하여 후속 컨트롤게이트(Control Gate)의 저장용량을 증가시킬 수 있으며, 최종적으로 커플링비(Coupling Ratio)가 증가된다. As described above, when the polysilicon film 13 having the concave convex shape is formed, the surface area of the polysilicon film 13 is increased to increase the storage capacity of the subsequent control gate, and finally, the coupling ratio (Coupling) Ratio is increased.

특히, 620℃∼650℃의 온도에서 형성된 폴리실리콘막(13)은 오목볼록한 모양의 크기(Size)가 작기 때문에 후속 식각 공정시 식각타겟(Etch Target) 및 평탄화 공정에 영향을 주지 않는다.In particular, since the polysilicon film 13 formed at a temperature of 620 ° C to 650 ° C has a small concave convex shape, the polysilicon film 13 does not affect the etching target and the planarization process in the subsequent etching process.

도 2a 및 도 2b는 온도에 따른 폴리실리콘의 표면을 비교하기 위한 사진이다.2A and 2B are photographs for comparing the surfaces of polysilicon according to temperature.

도 2a에 도시된 바와 같이, 530℃의 온도에서 형성된 폴리실리콘막의 경우 크고 불균일하게 표면이 형성되며, 오목볼록한 모양이 형성되는 부분이 지극히 한정된 것을 알 수 있다. As shown in FIG. 2A, in the case of the polysilicon film formed at a temperature of 530 ° C., a large and non-uniform surface is formed, and a part of which a concave convex shape is formed is extremely limited.

이에 반해, 도 2b에 도시된 바와 같이, 620℃의 온도에서 형성된 폴리실리콘막은 그 표면에 균일하고 작은 엠보싱(Embossing)과 같은 오목볼록한 모양이 형성되어 있는 것을 알 수 있다. On the contrary, as shown in FIG. 2B, the polysilicon film formed at a temperature of 620 ° C. has a concave and convex shape such as embossing formed on the surface thereof.

위와 같이, 균일하고 작은 오목볼록한 모양은 폴리실리콘막의 표면적을 증가시키며, 또한 후속 식각 공정시 식각타겟(Etch Target) 및 평탄화 공정에 영향을 주지 않는다.As described above, the uniform and small convex shape increases the surface area of the polysilicon film and does not affect the etching target and the planarization process in the subsequent etching process.

도 1b에 도시된 바와 같이, 폴리실리콘막(13) 상에 하드마스크막(14)을 형성한다. 하드마스크막(14)은 절연특성을 갖는 물질로 형성할 수 있다. 절연특성을 갖는 물질로는 예컨대, 산화막, 질화막, 산화질화막 및 비정질카본으로 이루어진 그룹 중에서 선택된 어느 하나 또는 이들의 적층막을 포함할 수 있다. 바람직하게는, 버퍼산화막과 질화막의 적층구조로 형성하며 특히, 질화막은 후속 평탄화공정에서 식각정지막으로 사용된다. As shown in FIG. 1B, a hard mask film 14 is formed on the polysilicon film 13. The hard mask layer 14 may be formed of a material having insulating properties. The material having an insulating property may include, for example, any one selected from the group consisting of an oxide film, a nitride film, an oxynitride film, and an amorphous carbon, or a laminated film thereof. Preferably, the buffer oxide film and the nitride film are formed in a stacked structure. In particular, the nitride film is used as an etch stop film in a subsequent planarization process.

이어서, 하드마스크막(14) 상에 감광막패턴(15)을 형성한다. 감광막패턴(15)은 하드마스크막(14) 상에 감광막을 코팅(Coating)하고 노광 및 현상으로 소자분리영역이 오픈되도록 패터닝하여 형성할 수 있다.Subsequently, the photosensitive film pattern 15 is formed on the hard mask film 14. The photoresist pattern 15 may be formed by coating a photoresist on the hard mask layer 14 and patterning the device isolation region to be opened by exposure and development.

도 1c에 도시된 바와 같이, 감광막패턴(15)을 식각장벽으로 하드마스크막(14)을 식각하여 하드마스크패턴(14A)을 형성한다. As shown in FIG. 1C, the hard mask layer 14 is etched using the photoresist layer pattern 15 as an etch barrier to form a hard mask pattern 14A.

하드마스크막(14)이 버퍼산화막과 질화막의 적층구조로 형성된 경우, 질화막을 식각하기 위한 가스와 산화막을 식각하기 위한 가스를 사용하여 식각을 진행할 수 있다. 예컨대, 질화막을 식각하기 위한 가스로는 CF4/O2의 혼합가스, CF4/H2의 혼합가스, CHF3/O2의 혼합가스 및 CH2F2로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함할 수 있다. 또한, 산화막을 식각하기 위한 가스로는 SF6, NF3, CF4/O2의 혼합가스, CF4, CF4/H2의 혼합가스, CHF3/O2의 혼합가스, C2F6, C3F8 및 CHF3/C4F8/CO의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함할 수 있다. When the hard mask film 14 is formed in a stacked structure of a buffer oxide film and a nitride film, etching may be performed using a gas for etching the nitride film and a gas for etching the oxide film. For example, the gas for etching the nitride film may be any one selected from the group consisting of a mixed gas of CF 4 / O 2 , a mixed gas of CF 4 / H 2 , a mixed gas of CHF 3 / O 2 , and CH 2 F 2 , or It may include a mixed gas. In addition, gases for etching the oxide film include SF 6 , NF 3 , a mixed gas of CF 4 / O 2 , a mixed gas of CF 4 , CF 4 / H 2 , a mixed gas of CHF 3 / O 2 , C 2 F 6 , It may include any one or a mixed gas selected from the group consisting of a mixture of C 3 F 8 and CHF 3 / C 4 F 8 / CO.

이어서, 감광막패턴(15)을 제거한다. 감광막패턴(15)은 건식식각으로 제거할 수 있고, 건식식각은 산소스트립을 포함할 수 있다.Next, the photosensitive film pattern 15 is removed. The photoresist pattern 15 may be removed by dry etching, and the dry etching may include an oxygen strip.

이어서, 하드마스크패턴(14A)을 식각장벽으로 폴리실리콘막(13), 터널절연막(12) 및 기판(11)을 차례로 식각하여 트렌치(16)를 형성한다. 특히, 트렌치(16)는 ASA-STI(Advanced Self-Aligned Shallow Trench Isolation) 공정으로 형성하는 것이 바람직하다. Next, the trench 16 is formed by sequentially etching the polysilicon layer 13, the tunnel insulation layer 12, and the substrate 11 using the hard mask pattern 14A as an etch barrier. In particular, the trench 16 is preferably formed by an ASA-STI (Advanced Self-Aligned Shallow Trench Isolation) process.

폴리실리콘막(13) 및 기판(11)은 실리콘을 식각하기 위한 가스로 식각할 수 있으며, 터널절연막(12)은 산화막을 식각하기 위한 가스로 식각할 수 있다. 산화막을 식각하기 위한 가스로는 SF6, NF3, CF4/O2의 혼합가스, CF4, CF4/H2의 혼합가스, CHF3/O2의 혼합가스, C2F6, C3F8 및 CHF3/C4F8/CO의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함할 수 있다. 실리콘을 식각하기 위한 가스로는 CF4, CF4/H2의 혼합가스, CF4/O2의 혼합가스, SF6, HBr, Cl2, HBr/Cl2/O2의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함할 수 있다. 본 발명에서는 폴리실리콘막(13) 식각시 산화막과 선택비를 갖는 HBr, Cl2, HBr/Cl2/O2의 혼합가스 중에서 선택된 어느 하나의 단독 또는 혼합가스를 사용하여 진행하는 것이 바람직하다.The polysilicon layer 13 and the substrate 11 may be etched with a gas for etching silicon, and the tunnel insulation layer 12 may be etched with a gas for etching the oxide film. Gases for etching the oxide film include SF 6 , NF 3 , CF 4 / O 2 mixed gas, CF 4 , CF 4 / H 2 mixed gas, CHF 3 / O 2 mixed gas, C 2 F 6 , C 3 It may include any one or a mixed gas selected from the group consisting of a mixed gas of F 8 and CHF 3 / C 4 F 8 / CO. Gas for etching silicon is selected from the group consisting of CF 4 , CF 4 / H 2 mixed gas, CF 4 / O 2 mixed gas, SF 6 , HBr, Cl 2 , HBr / Cl 2 / O 2 It may include any one selected or mixed gas. In the present invention, when the polysilicon film 13 is etched, it is preferable to proceed by using any one selected from a mixed gas of HBr, Cl 2 and HBr / Cl 2 / O 2 having an oxide film and a selectivity.

이하, 식각된 폴리실리콘막(13)을 '플로팅게이트(13A, Floating Gate)'이라고 하고, 터널절연막(12)을 '터널절연막패턴(12A)'이라고 한다.Hereinafter, the etched polysilicon film 13 is referred to as a 'floating gate 13A' and the tunnel insulation film 12 is referred to as a 'tunnel insulation film pattern 12A'.

도 1d에 도시된 바와 같이, 트렌치(14)를 매립하면서 하드마스크패턴(15A)의 표면과 동일한 높이를 갖는 소자분리막(17)을 형성한다. As shown in FIG. 1D, the device isolation layer 17 having the same height as the surface of the hard mask pattern 15A is formed while filling the trench 14.

자세히 설명하면, 트렌치(14)가 모두 매립되도록 트렌치(16)를 포함하는 하드마스크패턴(15A) 상에 절연막을 형성한 후, 하드마스크패턴(15A)의 표면이 드러나는 타겟으로 평탄화하여 하드마스크패턴(15A)의 표면과 동일한 높이를 갖는 소자분리막(17)을 형성한다. In detail, an insulating film is formed on the hard mask pattern 15A including the trench 16 so that all of the trenches 14 are filled, and then the surface of the hard mask pattern 15A is flattened to a target that exposes the hard mask pattern. An element isolation film 17 having the same height as the surface of 15A is formed.

절연막은 산화막으로 형성할 수 있다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다. 본 발명의 실시예에서는 HDP(High Density Plasma) 산화막 또는 SOD막과 HDP산화막의 적층구조를 사용하는 것이 바람직하다. The insulating film can be formed of an oxide film. The oxide film is HDP (High Density Plasma) oxide film, BPSG (Boron Phosphorus Silicate Glass) film, PSG (Phosphorus Silicate Glass) film, BSG (Boron Silicate Glass) film, TEOS (Tetra Ethyle Ortho Silicate) film, USG (Un-doped Silicate) film Glass (FSG), Fluorinated Silicate Glass (FSG) film, Carbon Doped Oxide (CDO) film, and Organic Silicate Glass (OSG) film, or any one selected from the group consisting of a laminated film of at least two or more layers can be formed have. Alternatively, the film may be formed by a spin coating method such as a spin on dielectric (SOD) film. In an embodiment of the present invention, it is preferable to use a high density plasma (HDP) oxide film or a stacked structure of an SOD film and an HDP oxide film.

이때, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 또는 에치백(Etch Back) 공정으로 진행할 수 있다.In this case, the planarization may be performed by chemical mechanical polishing or etching back.

도 1e에 도시된 바와 같이, 하드마스크패턴(15A)을 제거한다. 따라서, 소자분리막(17)은 플로팅게이트(13A)보다 돌출된 형태로 잔류하고, 플로팅게이트(13A)의 오목볼록한 표면이 드러난다. As shown in FIG. 1E, the hard mask pattern 15A is removed. Accordingly, the device isolation layer 17 remains in a protruding shape than the floating gate 13A, and the concave and convex surface of the floating gate 13A is exposed.

도 1f에 도시된 바와 같이, 소자분리막(17)이 플로팅게이트(13A)의 표면보다 낮은 높이를 갖도록 리세스(Recess) 시킨다. 이는, 플로팅게이트(13A)의 표면적을 더욱 확장시켜 후속 유전체막과 접촉면적을 증가시키기 위한 것이다. 소자분리막(17)이 산화막인 경우 습식세정공정을 통해 리세스시킬 수 있다. 습식세정공정은 BOE(Buffered Oxide Etchant) 또는 Hf로 진행할 수 있다. As shown in FIG. 1F, the device isolation layer 17 is recessed to have a height lower than that of the floating gate 13A. This is to further extend the surface area of the floating gate 13A to increase the contact area with the subsequent dielectric film. When the device isolation layer 17 is an oxide layer, the device isolation layer 17 may be recessed through a wet cleaning process. The wet cleaning process can be carried out with BOE (Buffered Oxide Etchant) or Hf.

후속 공정으로, 소자분리막패턴(17A) 및 플로팅게이트(13A)을 포함하는 전체 구조 상에 유전체막 및 컨트롤 게이트를 형성하여 메모리 셀을 형성할 수 있다. In a subsequent process, a dielectric film and a control gate may be formed on the entire structure including the device isolation layer pattern 17A and the floating gate 13A to form a memory cell.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정 단면도,1A to 1F are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention;

도 2a 및 도 2b는 비교예와 본 발명의 실시예를 비교하기 위한 사진.2a and 2b is a photograph for comparing the comparative example and the embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : 기판 12 : 터널절연막11 substrate 12 tunnel insulating film

13 : 폴리실리콘막 14 : 하드마스크막13: polysilicon film 14: hard mask film

15 : 감광막패턴 16 : 트렌치15 photosensitive film pattern 16 trench

17 : 소자분리막17: device isolation film

Claims (7)

기판 상에 터널절연막을 형성하는 단계;Forming a tunnel insulating film on the substrate; 상기 터널절연막 상에 표면이 오목볼록한 모양을 갖는 폴리실리콘막을 형성하는 단계;Forming a polysilicon film having a concave-convex surface on the tunnel insulating film; 상기 폴리실리콘막 상에 마스크패턴을 형성하는 단계;Forming a mask pattern on the polysilicon film; 상기 마스크패턴을 식각장벽으로 상기 폴리실리콘막, 터널절연막 및 기판을 식각하여 트렌치를 형성하는 단계;Forming a trench by etching the polysilicon layer, the tunnel insulation layer and the substrate using the mask pattern as an etch barrier; 상기 트렌치를 매립하는 절연막을 형성하는 단계;Forming an insulating film filling the trench; 상기 폴리실리콘막의 표면이 드러나는 타겟으로 상기 절연막을 평탄화하는 단계; 및Planarizing the insulating film with a target on which the surface of the polysilicon film is exposed; And 상기 절연막의 일부를 리세스 시키는 단계Recessing a portion of the insulating film 를 포함하는 비휘발성 메모리 소자의 제조방법.Method of manufacturing a nonvolatile memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 폴리실리콘막은 620℃∼650℃의 온도에서 형성하는 비휘발성 메모리 소자의 제조방법.The polysilicon film is formed at a temperature of 620 ℃ to 650 ℃ manufacturing method of a nonvolatile memory device. 제1항에 있어서,The method of claim 1, 상기 트렌치를 형성하는 단계에서,In the forming of the trench, 상기 폴리실리콘막 및 기판의 식각은 실리콘을 식각하기 위한 가스를 포함하고, 상기 실리콘을 식각하기 위한 가스는 HBr, Cl2, HBr/Cl2/O2의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함하는 비휘발성 메모리 소자의 제조방법.Etching of the polysilicon film and the substrate includes a gas for etching silicon, the gas for etching the silicon is any one selected from the group consisting of a mixed gas of HBr, Cl 2 , HBr / Cl 2 / O 2 A method of manufacturing a nonvolatile memory device comprising a single or mixed gas. 제1항에 있어서,The method of claim 1, 상기 트렌치를 형성하는 단계에서,In the forming of the trench, 상기 터널절연막의 식각은 산화막을 식각하기 위한 가스를 포함하고, 상기 산화막을 식각하기 위한 가스로는 SF6, NF3, CF4/O2의 혼합가스, CF4, CF4/H2의 혼합가스, CHF3/O2의 혼합가스, C2F6, C3F8 및 CHF3/C4F8/CO의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함하는 비휘발성 메모리 소자의 제조방법.The etching of the tunnel insulating layer includes a gas for etching an oxide film, and the gas for etching the oxide film includes a mixed gas of SF 6 , NF 3 , CF 4 / O 2 , and a mixed gas of CF 4 , CF 4 / H 2 . Non-volatile memory including any one or a mixed gas selected from the group consisting of a mixed gas of CHF 3 / O 2 , a mixed gas of C 2 F 6 , C 3 F 8 and CHF 3 / C 4 F 8 / CO Method of manufacturing the device. 제1항에 있어서,The method of claim 1, 상기 절연막은 산화막을 포함하는 비휘발성 메모리 소자의 제조방법.And the insulating film comprises an oxide film. 제5항에 있어서,The method of claim 5, 상기 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막, OSG(Organo Silicate Glass)막 및 SOD(Spin On Dielectric)막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 적어도 2층 이상 적층된 적층막을 포함하는 비휘발성 메모리 소자의 제조방법.The oxide film may be an HDP (High Density Plasma) oxide film, a BPSG (Boron Phosphorus Silicate Glass) film, a PSG (Phosphorus Silicate Glass) film, a BSG (Boron Silicate Glass) film, a TEOS (Tetra Ethyle Ortho Silicate) film, a USG (Un-doped) Any one or at least two layers selected from the group consisting of Silicate Glass (FSG), Fluorinated Silicate Glass (FSG) film, Carbon Doped Oxide (CDO) film, Organic Silicate Glass (OSG) film, and Spin On Dielectric (SOD) film A method of manufacturing a nonvolatile memory device including a laminated film. 제1항에 있어서,The method of claim 1, 상기 평탄화하는 단계는,The planarization step, 화학적기계적연마 또는 에치백 공정으로 진행하는 비휘발성 메모리 소자의 제조방법.A method of manufacturing a nonvolatile memory device which is subjected to chemical mechanical polishing or etch back process.
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