KR20100006558A - Semiconductor device - Google Patents

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요시히로 마부치
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가부시키가이샤 리키드 디자인 시스템즈
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Abstract

A semiconductor device in which the transfer rate can be enhanced between chips without causing any noise or crosstalk. Input/output circuits, i.e. input circuits (27, 37) and output circuits (26, 36), are arranged directly beneath every connection pads (21, 31) for connecting a storage device chip (20) and the chip in an ASIC (30). The circuits are arranged in array or lattice and the storage device chip (20) and the ASIC (30) are mounted to face each other on the both surfaces of the wiring chip.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 적어도 2개의 반도체칩을 서로 전기적으로 접속한 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device in which at least two semiconductor chips are electrically connected to each other.

최근, LSI(Large Scale Integration)의 대규모화, 프로세서의 복잡화와 더불어, 이종의 반도체칩을 하나의 패키지에 수납 함으로써, SIP(System In Package)라고 하는 방법이 널리 확산되고 있다. 이러한 방법에 의해, 타사의 반도체칩과의 혼재나, 광/기계 등의 이종의 반도체칩과의 혼재 등의 다기능화를 진행시키는 일도 가능하게 되었다.In recent years, along with the large scale scale integration (LSI) and the complexity of the processor, a method called a system in package (SIP) has been widely spread by storing heterogeneous semiconductor chips in one package. By this method, it becomes possible to advance the multifunctionality, such as mixing with a semiconductor chip of other companies, mixing with heterogeneous semiconductor chips, such as an optical / machine.

이러한 종래의 SIP의 기술이 예컨대 특허문헌 1 또는 특허문헌 2에 개시되고 있다. 상기 종래의 SIP는 예컨대 2개의 다른 반도체칩을 중첩하여 리드프레임 상에 스택 배치하고 있다. 즉, SIP는 반도체칩이 리드프레임에 마운트되고, 반도체칩이 칩에 마운트된다. 그리고, 상기 SIP는 칩의 본딩 패드로부터, 리드프레임에 와이어로 본딩되고 있다. 또, SIP는 칩의 본딩 패드로부터, 리드프레임에 와이어로 본딩되고 있다. 이에 따라, 고밀도의 반도체집적회로칩의 실장을 가능하게 하고 있다.The technique of such conventional SIP is disclosed by patent document 1 or patent document 2, for example. In the conventional SIP, for example, two different semiconductor chips are stacked and stacked on a lead frame. That is, in the SIP, the semiconductor chip is mounted on the lead frame, and the semiconductor chip is mounted on the chip. The SIP is bonded by wire to the lead frame from the bonding pad of the chip. In addition, SIP is bonded by wire to a lead frame from a bonding pad of a chip. As a result, it is possible to mount a high density semiconductor integrated circuit chip.

더욱이, 다른 종래 기술의 예로서 CSP(Chip Size Package)나 플립칩(flip chip)과 같이, 반도체칩 상에, 추가 배선을 실시한 후에, 땜납, 금 또는 동의 펌프를 생성하여 기판과 압착하고, 고밀도의 반도체칩의 실장을 가능하게 하는 방법이 있다.Furthermore, after additional wiring is performed on the semiconductor chip, such as a chip size package (CSP) or flip chip, as another example of the prior art, a solder, gold or copper pump is generated and pressed against the substrate, There is a method that enables mounting of a semiconductor chip.

하지만, 이들 팩키징 방법에서 반도체칩 간의 전기적인 접속에 대해서는, 예컨대 비특허문헌에 개시되고 있듯이 반도체칩 주위에 배열된 접속 패드 쌍을, 마이크로 펌프를 통해 수행하는 것이 개시되고 있다.However, in these packaging methods, electrical connection between semiconductor chips is disclosed to perform a pair of connection pads arranged around the semiconductor chip via a micro pump, for example, as disclosed in a non-patent document.

특허문헌 1 : 일본 특허공개공보 제2004-134715호Patent Document 1: Japanese Patent Publication No. 2004-134715

특허문헌 2 : 일본 특허공개공보 제2003-007960호Patent Document 2: Japanese Patent Publication No. 2003-007960

비특허문헌 3 : 2004　IEEE　International　Solid-State　Circuits　Conference(ISCC　2004/SESSION　7/TD : SCALINF　TRENDS/7.5) 「A　160Gb/s　Interface　Design　for　Multichip　LSI」　p.140-141[Non-Patent Document 3] 2004-IEEE-International-Solid-State-Circuits-Conference (ISCC-2004 / SESSION-7 / TD: SCALINF-TRENDS / 7.5) A160Gb / sInterface Design for Multichip LSI p. 140-141

상기 비특허문헌 3을 포함하여 상기 팩키징에서 반도체칩 간에는, 버스 간의 전송률의 새로운 향상이 요구되고 있다. 하지만, 반도체칩 간의 전송률(버스 간의 전송률)를 향상시키려고, 주파수를 상승시키면 노이즈가 발생하거나 접속 배선의 크로스토크(cross talk) 등이 발생하게 된다.In addition to the above-mentioned non-patent document 3, the semiconductor chip is required to improve the transfer rate between buses in the packaging. However, in order to improve the transfer rate between the semiconductor chips (transmission rate between the buses), increasing the frequency may cause noise or cross talk of connection wiring.

따라서, 본 발명의 목적은, 노이즈나 크로스토크가 생기지 않고, 칩 사이의 전송률을 향상시키는 것이 가능한 반도체 장치를 제공하는 것이다.It is therefore an object of the present invention to provide a semiconductor device capable of improving the transfer rate between chips without generating noise or crosstalk.

상기 과제는, 이하의 수단에 의해 해결된다.The said subject is solved by the following means.

즉, 본 발명의 반도체 장치는,That is, the semiconductor device of the present invention,

칩 두께 방향으로 관통하는 복수의 관통 전극을 가지는 배선칩과,A wiring chip having a plurality of through electrodes penetrating in the chip thickness direction;

주면에 어레이 상태로 배열된 제1 접속패드군을 포함하고, 또한 상기 제1 접속패드군의 패드마다 상기 패드와 전기적으로 접속한 제1 입출력회로를 상기 패드의 바로 아래에 배설하고, 또한 상기 패드와 함께 상기 제1 입출력회로를 어레이 상태로 배열한 제1 입출력영역을 포함하는 제1 반도체칩과,A first input / output circuit group including a first connection pad group arranged in an array state on a main surface thereof, and electrically connected to the pad for each pad of the first connection pad group, immediately below the pad; And a first semiconductor chip including a first input / output area in which the first input / output circuit is arranged in an array state;

주면에 어레이 상태로 배열된 제2 접속패드군을 포함하고, 또한 상기 제2 접속패드군의 패드마다 상기 패드와 전기적으로 접속한 제2 입출력회로를 상기 패드의 바로 아래에 배설하고, 또한 상기 패드와 함께 상기 제2 입출력회로를 어레이 상태로 배열한 제2 입출력영역을 포함하는 제2 반도체칩A second input / output circuit group including a second connection pad group arranged in an array state on a main surface thereof, and electrically connected to the pad for each pad of the second connection pad group, directly below the pad; And a second semiconductor chip including a second input / output area in which the second input / output circuit is arranged in an array state.

을 포함하고,Including,

상기 배선칩을 통해 상기 제1 입출력영역과 상기 제2 입출력영역이 대향하고, 또한 상기 복수의 각 관통 전극을 통해 상기 제1 접속패드군의 각 패드와 상기 제2 접속패드군의 각 패드가 각각 전기적으로 접속하도록, 제1 반도체칩 및 제2 반도체칩을 상기 배선칩의 제1 주면 및 제2 주면에 각각 실장하는 것을 특징으로 하고 있다.The first input / output area and the second input / output area face each other through the wiring chip, and each pad of the first connection pad group and each pad of the second connection pad group are respectively connected to the plurality of through electrodes. The first semiconductor chip and the second semiconductor chip are mounted on the first main surface and the second main surface of the wiring chip so as to be electrically connected.

본 발명의 반도체 장치에서는, 외부와의 접속을 유도하기 위해 접속 패드마다 입출력회로를 배설하고, 이들을 어레이 상태로 배열한 반도체칩을 적용하고 있다. 이 반도체칩은, 다비트의 I/O 어레이(어레이 상태로 배열된 단위 셀 영역(단위 셀 영역은 입출력회로를 포함한다)으로 구성되는 입출력영역)을 실현할 수 있고, 예컨대, 256-4096 비트의 비트폭을 가질 수 있다. 이 때문에, 주파수를 상승시킬 필요없어, 노이즈나 접속 배선의 크로스토크 등이 발생하지 않고, 버스 간의 전송률을 비약적으로 개선할 수 있다.In the semiconductor device of the present invention, in order to induce connection with the outside, an input / output circuit is provided for each connection pad, and a semiconductor chip in which these are arranged in an array state is applied. This semiconductor chip can realize a multi-bit I / O array (input / output region composed of unit cell regions (unit cell regions include input / output circuits) arranged in an array state), for example, bits of 256-4096 bits. It may have a width. For this reason, it is not necessary to raise the frequency, no noise, crosstalk of the connection wiring, or the like can occur, and the transfer rate between the buses can be drastically improved.

그리고, 이러한 I/O 어레이(입출력영역)를 포함하는 2개의 반도체칩을, 서로의 I/O 어레이(입출력영역)을 대향시키면서, 관통 전극을 통해 전기적으로 접속하고, 배선칩의 제1 주면 및 제2 주면에 각각 실장하고 있다. 이 때문에, 2개의 반도체칩의 I/O 어레이(입출력영역) 쌍의 거리가 최단이 됨과 동시에, 배선으로서의 관통 전극의 길이(배선 칩 두께 방향 길이)도 실질적으로 그 거리와 동일하게 되고, 최단 접속을 유도하기 때문에 버스 간의 전송률을 보다 개선할 수 있다.Then, the two semiconductor chips including such an I / O array (input / output region) are electrically connected to each other through the through electrodes while opposing each other to the I / O array (input / output region), and the first main surface of the wiring chip and It is mounted on a 2nd main surface, respectively. For this reason, the distance between the pair of I / O arrays (input / output areas) of the two semiconductor chips becomes shortest, and the length of the through electrode as the wiring (the length of the wiring chip thickness direction) is also substantially the same as that of the shortest connection. Because of this, the transmission rate between buses can be further improved.

여기서, 「입출력회로」는 신호의 입력 및 출력 쌍방의 기능을 갖는 회로 뿐만 아니라, 입력 단독의 기능을 갖는 회로, 출력 단독의 기능을 갖는 회로도 포함한다. 즉, 입력회로를 배설하는 접속 패드는 입력 전용의 접속 패드이고, 출력회로를 배설하는 접속 패드는 출력 전용의 접속 패드이며, 입력/출력을 기능별로 설계하여, 접속패드군 전체로 입출력을 실시하게 하는 구성이더라도 무방하다는 것을 의미한다.Here, the "input / output circuit" includes not only the circuit which has a function of both an input and an output of a signal, but also the circuit which has a function of an input alone, and the circuit which has a function of an output alone. That is, the connection pads providing the input circuits are input connection pads, and the connection pads providing the output circuits are output connection connection pads. It means that even if the configuration.

또한, 본 발명의 반도체 장치에서, 제1 반도체칩으로는, 예컨대 소정 비트씩 패럴렐로 신호를 입출력하는 기억 수단을 포함하는 기억장치칩을 적용하는 것이 바람직하다. 또한, 제2 반도체칩으로는, 예컨대 기억장치칩과 소정 비트씩 패럴렐로 신호를 입출력하는 특정 용도용 이론회로칩을 적용하는 것이 바람직하다. 물론, 특정 용도용 이론회로칩에 한정되지 않고, 통상의 논리회로 칩을 적용하여도 무방하다.In the semiconductor device of the present invention, it is preferable to apply, as the first semiconductor chip, a storage device chip including storage means for inputting and outputting signals in parallel in predetermined bits. As the second semiconductor chip, for example, it is preferable to apply a memory chip and a theoretical circuit chip for a specific application for inputting and outputting parallel signals at predetermined bits. Of course, it is not limited to the theoretical circuit chip for a specific use, You may apply a conventional logic circuit chip.

또한, 본 발명의 반도체 장치에서, 상기 제1 반도체칩의 주면에, 상기 제1 반도체칩의 최외주에 대해 가장 가깝게 위치하도록 제1 전원용 패드군을 설치하고, 상기 제2 반도체칩의 주면에, 상기 제2 반도체칩의 최외주에 대해서 가장 가깝게 위치하도록 제2 전원용 패드군을 설치하는 것이 바람직하다. 맞닫아 이웃하는 패드(또는 펌프) 사이는 쇼트하기 쉬워, 반도체칩의 최외주에 제일 가깝게 위치하는 패드로서, 전원용 패드를 배설 함으로써, 칩 사이의 접속 불량을 방지한 반도체 장치를 얻을 수 있다.In the semiconductor device of the present invention, a first power supply pad group is provided on the main surface of the first semiconductor chip so as to be located closest to the outermost circumference of the first semiconductor chip, and on the main surface of the second semiconductor chip, It is preferable to provide a second power pad group so as to be located closest to the outermost circumference of the second semiconductor chip. It is easy to short between adjacent pads (or pumps), and the semiconductor device which prevents a poor connection between chips can be obtained by disposing a pad for power supply as a pad located closest to the outermost circumference of the semiconductor chip.

도 1은 제1 실시형태와 관련되는 반도체 장치를 도시하는 개략 단면도이다.1 is a schematic cross-sectional view showing a semiconductor device according to the first embodiment.

도 2는 제1 실시형태와 관련되는 배선칩을 도시하는 평면도이다.2 is a plan view showing a wiring chip according to the first embodiment.

도 3은 제1 실시형태와 관련되는 기억장치칩을 도시하는 평면도이다.3 is a plan view showing a memory chip according to the first embodiment.

도 4는 제1 실시형태와 관련되는 ASIC를 도시하는 평면도이다.4 is a plan view illustrating an ASIC according to the first embodiment.

도 5는 제1 실시형태와 관련되는 반도체 장치의 칩 간의 접속을 설명하기 위한 개념도이다.FIG. 5 is a conceptual diagram for explaining the connection between chips of the semiconductor device according to the first embodiment. FIG.

도 6은 제2 실시형태와 관련되는 반도체 장치를 도시하는 개략 단면도이다.6 is a schematic cross-sectional view showing a semiconductor device according to the second embodiment.

도 7A는 제2 실시형태와 관련되는 배선칩의 제1 주면을 도시하는 평면도이다.7A is a plan view showing a first main surface of a wiring chip according to the second embodiment.

도 7B는 제2 실시형태와 관련되는 배선칩의 제2 주면을 도시하는 평면도이다.7B is a plan view illustrating a second main surface of a wiring chip according to the second embodiment.

도 8은 제2 실시형태와 관련되는 기억장치칩을 도시하는 평면도이다.8 is a plan view showing a memory chip according to the second embodiment.

도 9는 제2 실시형태와 관련되는 ASIC를 도시하는 평면도이다.9 is a plan view showing an ASIC according to the second embodiment.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 배선칩 10A : 제1 주면10: wiring chip 10A: first main surface

10B : 제2 주면 11A : 접속 패드10B: 2nd main surface 11A: connection pad

11B : 접속 패드 11A, 11B : 접속 패드11B: connection pad 11A, 11B: connection pad

12A : 전원용 패드 12B : 외부 접속용 패드12A: Power pad 12B: External connection pad

14 : 관통 전극 20 : 기억장치칩14: through electrode 20: memory chip

21 : 접속 패드 24 : 입출력영역21: connection pad 24: input / output area

25 : 단위 셀 영역 26 : 출력회로25: unit cell area 26: output circuit

27 : 입력회로 28 : 메모리셀 영역27: input circuit 28: memory cell area

30 : ASIC 31 : 접속 패드30: ASIC 31: connection pad

32 : 전원용 패드 34 : 입출력영역32: power supply pad 34: input / output area

35 : 단위 셀 영역 36 : 출력회로35: unit cell area 36: output circuit

37 : 입력회로 38 : 논리회로37: input circuit 38: logic circuit

40 : 펌프 41 : 언더 필(under fill) 수지40: pump 41: under fill resin

42 : 와이어 50 : 적층 칩42: wire 50: laminated chip

60 : 반도체패키지 기판 61 : 패드60: semiconductor package substrate 61: pad

100, 101 : 반도체 장치100, 101: semiconductor device

다음으로, 본 발명의 적용 가능한 실시형태를 설명한다. 이하의 설명은, 본 발명의 실시형태를 설명하는 것이고, 본 발명이 이하의 실시형태로 한정되는 것은 아니다. 설명의 명확화를 위해, 이하의 기재 및 도면은, 적절하게 생략 및 간략화가 이루어지고 있다. 또, 당업자라면, 이하의 실시형태의 각 요소를, 본 발명의 범위에서 용이하게 변경, 추가, 변환하는 것이 가능하다. 또한, 각 도면에서 동일한 부호가 붙여진 것은, 동일한 구성요소를 나타내고 있어 적절하게 설명을 생략한다.Next, the applicable embodiment of this invention is described. The following description describes embodiments of the present invention, and the present invention is not limited to the following embodiments. For clarity of explanation, the following descriptions and drawings are omitted and simplified as appropriate. Moreover, those skilled in the art can easily change, add, and convert each element of the following embodiments within the scope of the present invention. In addition, the same code | symbol is attached | subjected in each drawing shows the same component, and description is abbreviate | omitted suitably.

제1 실시형태First embodiment

도 1은 제1 실시형태와 관련되는 반도체 장치를 도시하는 개략 단면도이다. 도 2는 제1 실시형태와 관련되는 배선칩을 도시하는 평면도이다. 도 3은 제1 실시형태와 관련되는 기억장치칩을 도시하는 평면도이다. 도 4는 제1 실시형태와 관련되는 ASIC를 도시하는 평면도이다. 도 5는 제1 실시형태와 관련되는 반도체 장치의 칩 간의 접속을 설명하기 위한 개념도이다.1 is a schematic cross-sectional view showing a semiconductor device according to the first embodiment. 2 is a plan view showing a wiring chip according to the first embodiment. 3 is a plan view showing a memory chip according to the first embodiment. 4 is a plan view illustrating an ASIC according to the first embodiment. FIG. 5 is a conceptual diagram for explaining the connection between chips of the semiconductor device according to the first embodiment. FIG.

본 실시형태와 관련되는 반도체 장치(100)는 도 1에 도시한 바와 같이, 적층 칩(50)을 반도체패키지 기판(60)에 배치하여 구성하고 있다.In the semiconductor device 100 according to the present embodiment, as shown in FIG. 1, the stacked chip 50 is disposed on the semiconductor package substrate 60.

적층 칩(50)은, 배선칩(10)의 제1 주면(10A) 및 제2 주면(10B)에 각각 기억장치칩(20) 및 어플리케이션 스피시픽 칩(Application　Specific　Chip : 특정 용도용 이론회로칩, 이하, ASIC라고 약칭한다, 30)이 필립 칩(filp chip) 실장하여 구성하고 있다. 그리고, 기억장치칩(20) 및 ASIC(30)은, 서로의 입출력영역(24, 34)(I/O 어레이)을 대향하도록 실장되고 있다. 또, 기억장치칩(20)과 배선칩(10)과의 사이에는 언더 필 수지(41)에 의해 밀봉되어 있다. 유사하게, ASIC(30)와 배 선칩(10)과의 사이에는 언더 필 수지(41)에 의해 밀봉되어 있다.The stacked chip 50 has a memory chip 20 and an application specific chip on the first main surface 10A and the second main surface 10B of the wiring chip 10, respectively. A chip, hereinafter abbreviated as ASIC, 30 is formed by mounting a chip. The memory chip 20 and the ASIC 30 are mounted so as to face each other's input / output areas 24 and 34 (I / O array). The underfill resin 41 is sealed between the memory chip 20 and the wiring chip 10. Similarly, the underfill resin 41 is sealed between the ASIC 30 and the wiring chip 10.

그리고, 이 적층 칩(50)은, ASIC(30)가 반도체패키지 기판(60)과 맞붙도록, 반도체패키지 기판(60) 상에 배치 함과 동시에, 반도체패키지 기판(60) 상에 설치된, 외부로부터 전원 접속, 접지하기 위한 패드(61)와 ASIC(30)의 전원용 패드(32)를 와이어(42)를 통해 전기적으로 접속하고 있다.The stacked chip 50 is disposed on the semiconductor package substrate 60 so that the ASIC 30 is in contact with the semiconductor package substrate 60 and is provided on the semiconductor package substrate 60 from the outside. The pad 61 for connecting and grounding the power supply and the pad 32 for the power supply of the ASIC 30 are electrically connected through the wire 42.

배선칩(10)은, 도 1 및 도 2에 도시한 바와 같이, 실리콘기판으로 구성되고, 실리콘기판의 두께 방향을 관통하여 설치된 관통 전극(14)(예컨대, 알루미늄이나 동 등으로 구성되는 내장 전극)이 설치되고 있다. 그리고, 실리콘기판의 표리면에는, 도시하지 않은 배선층이 형성되고 있어, 상기 배선층에 형성되는 금속배선(예컨대, 알루미늄선이나 동선 등)을 통해, 관통 전극(14)의 일단과 기억장치칩(20) 실장용의 접속 패드(11A)가 전기적으로 접속되고, 또한 관통 전극(14)의 타단과 ASIC(30) 실장용의 접속 패드(11B)가 전기적으로 접속되며, 접속 패드(11A, 11B)가 각각 배선칩(10)의 제1 주면(10A) 및 제2 주면(10B)상에서 군(group)을 이루고 있다.As shown in Figs. 1 and 2, the wiring chip 10 is made of a silicon substrate, and has a through electrode 14 (for example, an embedded electrode made of aluminum, copper, etc.) formed through the thickness direction of the silicon substrate. ) Is installed. A wiring layer (not shown) is formed on the front and back surfaces of the silicon substrate, and one end of the through electrode 14 and the memory device chip 20 are formed through metal wiring (for example, aluminum wire or copper wire) formed on the wiring layer. ) The connection pad 11A for mounting is electrically connected, and the other end of the through electrode 14 and the connection pad 11B for mounting the ASIC 30 are electrically connected, and the connection pads 11A and 11B are connected. Groups are formed on the first main surface 10A and the second main surface 10B of the wiring chip 10, respectively.

배선칩(10)의 접속 패드(11A, 11B)는, 도 2에 도시한 바와 같이, 실장하는 기억장치칩(20) 및 ASIC(30)의 접속 패드에 대응하고, 각각 격자 상태로 배열되고 있다. 물론, 배선칩(10)의 접속 패드(11A, 11B)는, 실장하는 기억장치칩(20) 및 ASIC(30)의 접속 패드에 따라, 지그재그(千鳥) 배열이라도 무방하고, 그 이외의 배열이라도 무방하다.As shown in FIG. 2, the connection pads 11A and 11B of the wiring chip 10 correspond to the connection pads of the memory chip 20 and the ASIC 30 to be mounted, and are arranged in a lattice state, respectively. . Of course, the connection pads 11A and 11B of the wiring chip 10 may be a zigzag arrangement or an arrangement other than the connection pads of the memory chip 20 and the ASIC 30 to be mounted. It's okay.

이들 배선칩(10)의 접속 패드(11A, 11B)의 배선칩은, 실장하는 칩에 따라 적절하게 설정된다. 예컨대, 본 실시형태에서는, 기억장치칩(20)으로서 256M 비트의 멀티미디어 메모리(2개)와 ASIC(30)의 밴드폭이 최저 256비트 * 2 = 512비트 필요로하고, 이것을 실장하기 위해서는 접속 패드(11A, 11B)의 배열피치는 20㎛ 필요하다. 이에 한정되지 않고, 예컨대 20㎛-60㎛의 범위에서 적절하게 설정할 수 있다.The wiring chips of the connection pads 11A and 11B of these wiring chips 10 are appropriately set according to the chip to be mounted. For example, in the present embodiment, as the memory chip 20, the bandwidth of the 256 Mbit multimedia memory (two pieces) and the ASIC 30 requires a minimum of 256 bits * 2 = 512 bits, and the connection pad is required for mounting this. The array pitch of (11A, 11B) is 20 mu m. It is not limited to this, For example, it can set suitably in the range of 20 micrometers-60 micrometers.

또, 배선칩(10)의 접속 패드(11A, 11B)의 수도, 실장하는 칩에 따라, 적절하게 설정된다. 예컨대, 본 실시형태에서는, 기억장치칩(20)으로서 256M 비트의 멀티미디어 메모리 2개와 ASIC(30)를 탑재하기 위해, 약 2000개를 마련한다. 이에 한정되지 않고, 실장하는 반도체칩에 따라 예컨대 2000개-5000개의 범위에서 적절하게 설정할 수 있다.In addition, the number of connection pads 11A and 11B of the wiring chip 10 is appropriately set according to the chip to be mounted. For example, in the present embodiment, about 2,000 pieces are provided to mount two 256 Mbit multimedia memories and the ASIC 30 as the storage chip 20. The present invention is not limited to this, and can be appropriately set in the range of 2000-5000, for example, depending on the semiconductor chip to be mounted.

또, 배선칩(10)은, 실장하는 기억장치칩(20) 및 ASIC(30)와 같은 실리콘기판을 사용하기 때문에, 열이나 신장 축소 등에 대한 물리적인 강도도 높고, 고신뢰성을 확보할 수 있다.In addition, since the wiring chip 10 uses a silicon substrate such as the memory chip 20 and the ASIC 30 to be mounted, the physical strength against heat and elongation reduction and the like can be high and high reliability can be ensured. .

기억장치칩(20)은, 실리콘기판 위에 반도체프로세스에 의해 형성된 것으로, 본 실시형태에서는 도시되고 있지 않지만, 예컨대 기억용량이 256M 비트의 멀티미디어 메모리를 2개 탑재하고 있다.The memory chip 20 is formed by a semiconductor process on a silicon substrate and is not shown in the present embodiment. For example, the memory chip 20 includes two multimedia memories having a storage capacity of 256M bits.

또, 기억장치칩(20)으로는, 이에 한정되지 않고, 범용의 다이내믹 랜덤 액세스 메모리(DRAM)를 사용할 수도 있다. 동일하게 기억장치칩(20)으로는, 범용의 스테틱 랜덤 액세스 메모리(SRAM), 비휘발성기억장치 등도 사용할 수 있다.In addition, the memory chip 20 is not limited to this, and a general-purpose dynamic random access memory (DRAM) may be used. Similarly, as the storage device chip 20, a universal static random access memory (SRAM), a nonvolatile memory device, or the like can also be used.

기억장치칩(20)은, 도 1 및 도 3에 도시한 바와 같이, 접속 패드(21)가 주 면의 중앙부에 격자 상태에 배열되고 있다. 접속 패드(21)는 배선칩(10)의 접속 패드(11A)(패드 개구부)와 서로 마주보도록 배치되어 있다.In the memory device chip 20, as shown in Figs. 1 and 3, the connection pads 21 are arranged in a lattice state at the center of the main surface. The connection pads 21 are arranged to face the connection pads 11A (pad openings) of the wiring chip 10.

기억장치칩(20)의 접속 패드(21)는, 도 3에 도시한 바와 같이, 배선칩(10)의 접속 패드(11A)와 동일하게 격자 상태에 배열되어 군을 이루고 있다. 그리고, 그 바로 아래(칩 두께 방향 바로 아래)에 접속 패드(21)와 전기적으로 접속된 입출력회로를 포함한 단위 셀 영역(25)이 배설되고 있다. 이 때문에, 단위 셀 영역(25)도 접속 패드(21)와 함께 격자 상태에 배열되고 있다. 단위 셀 영역(25) 및 접속 패드(21)의 배열은 격자 상태에 한정되지 않고, 어레이 상태로 배열되어 있다면 특별히 제한은 없고, 예컨대 지그재그 형태로 배열하고 있어도 무방하다. 이 단위 셀 영역(25)을 어레이 상태로 배열 함으로써, 입출력영역(24)(I/O 어레이)를 구성하고 있다.As shown in FIG. 3, the connection pads 21 of the memory device chip 20 are arranged in a lattice state in the same manner as the connection pads 11A of the wiring chip 10. A unit cell region 25 including an input / output circuit electrically connected to the connection pad 21 is disposed just below the chip thickness direction. For this reason, the unit cell area 25 is also arranged in the lattice state with the connection pad 21. The arrangement of the unit cell regions 25 and the connection pads 21 is not limited to the lattice state, and the arrangement of the unit cell regions 25 and the connection pads 21 is not particularly limited, and may be arranged in a zigzag form, for example. By arranging the unit cell regions 25 in an array state, the input / output region 24 (I / O array) is formed.

기억장치칩(20)은, 배선칩(10)과 패드(패드 개구부) 쌍이 서로 마주보도록 배치되고, 패드 간이 펌프(40)로 물리적으로 접속되며, 또한 전기적으로 접속되고, 배선칩(10)의 제1 주면(10A)상에 필립 칩 실장되고 있다.The memory chip 20 is arranged such that the wiring chip 10 and the pad (pad opening) pairs face each other, are physically connected to the pad pump 40, and electrically connected to each other. Philip chip mounting is carried out on the 1st main surface 10A.

ASIC(30)는, 실리콘기판 위에 반도체프로세스에 의해 형성된 것으로, 예컨대 범용의 CPU를 포함한 논리회로가 채용되고 있다. 본 실시형태에서는, 기억장치칩(20)으로서 기억용량이 256M 비트의 멀티미디어 메모리를 2개 탑재하고 있기 때문에, ASIC(30)의 밴드폭이 512비트이다. 물론, 기억장치칩(20)의 기억용량에 따라 그 이상이 되더라도 무방하다.The ASIC 30 is formed by a semiconductor process on a silicon substrate. For example, a logic circuit including a general-purpose CPU is employed. In the present embodiment, since the memory chip 20 includes two multimedia memories having 256 M bits, the ASIC 30 has a bandwidth of 512 bits. Of course, it may be larger depending on the storage capacity of the memory device chip 20.

또, ASIC(30)로는, 이에 한정되지 않고, 예컨대 아날로그 신호를 디지털신 호로 변환하는 A/D변환기를 포함하는 범용의 아날로그회로를 사용할 수 있다.The ASIC 30 may be a general-purpose analog circuit including, but not limited to, an A / D converter for converting an analog signal into a digital signal, for example.

ASIC(30)는, 도 1 및 도 4에 도시한 바와 같이, 접속 패드(31)가 주면의 중앙부에 격자 상태에 배열되고 있다. 또, ASIC(30)에는 접속 패드(31)를 둘러싸도록 주면의 가장자리를 따라 전원용 패드(32)가 2열로 배설되고 있다. 접속 패드(31)는 배선칩(10)의 접속 패드(11B)와 서로 마주보도록 배치되어 있다. 또한, 전원용 패드(32)는, ASIC(30) 및 기억장치칩(20)으로의 전원 접속, 접지용의 접속 패드이다.In the ASIC 30, as shown in FIGS. 1 and 4, the connection pads 31 are arranged in a lattice state at the center of the main surface. In addition, the ASIC 30 is provided with two rows of power pads 32 along the edge of the main surface to surround the connection pad 31. The connection pads 31 are arranged to face each other with the connection pads 11B of the wiring chip 10. The power supply pad 32 is a power supply connection to the ASIC 30 and the storage device chip 20 and a connection pad for grounding.

ASIC(30)의 접속 패드(31)는, 도 4에 도시한 바와 같이, 배선칩(10)의 접속 패드(11B)와 동일하게 격자 상태로 배열되어 군을 이루고 있다. 그리고, 그 바로 아래(칩 두께 방향 바로 아래)에 접속 패드(31)와 전기적으로 접속된 입출력회로를 포함한 단위 셀 영역(35)이 배설되고 있다. 이 때문에, 단위 셀 영역(35)도 접속 패드(31)와 함께 격자 상태로 배열되고 있다. 단위 셀 영역(35) 및 접속 패드(31)의 배열은 격자 상태에 한정되지 않고, 어레이 상태로 배열되어 있으면 특별한 제한은 없고, 예컨대 지그재그 상태로 배열하여도 무방하다. 이 단위 셀 영역을 어레이 상태로 배열 함으로써, 입출력영역(34)(I/O 어레이)을 구성하고 있다.As shown in FIG. 4, the connection pads 31 of the ASIC 30 are arranged in a lattice state similarly to the connection pads 11B of the wiring chip 10 to form a group. A unit cell region 35 including an input / output circuit electrically connected to the connection pad 31 is provided immediately below the chip thickness direction. For this reason, the unit cell region 35 is also arranged in a lattice state together with the connection pad 31. The arrangement of the unit cell regions 35 and the connection pads 31 is not limited to the lattice state, and the arrangement of the unit cell regions 35 and the connection pads 31 is not particularly limited, and may be arranged in a zigzag state, for example. By arranging the unit cell areas in an array state, the input / output area 34 (I / O array) is formed.

ASIC(30)는, 배선칩(10)과 그 패드(패드 개구부) 쌍이 서로 마주보도록 배치되고, 패드 사이가 펌프(40)와 물리적으로 접속되며, 또한 전기적으로 접속되고, 배선칩(10)의 제2 주면(10B) 상에 필립 칩 실장되고 있다.The ASIC 30 is arranged such that the wiring chip 10 and the pad (pad opening) pairs face each other, and the pads are physically connected to the pump 40 and electrically connected to each other. Philip chip mounting is carried out on the 2nd main surface 10B.

기억장치칩(20)과 ASIC(30)는, 각 접속 패드 및 배선칩(10)의 관통 전극(14)를 통해 전기적으로 접속되고 있다. 또한, ASIC(30)는, 기억장치칩(20)으로 서 2개의 256M 비트의 멀티미디어 메모리와 전기적으로 접속되기 때문에 512비트씩 패럴렐로 신호의 입출력을 수행한다.The memory device chip 20 and the ASIC 30 are electrically connected to each other via the connection electrodes of the connection pads and the wiring chips 10. In addition, since the ASIC 30 is electrically connected to two 256M bits of multimedia memory as the memory chip 20, the ASIC 30 performs input and output of parallel signals by 512 bits.

여기서, 기억장치칩(20)와 ASIC(30)는, 도 5에 도시한 바와 같이 전기적으로 접속이 유도되고 있다. 즉, 기억장치칩(20)의 단위 셀 영역(25)에 설치된 출력회로(26)로서의 인터페이스 버퍼 회로(예컨대, 인버터회로)와 ASIC(30)의 단위 셀 영역(35)에 설치된 입력회로(37)으로서의 인터페이스 버퍼 회로(예컨대, 크로크드 인버터 회로)와 전기적으로 접속되도록 기억장치칩(20)의 접속 패드(21) 및 ASIC(30)의 접속 패드(31), 그리고 배선칩(10)의 관통 전극(14)(접속 패드 포함함)을 통해 접속하고 있다.Here, the memory chip 20 and the ASIC 30 are electrically connected as shown in FIG. That is, an interface buffer circuit (for example, an inverter circuit) as the output circuit 26 provided in the unit cell region 25 of the memory chip 20 and an input circuit 37 provided in the unit cell region 35 of the ASIC 30. Through the connection pad 21 of the memory chip 20 and the connection pad 31 of the ASIC 30 and the wiring chip 10 so as to be electrically connected to the interface buffer circuit (for example, a cracked inverter circuit). It is connected via the electrode 14 (including a connection pad).

한편, 기억장치칩(20)의 단위 셀 영역(25)에 설치된 입력회로(27)로서의 인터페이스 버퍼 회로(예컨대, 크로크드 인버터 회로)와 ASIC(30)의 단위 셀 영역(35)에 설치된 출력회로(36)로서의 인터페이스 버퍼 회로(예컨대, 인버터회로)와 전기적으로 접속하도록 기억장치칩(20)의 접속 패드(21) 및 ASIC(30)의 접속 패드(31), 그리고 배선칩(10)의 관통 전극(14)(접속 패드 포함함)을 통해 접속하고 있다.On the other hand, an interface buffer circuit (for example, a cracked inverter circuit) as an input circuit 27 provided in the unit cell region 25 of the memory chip 20 and an output circuit provided in the unit cell region 35 of the ASIC 30 are provided. Penetration of the connection pad 21 of the memory chip 20 and the connection pad 31 of the ASIC 30 and the wiring chip 10 so as to be electrically connected to the interface buffer circuit (for example, the inverter circuit) as 36. It is connected via the electrode 14 (including a connection pad).

기억장치칩(20)의 입출력회로(입력회로(27), 출력회로(26))는, 메모리셀 영역(28)에 전기적으로 접속되고 있다. 그리고, ASIC(30)의 입출력회로(입력회로(37), 출력회로(36))는, 논리회로(38)에 전기적으로 접속되고 있다.The input / output circuits (input circuits 27 and output circuits 26) of the memory device chip 20 are electrically connected to the memory cell region 28. The input / output circuits (input circuit 37 and output circuit 36) of the ASIC 30 are electrically connected to the logic circuit 38.

이와 같이 하여, 기억장치칩(20)으로는 접속 패드(21)와 ASIC(30)의 접속 패드(31)를 접속 함으로써, 상기 버스 라인 접속을 유도할 수 있다.In this manner, the bus line connection can be induced by connecting the connection pad 21 and the connection pad 31 of the ASIC 30 to the memory chip 20.

한편, 각 접속 패드를 물리적, 또는 전기적으로 접속하는 펌프(40)는, 마이크로 펌프가 채용되어 예컨대, 금 펌프, 땜납 펌프 등으로 구성할 수 있다. Au를 포함하여 구성되는 금 펌프를 적용하면, 양호한 접합을 유도할 수 있다.On the other hand, the pump 40 which connects each connection pad physically or electrically can employ | adopt a micro pump, for example, and can comprise it with a gold pump, a solder pump, etc. Application of a gold pump comprising Au can lead to good bonding.

펌프(40)는, 반도체칩의 접속 패드, 배선칩의 접속 패드의 어느 한쪽 또는 양쪽 모두에 미리 형성해 두지만, 배선칩의 접속 패드에 미리 형성해 두면 일괄해 실장하는 반도체칩 영역을 형성할 수 있다는 점에서 저비용화를 유도할 수 있음과 동시에, 반도체칩으로서 추가 배선이나 펌프를 형성하지 않고 기존의 것을 적용할 수 있다. 각 칩은 펌프(40)를 통해 접속하고 있기 때문에, 본딩 와이어에 의한 접속에 비해, 예컨대 인덕턴스가 10분의 1 정도가 되어 내부의 신호 끼리로의 고속 인터페이스가 가능하게 된다.The pump 40 is formed in advance in either or both of the connection pad of the semiconductor chip and the connection pad of the wiring chip. However, if the pump 40 is formed in advance in the connection pad of the wiring chip, it is possible to form a semiconductor chip region to be collectively mounted. In this regard, cost reduction can be induced and existing ones can be applied as semiconductor chips without forming additional wiring or pumps. Since each chip is connected via the pump 40, compared with the connection by the bonding wire, for example, the inductance becomes about one tenth, and the high speed interface to internal signals is attained.

또한, 도시하지 않지만, 각 칩은 접속 패드 이외를 보호하는 패시베이션(Passivation)막, 칩 위에 형성된 절연 피막 등을 구비하고 있다. 또한, 상기 반도체칩이나 배선칩의 접속 패드(또는 단위 셀 영역)는, 예컨대 2000개-5000개로, 배열피치를, 20μ∼60㎛로 할 수 있다.In addition, although not shown, each chip is equipped with the passivation film which protects other than a connection pad, the insulating film formed on the chip | tip, and the like. In addition, the connection pads (or unit cell regions) of the semiconductor chip and wiring chip may be, for example, 2000 to 5000, and the arrangement pitch may be 20 µm to 60 µm.

이상 설명한 본 실시형태에서는, 기억장치칩(20) 및 ASIC(30)에서의 외부(서로의 칩)와의 접속을 유도하기 위한 접속 패드(21, 31) 마다 입출력회로(입력회로(27, 37), 출력회로(26, 36))를 배설하고, 이들을 어레이 상태(본 실시형태에서는 격자 상태)로 배열하고 있다. 즉, 이 입출력회로를 포함한 단위 셀 영역(25, 35)을 어레이 상태로 배열하고, I/O 어레이(입출력영역(24, 34)를 구성하고 있다. 이 때문에, 칩에 다비트의 I/O 어레이(어레이 상태로 배열된 단위 셀 영역으로 구 성되는 입출력영역(24, 34))을 실현할 수 있고 예컨대, 256-4096비트의 비트폭을 가지는 기억장치칩(20) 및 ASIC(30)가 되고 있다. 따라서, 주파수를 상승시킬 필요가 없고, 노이즈나 접속 배선의 크로스토크 등이 발생하지 않고, 버스 간의 전송률을 비약적으로 개선할 수 있다.In the present embodiment described above, an input / output circuit (input circuits 27 and 37) for each of the connection pads 21 and 31 for inducing connection with the memory chip 20 and the external (chips of each other) in the ASIC 30. Output circuits 26 and 36 are arranged and arranged in an array state (lattice state in this embodiment). In other words, the unit cell areas 25 and 35 including the input / output circuits are arranged in an array state, and an I / O array (input / output areas 24 and 34) is formed. (I / O areas 24 and 34 constituted by unit cell areas arranged in an array state) can be realized, and for example, memory chips 20 and ASICs 30 having a bit width of 256 to 4096 bits are provided. Therefore, it is not necessary to raise the frequency, no noise, crosstalk of the connection wiring, etc. can be generated, and the transfer rate between buses can be remarkably improved.

그리고, I/O 어레이(입출력영역(24, 34))를 각각 포함하는 기억장치칩(20) 및 ASIC(30)를, 서로의 I/O 어레이(입출력영역(24, 34))를 대향시키면서, 관통 전극(14)를 통해 전기적으로 접속하고, 배선칩(10)의 제1 주면(10A) 및 제2 주면(10B)에 각각 실장하고 있다. 이 때문에, 기억장치칩(20) 및 ASIC(30)의 I/O 어레이(입출력영역(24, 34)) 쌍의 거리가 최단이 됨과 동시에, 배선으로서의 관통 전극(14)의 길이(배선칩(10)의 두께 방향 길이)도 실질적으로 그 거리와 동일하게 되고, 최단 접속이 유도되어, 버스 간의 전송률을 보다 더 개선할 수 있다.The storage chip 20 and the ASIC 30 each including an I / O array (input / output areas 24 and 34) are opposed to each other while the I / O arrays (input / output areas 24 and 34) are opposed to each other. And are electrically connected through the through electrode 14, and are mounted on the first main surface 10A and the second main surface 10B of the wiring chip 10, respectively. For this reason, the distance between the pair of I / O arrays (input / output areas 24 and 34) of the memory chip 20 and the ASIC 30 becomes the shortest, and the length of the through electrode 14 as the wiring (wiring chip ( The thickness direction length of 10) is also substantially equal to the distance, and the shortest connection is induced, so that the transmission rate between the buses can be further improved.

즉, 본 실시형태에서는, 서로의 칩 간의 전송률이 높은 반도체 장치가 된다. 또한, 반도체 장치의 주파수를, 예컨대 동일성능의 DDR(Double　Data　Rate) 싱크로노우스 다이나믹 랜덤 메모리(DDR－SDRRAM)의 주파수의 1/10 정도로 삭감하고, 또한 마이크로 펌프 및 실리콘 인터 포더를 사용 함으로써 I/O 어레이 단자에 종속되는 부가를 경감하기 때문에, 소비 전력을 큰폭으로 삭감할 수 있다.That is, in this embodiment, it becomes a semiconductor device with a high transfer rate between chips. In addition, by reducing the frequency of the semiconductor device, for example, about 1/10 of the frequency of DDR (Double'Data® Rate) Synchronous Dynamic Random Memory (DDR-SDRRAM) of the same performance, and using a micropump and a silicon interposer, Since the addition dependent on the / O array terminal is reduced, the power consumption can be greatly reduced.

한편, 통상의 반도체칩(반도체집적회로 칩)과 기판(배선칩)을 펌프를 통해 접속하는 필립 칩 실장의 경우에는, 접속 후의 열변형이나 충격에 의해 펌프에 응력이 걸리는 것이 잘 알려져 있다. 이 때문에, 상기 펌프에서의 응력 집중을 완화시키는 것으로, 반도체칩과 기판과의 밀착성을 향상시키기 위해서, 반도체칩과 기 판의 사이에 예컨대 엑폭시계의 언더 필 수지를 충전시키는 방법이 일반적이다.On the other hand, in the case of the Philip chip mounting which connects a normal semiconductor chip (semiconductor integrated circuit chip) and a board | substrate (wiring chip) via a pump, it is well known that a stress is applied to a pump by heat deformation and an impact after connection. For this reason, in order to reduce the stress concentration in the said pump, in order to improve the adhesiveness of a semiconductor chip and a board | substrate, the method of filling the underfill resin of an epoxy clock, for example between a semiconductor chip and a board | substrate is common.

이 때문에, 기억장치칩(20) 및 ASIC(30) 등의 반도체칩의 패드 형성면(각 칩 간의 간격)에는, 언더 필 수지가 충전되고 있다. 상기 언더 필 수지를 충전할 때, 반도체칩의 형상, 배치 위치 관계에 따라 반도체칩의 최외집(崔外集)에 대해 가장 근처에 위치하는 패드간(펌프를 형성한 경우 펌프 사이)에는 언더 필 수지가 흘러 들어가기 어렵고, 언더 필 수지가 충전되지 않는 공 간격(보이드)이 형성되는 일이 있다. 이러한 언더 필 수지의 공 간격이 있는 경우, 실장시의 리플로우 등의 열처리로 맞붙어 이웃하는 패드(혹은 펌프) 사이가 쇼트해 버리는 일이 있다.For this reason, underfill resin is filled in the pad formation surface (space | interval between each chip) of semiconductor chips, such as the memory chip 20 and the ASIC 30. As shown in FIG. When filling the underfill resin, underfill between pads (between pumps when a pump is formed) located closest to the outermost collection of the semiconductor chip according to the shape and arrangement position of the semiconductor chip. Resin is hard to flow and the void space (void) which an underfill resin is not filled may be formed. When there is such an empty space of the underfill resin, it may be shorted between adjacent pads (or pumps) by joining by heat treatment such as reflow during mounting.

또한, 반도체칩의 최외주의 펌프는, 웨이퍼로부터 각 조각으로의 다이싱 공정이나 마운트 공정에서 기계적인 충격의 영향을 받기 쉽기 때문에, 일부 펌프가 빠지는 등 펌프 형성의 완성비율이 낮아지고, SIP 칩 전체로서의 완성비율에 영향이 크게된다하는 문제도 있다.In addition, since the outermost pump of the semiconductor chip is susceptible to mechanical impact during the dicing process and mounting process from the wafer to each piece, the completion rate of pump formation such as some pumps are dropped, and the SIP chip is reduced. There is also a problem in that the completion ratio as a whole is greatly influenced.

따라서, 본 실시형태에서는, ASIC(30)의 주면 가장자리를 따라 전원용 패드(32)를 배설, 즉 칩 주면 최외주(가장자리)에 대해 가장 근처에 위치하는 패드를 모두 전원용 패드(32)로 하고 있다. 전원용 패드(32)는, 신호의 전달에 사용하는 접속 패드와 달리, 전원 공급이나 접지를 목적으로 하고 있기 때문에, 맞붙어 이웃하는 패드(또는 펌프) 사이가 쇼트하고 있어도 칩의 기능에 영향을 주지 않는다. 이 때문에, 상기 패드간에 언더 필 수지가 충전되지 않아도, 칩 사이의 접속 불량을 확실하게 방지할 수 있다. 또, 펌프 형성 완성비율도 떨어지지 않고, SIP 칩 전체로서의 높은 완성비율도 실현될 수 있다.Therefore, in this embodiment, the pad 32 for power supply is arrange | positioned along the main surface edge of the ASIC 30, ie, the pad located nearest to the outermost periphery (edge) of a chip main surface is made into the power supply pad 32. . Unlike the connection pad used for signal transmission, the power supply pad 32 is intended for power supply or grounding, and therefore does not affect the function of the chip even if the pads (or pumps) adjacent to each other are shorted together. . For this reason, even if the underfill resin is not filled between the said pads, the connection defect between chips can be prevented reliably. Moreover, the pump formation completion rate does not fall, and the high completion rate as the whole SIP chip can also be realized.

제2 실시형태2nd Embodiment

도 6은 제2 실시형태와 관련되는 반도체 장치를 도시하는 개략 단면도이다. 도 7A는 제2 실시형태와 관련되는 배선칩의 제1 주면을 도시하는 평면도이다. 도 7B는 제2 실시형태와 관련되는 배선칩의 제2 주면을 도시하는 평면도이다. 도 8은 제2 실시형태와 관련되는 기억장치칩을 도시하는 평면도이다. 도 9는 제2 실시형태와 관련되는 ASIC를 도시하는 평면도이다.6 is a schematic cross-sectional view showing a semiconductor device according to the second embodiment. 7A is a plan view showing a first main surface of a wiring chip according to the second embodiment. 7B is a plan view illustrating a second main surface of a wiring chip according to the second embodiment. 8 is a plan view showing a memory chip according to the second embodiment. 9 is a plan view showing an ASIC according to the second embodiment.

본 실시형태와 관련되는 반도체 장치(101)는, 상기 기억장치칩(20)이 반도체패키지 기판(60)과 접하도록, 적층 칩(50)을 반도체패키지 기판(60)상에 배치함과 동시에, 반도체패키지 기판(60) 상에 설치된, 외부로부터 전원 접속, 접지하기 위한 패드(61)와 배선칩(10)의 외부 접속용 패드(12B)를 와이어(42)를 통해 전기적으로 접속하고 있다.In the semiconductor device 101 according to the present embodiment, the stacked chip 50 is disposed on the semiconductor package substrate 60 so that the storage device chip 20 is in contact with the semiconductor package substrate 60. The pad 61 for connecting and grounding the power supply from the outside to the semiconductor package substrate 60 and the pad 12B for external connection of the wiring chip 10 are electrically connected through the wire 42.

배선칩(10)은, 도 7A 및 도 7B에 도시한 바와 같이, 도시하지 않은 배선층에 형성되는 금속배선(예컨대 알루미늄선이나 동선 등)을 통해, 관통 전극(14)의 일단과 기억장치칩(20) 실장용의 접속 패드(11A)가 전기적으로 접속되고, 또한 관통 전극(14)의 타단과 ASIC(30) 실장용의 접속 패드(11B)가 전기적으로 접속되고, 각각 배선칩(10)의 제1 주면(10A) 및 제2 주면(10B) 상에서 격자 상태로 군을 이루고 있다.As shown in FIGS. 7A and 7B, the wiring chip 10 is connected to one end of the through electrode 14 and the memory device chip through a metal wiring (for example, aluminum wire or copper wire) formed in a wiring layer (not shown). 20) The connecting pads 11A for mounting are electrically connected, and the other end of the through electrode 14 and the connecting pads 11B for mounting the ASIC 30 are electrically connected to each other. The group is formed in a lattice state on the first main surface 10A and the second main surface 10B.

배선칩(10)의 제2 주면(10B)에는, 도 7B에 도시한 바와 같이, ASIC(30) 실장용의 접속 패드(11B)의 주위를 둘러싸듯이, ASIC(30)의 전원용 패드(32)와 전기적으로 접속되는 전원용 패드(12A)가 1열로 배설되고 있다. 그리고, 더하여 전원 용 패드(12A)의 주위를 둘러싸듯이, 배선칩(10)의 제2 주면(10B)의 가장자리를 따라, 외부 접속용 패드(12B)도 2열로 배설되고 있다. 전원용 패드(12A)와 외부 접속용 패드(12B)는, 배선칩(10)의 제2 주면(10B)에 설치된 도시하지 않은 배선층의 금속배선(예컨대, 알루미늄선이나 동선 등)을 통해 전기적으로 접속되고 있다.As shown in FIG. 7B, the second main surface 10B of the wiring chip 10 surrounds the periphery of the connection pad 11B for mounting the ASIC 30. The pad 32 for power supply of the ASIC 30 is provided. The power supply pads 12A electrically connected to each other are arranged in one row. In addition, the outer connection pads 12B are also arranged in two rows along the edges of the second main surface 10B of the wiring chip 10 so as to surround the power supply pads 12A. The power supply pad 12A and the external connection pad 12B are electrically connected through metal wiring (for example, aluminum wire or copper wire, etc.) of a wiring layer (not shown) provided on the second main surface 10B of the wiring chip 10. It is becoming.

기억장치칩(20)은, 도 6 및 도 8에 도시한 바와 같이, 접속 패드(21)가 주면의 중앙부에 격자 상태로 배열되고 있다. 접속 패드(21)는 배선칩(10)의 접속 패드(11A)(패드 개구부)와 서로 마주보도록 배치되어 있다.In the memory device chip 20, as shown in Figs. 6 and 8, the connection pads 21 are arranged in a lattice state at the center of the main surface. The connection pads 21 are arranged to face the connection pads 11A (pad openings) of the wiring chip 10.

기억장치칩(20)의 접속 패드(21)는, 도 8에 도시한 바와 같이, 배선칩(10)의 접속 패드(11A)와 동일하게 격자 상태로 배열되어 군을 이루고 있다. 그리고, 그 바로 아래(칩 두께 방향 바로 아래)에 접속 패드(21)와 전기적으로 접속된 입출력회로를 포함한 단위 셀 영역(25)이 배설되고 있다.As shown in FIG. 8, the connection pads 21 of the memory chip 20 are arranged in a lattice state in the same manner as the connection pads 11A of the wiring chip 10. A unit cell region 25 including an input / output circuit electrically connected to the connection pad 21 is disposed just below the chip thickness direction.

기억장치칩(20)은, 배선칩(10)과 상기 패드(패드 개구부) 쌍이 서로 마주보도록 배치되고, 패드 사이가 펌프(40)로 물리적으로 접속되며, 또한 전기적으로 접속되고, 배선칩(10)의 제1 주면(10A) 상에 필립 칩 실장되고 있다.The memory chip 20 is arranged such that the wiring chip 10 and the pad (pad opening) pair face each other, and the pads are physically connected and electrically connected to each other by the pump 40. Philip chip is mounted on 10 A of 1st main surfaces of the ().

ASIC(30)는, 도 6 및 도 9에 도시한 바와 같이, 접속 패드(31)가 주면의 중앙부에 격자 상태로 배열되고 있다. 또, ASIC(30)에는, 접속 패드(31)를 둘러싸듯이, 주면의 가장자리를 따라 전원용 패드(32)가 1열로 배설되고 있다. 접속 패드(31)는 배선칩(10)의 접속 패드(11B)와 서로 마주보도록 배치되어 있다. 그리고, 전원용 패드(32)는 배선칩(10)의 전원용 패드(12A)와 서로 마주보도록 배치되어 있다. 또한, 전원용 패드(32)는, ASIC(30) 및 기억장치칩(20)으로의 전원 접 속, 지용의 접속 패드이다.In the ASIC 30, as shown in Figs. 6 and 9, the connection pads 31 are arranged in a lattice state at the center of the main surface. In addition, in the ASIC 30, the power supply pads 32 are arranged in a row along the edge of the main surface so as to surround the connection pad 31. The connection pads 31 are arranged to face each other with the connection pads 11B of the wiring chip 10. The power supply pads 32 are disposed to face the power supply pads 12A of the wiring chip 10. The power supply pad 32 is a connection pad for power supply connection and support to the ASIC 30 and the memory chip 20.

ASIC(30)의 접속 패드(31)는, 도 9에 도시한 바와 같이, 배선칩(10)의 접속 패드(11B)와 동일하게 격자 상태로 배열되어 군을 이루고 있다. 그리고, 그 바로 아래(칩 두께 방향 바로 아래)에 접속 패드(31)와 전기적으로 접속된 입출력회로를 포함한 단위 셀 영역(35)이 배설되고 있다.As shown in FIG. 9, the connection pads 31 of the ASIC 30 are arranged in a lattice state similarly to the connection pads 11B of the wiring chip 10 to form a group. A unit cell region 35 including an input / output circuit electrically connected to the connection pad 31 is provided immediately below the chip thickness direction.

ASIC(30)는, 배선칩(10)과 패드(패드 개구부) 쌍이 서로 마주보도록 배치되고, 패드 사이가 펌프(40)로 물리적으로 접속되거나 또는 전기적으로 접속되며, 배선칩(10)의 제2 주면(10B) 상에 필립 칩 실장되고 있다.The ASIC 30 is arranged such that the wiring chip 10 and the pad (pad opening) pair face each other, and the pads are physically connected or electrically connected to each other by the pump 40, and the second of the wiring chip 10 is provided. Philip chip is mounted on the main surface 10B.

이들 이외의 구성은, 제1 실시형태와 동일한 것으로 설명을 생략 한다.The configuration other than these is the same as that of 1st Embodiment, and abbreviate | omits description.

이상 설명한 본 실시형태에서도, 기억장치칩(20) 및 ASIC(30)에서 외부(서로의 칩)와의 접속을 유도하기 위해 접속 패드(21, 31) 마다 입출력회로(입력회로(27, 37), 출력회로(26, 36))를 배설하고, 이들을 어레이 상태(본 실시형태에서는 격자 상태)로 배열하고 있다. 즉, 상기 입출력회로를 포함한 단위 셀 영역(25, 35)를 어레이 상태로 배열하고, I/O 어레이(입출력영역(24, 34))를 구성하고 있다. 이 때문에, 칩에 다비트의 I/O 어레이(어레이 상태로 배열된 단위 셀 영역으로 구성되는 입출력영역(24, 34))를 실현할 수 있고, 예컨대 256-4096비트의 비트폭을 가지는 기억장치칩(20) 및 ASIC(30)가 되고 있다. 따라서, 주파수를 상승시키지 않고, 노이즈나 접속 배선의 크로스토크 등이 발생하지 않으며, 버스 간의 전송률을 비약적으로 개선할 수 있다.Also in this embodiment described above, input / output circuits (input circuits 27 and 37) for each of the connection pads 21 and 31 in order to induce the connection between the storage device chip 20 and the ASIC 30 to the outside (chips of each other). The output circuits 26 and 36 are arranged and arranged in an array state (lattice state in this embodiment). That is, the unit cell areas 25 and 35 including the input / output circuits are arranged in an array state, and an I / O array (input / output areas 24 and 34) is formed. For this reason, a multi-bit I / O array (input / output areas 24 and 34 composed of unit cell areas arranged in an array state) can be realized on a chip, for example, a storage device chip having a bit width of 256 to 4096 bits ( 20) and ASIC (30). Therefore, noise and crosstalk of the connection wiring do not occur without raising the frequency, and the transfer rate between the buses can be dramatically improved.

그리고, I/O 어레이(입출력영역(24, 34))을 각각 가지는 기억장치칩(20) 및 ASIC(30)를, 서로의 I/O 어레이(입출력영역(24, 34))을 대향시키면서, 관통 전극(14)를 통해 전기적으로 접속하고, 배선칩(10)의 제1 주면(10A) 및 제2 주면(10B)에 각각 실장하고 있다. 이 때문에, 기억장치칩(20) 및 ASIC(30)의 I/O 어레이(입출력영역(24, 34)) 서로간의 거리가 최단이 되는 것과 함께, 배선으로서의 관통 전극(14)의 길이(배선칩(10)의 두께 방향 길이)도 실질적으로 그 거리와 동일하게 되어 최단 접속이 유도되며, 버스 간의 전송률을 한층 더 개선할 수 있다.The memory chips 20 and ASIC 30 each having an I / O array (input / output areas 24 and 34) are opposed to each other, while the I / O arrays (input / output areas 24 and 34) are opposed to each other. It electrically connects through the through electrode 14, and is mounted in the 1st main surface 10A and the 2nd main surface 10B of the wiring chip 10, respectively. For this reason, the distance between the I / O arrays (input / output areas 24 and 34) of the memory device chip 20 and the ASIC 30 becomes the shortest, and the length of the through electrode 14 as the wiring (wiring chip). The thickness direction length (10) is also substantially equal to the distance, leading to the shortest connection and further improving the transfer rate between the buses.

즉, 본 실시형태에서는, 서로의 칩 사이의 전송률이 높은 반도체 장치가 된다. 또, 반도체 장치의 주파수를, 예컨대 동일성능의 DDR(Double　Data　Rate) 싱크로노우스 다이나믹 랜덤 메모리(DDR－SDRRAM)의 주파수의 1/10 정도로 삭감하고, 또한 마이크로 펌프 및 실리콘 인터 포더를 사용 함으로써 I/O 어레이 단자에 종속되는 부가를 경감하기 때문에, 소비 전력을 큰폭으로 삭감할 수 있다.That is, in this embodiment, it becomes a semiconductor device with a high transfer rate between each chip. In addition, by reducing the frequency of the semiconductor device, for example, about one tenth of the frequency of DDR (Double'Data® Rate) Synchronous Dynamic Random Memory (DDR-SDRRAM) of the same performance, and using a micropump and a silicon interposer, Since the addition dependent on the / O array terminal is reduced, the power consumption can be greatly reduced.

또한, 어느 실시형태에서도, 복수의 반도체칩을 집적하는 것이 가능하게 되기 위해, 휴대전화, PDA, 스틸 사진기, 디지털 비디오 카메라, 손목시계형 휴대 기기 등, 소 용적화 리스트 및 소 소비전력을 지향하는 시스템의 실장에 유효하다. 더욱이 고속의 내부버스를 구성할 수 있음에 따라 그래픽 칩 관련, 퍼스널컴퓨터 등의 시스템의 소형화, 고성능화에 유효하다.In addition, in any of the embodiments, in order to be able to integrate a plurality of semiconductor chips, a mobile device, a PDA, a still camera, a digital video camera, a wrist watch-type portable device, etc. Valid for system implementation. Moreover, since a high-speed internal bus can be configured, it is effective for miniaturization and high performance of systems such as graphic chips and personal computers.

본 발명에 의하면, 노이즈나 크로스토크가 발생하지 않고, 칩 간의 전송률을 향상시키는 것이 가능한 반도체 장치를 제공할 수 있다.According to the present invention, a semiconductor device capable of improving the transfer rate between chips without generating noise or crosstalk can be provided.

Claims (2)

칩 두께 방향으로 관통하는 복수의 관통 전극을 가지는 배선칩과,A wiring chip having a plurality of through electrodes penetrating in the chip thickness direction; 주면에 어레이 상태로 배열된 제1 접속패드군을 포함하고, 또한 상기 제1 접속패드군의 패드마다 상기 패드와 전기적으로 접속한 제1 입출력회로를 상기 패드의 바로 아래에 배설하고, 또한 상기 패드와 함께 상기 제1 입출력회로를 어레이 상태로 배열한 제1 입출력영역을 포함하는 제1 반도체칩과,A first input / output circuit group including a first connection pad group arranged in an array state on a main surface thereof, and electrically connected to the pad for each pad of the first connection pad group, immediately below the pad; And a first semiconductor chip including a first input / output area in which the first input / output circuit is arranged in an array state; 주면에 어레이 상태로 배열된 제2 접속패드군을 포함하고, 또한 상기 제2 접속패드군의 패드마다 상기 패드와 전기적으로 접속한 제2 입출력회로를 상기 패드의 바로 아래에 배설하고, 또한 상기 패드와 함께 상기 제2 입출력회로를 어레이 상태로 배열한 제2 입출력영역을 포함하는 제2 반도체칩A second input / output circuit group including a second connection pad group arranged in an array state on a main surface thereof, and electrically connected to the pad for each pad of the second connection pad group, directly below the pad; And a second semiconductor chip including a second input / output area in which the second input / output circuit is arranged in an array state. 을 포함하고,Including, 상기 배선칩을 통해 상기 제1 입출력영역과 상기 제2 입출력영역이 대향하고, 또한 상기 복수의 각 관통 전극을 통해 상기 제1 접속패드군의 각 패드와 상기 제2 접속패드군의 각 패드가 각각 전기적으로 접속하도록, 제1 반도체칩 및 제2 반도체칩을 상기 배선칩의 제1 주면 및 제2 주면에 각각 실장하는 것을 특징으로 하는 반도체 장치.The first input / output area and the second input / output area face each other through the wiring chip, and each pad of the first connection pad group and each pad of the second connection pad group are respectively connected to the plurality of through electrodes. And a first semiconductor chip and a second semiconductor chip are mounted on the first main surface and the second main surface of the wiring chip so as to be electrically connected. 제1항에 있어서,The method of claim 1, 제1 반도체칩은 소정 비트씩 패럴렐(parallel)로 신호를 입출력하는 기억 수단을 포함하는 기억장치칩이고,The first semiconductor chip is a storage device chip including a storage means for inputting and outputting signals in parallel at predetermined bits. 제2 반도체칩은 기억장치칩과 소정 비트씩 패럴렐로 신호를 입출력하는 특정 용도용 이론회로칩인 것을 특징으로 하는 반도체 장치.And the second semiconductor chip is a theoretical circuit chip for a specific use which inputs and outputs parallel signals at predetermined bits.
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