KR20100006127A - Jig, apparatus and method for inspecting semiconductor chip, and manufacturing method of semiconductor device - Google Patents
Jig, apparatus and method for inspecting semiconductor chip, and manufacturing method of semiconductor device Download PDFInfo
- Publication number
- KR20100006127A KR20100006127A KR1020090061537A KR20090061537A KR20100006127A KR 20100006127 A KR20100006127 A KR 20100006127A KR 1020090061537 A KR1020090061537 A KR 1020090061537A KR 20090061537 A KR20090061537 A KR 20090061537A KR 20100006127 A KR20100006127 A KR 20100006127A
- Authority
- KR
- South Korea
- Prior art keywords
- carrier tape
- semiconductor chip
- inspection
- region
- jig
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
- G01R31/2806—Apparatus therefor, e.g. test stations, drivers, analysers, conveyors
- G01R31/2808—Holding, conveying or contacting devices, e.g. test adapters, edge connectors, extender boards
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Abstract
Description
본 발명은, 반도체 칩의 검사용 지그, 검사 장치 및 검사 방법, 그리고 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a jig for inspection of a semiconductor chip, an inspection apparatus and an inspection method, and a manufacturing method of a semiconductor device.
최근, 액정 디스플레이의 드라이버 회로 등에는, TAB (Tape Automated Bonding) 테이프로 불리는 캐리어 테이프에 반도체 칩을 실장한 반도체 제품이 사용되고 있다. 이런 종류의 반도체 칩의 전기 특성 시험에 있어서는, 길이가 긴 캐리어 테이프에 다수의 반도체 칩을 실장한 상태에서 실시하는 것이 일반적이다. 캐리어 테이프에는 도체 패턴이 길이 방향으로 나열되어 미리 반복 형성되어 있고, 다수의 반도체 칩이 도체 패턴에 대해 각각 실장된다.BACKGROUND ART In recent years, semiconductor products in which semiconductor chips are mounted on carrier tapes called TAB (Tape Automated Bonding) tapes have been used for driver circuits of liquid crystal displays. In the electrical property test of this kind of semiconductor chip, it is common to carry out in the state which mounted many semiconductor chips in the long carrier tape. In the carrier tape, conductor patterns are arranged in the longitudinal direction in advance and repeatedly formed, and a plurality of semiconductor chips are mounted on the conductor patterns, respectively.
전기 특성의 검사 결과, 양품으로 판단된 반도체 칩은 TAB 테이프로부터 잘라 내어져, TAB 가 부착된 반도체 장치로서 개편화 (個片化) 되어 액정 패널 등에 실장된다.As a result of the inspection of the electrical characteristics, the semiconductor chip judged as good quality is cut out from the TAB tape, and separated into a TAB-attached semiconductor device and mounted on a liquid crystal panel or the like.
전기적 특성의 양품, 불량품 검사는, 반도체 칩과의 사이에서 검사 신호를 주고 받는 프로브에 캐리어 테이프를 갖다 댄 상태에서 실시한다. 이와 같은 검사에 사용하는 치공구 (治工具) 류의 하나로서, 흡착 플레이트로 불리는 검사용 지그 (Jig) 가 있다.The inspection of the good and defective products of electrical characteristics is carried out with a carrier tape attached to a probe that sends an inspection signal to and from a semiconductor chip. As one of the tools used for such an inspection, there exists an inspection jig called an adsorption plate.
흡착 플레이트는, 캐리어 테이프를 진공 흡착하여 위치 결정한 데다가, 반도체 칩에 접속된 테스트 패드를 프로브에 갖다 대어 전기적으로 접속시키기 위한 지그이다.The suction plate is a jig for vacuum-adsorbing and positioning the carrier tape and for electrically connecting a test pad connected to a semiconductor chip to the probe.
이러한 검사용 지그에 관해서는, 도 7 에 나타내는 프레셔 플레이트 (201) 가 알려져 있다 (하기 특허 문헌 1 을 참조). 프레셔 플레이트 (201) 에는, 소정의 간격마다 형성된 디바이스 홀 (202 ∼ 206) 의 주위에 각각 흡착 구멍 (212) 이 형성되어 있다. 그리고, 흡착 구멍 (212) 을 진공화함으로써, 캐리어 테이프를 가압면 (207 ∼ 209) 에 대해 흡착 유지할 수 있다.Regarding such inspection jig, the
이 프레셔 플레이트 (201) 는, 검사 대상의 반도체 칩의 퇴피 (退避) 부가 되는 디바이스 홀 (204) 의 주위에는 흡착 구멍을 형성하지 않고, 그 전후의 디바이스 홀 (202, 203, 205, 206) 에 대해서는 주위에 흡착 구멍 (212) 을 각각 형성하고 있다.The
특허 문헌 1: 일본 공개특허공보 2006-250855 호Patent Document 1: Japanese Unexamined Patent Publication No. 2006-250855
그러나, 상기 특허문헌 1 에 기재된 프레셔 플레이트 (201) 는 검사 대상이 되는 반도체 칩에 대응되는 디바이스 홀 (204) 의 주위에 흡착 구멍이 형성되어 있지 않다. 이 때문에, 당해 반도체 칩의 근방에 대해서는 캐리어 테이프의 흡착력이 약하여, 테스트 패드와 프로브의 접촉이 양호하게 실시되지 않는다는 문제가 있었다.However, in the
이에 대하여, 상기 프레셔 플레이트 (201) 에 있어서, 디바이스 홀 (204) 의 주위에도 동일하게 흡착 구멍 (212) 을 형성한 경우에도, 역시 테스트 패드와 프로브 사이에 접촉 불량이 발생될 우려가 있다. 이것은 흡착 구멍 (212) 이 캐리어 테이프의 테스트 패드 바로 위에 형성되었다는 점에서 기인한다. 즉, 캐리어 테이프의 진공 흡인 (吸引) 시에는, 검사 대상이 되는 반도체 칩의 테스트 패드가 빨려 올라가 프로브와의 접촉 상태가 변동되고, 검사 신호의 주고 받음이 불균일해지기 때문이다.On the other hand, in the
한편, 종래의 검사용 지그는 반도체 칩이나 도체 패턴의 형상이나 치수에 따라, 캐리어 테이프마다 전용 설계할 필요가 있었다. 왜냐하면, 테스트 패드를 포함하는 도체 패턴을 흡착하면 상기와 같이 프로브와 테스트 패드의 접촉 상태가 변동되어, 양품의 반도체 칩이 불량품으로 판정될 우려가 있기 때문이다.On the other hand, the conventional inspection jig needed to be designed exclusively for each carrier tape according to the shape and dimensions of the semiconductor chip and the conductor pattern. This is because, when the conductive pattern including the test pad is adsorbed, the contact state between the probe and the test pad is changed as described above, so that the semiconductor chip of good quality may be judged as defective.
이 때문에, 종래의 검사용 지그의 흡착 구멍은 디자인이 상이한 캐리어 테이프의 품종마다 개별적으로 설계할 필요가 있었다. 따라서, 지그 자체의 설계 및 제작비 이외에, 다수의 지그 관리 비용이나, 상이한 캐리어 테이프를 전기 특성을 검사할 때마다 지그를 교체하는 작업 비용 등이 방대해졌다.For this reason, the adsorption hole of the conventional inspection jig needed to be designed individually for each kind of carrier tape from which a design differs. Therefore, in addition to the design and manufacturing cost of the jig itself, a large number of jig management costs, an operation cost of replacing the jig every time the electrical characteristics of different carrier tapes are inspected, and the like become enormous.
본 발명의 검사용 지그는, 모두 띠 형상으로 형성된, 반도체 칩 및 상기 반도체 칩과 전기적으로 접속된 도체 패턴이 주행 방향으로 반복 배치된 디바이스 영역과, 상기 디바이스 영역의 측방에 형성되어 복수의 스프로킷 (sprocket) 홀이 상기 주행 방향으로 나열 형성된 비디바이스 영역을 구비하는 캐리어 테이프를, 프로브에 가압하여 상기 반도체 칩의 특성 검사를 실시하는 검사용 지그로서, 상기 캐리어 테이프를 가압하는 가압면을 구비함과 함께, 상기 가압면이 상기 비디바이스 영역으로서 상기 스프로킷 홀이 형성되어 있지 않은 영역에 대향하는 위치에, 상기 캐리어 테이프를 흡착하는 흡착 구멍의 개구부를 가지고 있다.The inspection jig of the present invention is a device region in which all of the semiconductor chip and the conductor pattern electrically connected to the semiconductor chip, which are formed in a band shape, are repeatedly arranged in the traveling direction, and are formed on the side of the device region to form a plurality of sprockets ( an inspection jig for pressing a carrier tape having a non-device region formed with a sprocket hole arranged in the travel direction to inspect a characteristic of the semiconductor chip by pressing a probe, the pressing jig having a pressing surface for pressing the carrier tape; At the same time, the pressing surface has an opening of an adsorption hole for adsorbing the carrier tape at a position facing the region where the sprocket hole is not formed as the non-device region.
상기 발명에 있어서, 주행 방향이란 캐리어 테이프의 길이 방향이다. 또, 측방이란, 주행 방향에 대해 교차되는 방향을 의미한다.In the said invention, a running direction is the longitudinal direction of a carrier tape. Moreover, a side means the direction which cross | intersects with respect to a running direction.
또, 디바이스 영역 및 비디바이스 영역은 각각 캐리어 테이프의 주행 방향으로 띠 형상으로 연장되는 영역이다.In addition, the device region and the non-device region are regions extending in a band shape in the traveling direction of the carrier tape, respectively.
본 발명에 있어서, 디바이스 영역이란, 반복 배치된 반도체 칩 및 도체 패턴을 포함하는 최소폭의 띠 형상 영역을 의미한다. 그리고, 비디바이스 영역이란, 캐리어 테이프 중 디바이스 영역을 제외한 영역을 말한다.In the present invention, the device region means a band-shaped region having a minimum width including a semiconductor chip and a conductor pattern repeatedly arranged. In addition, a non-device area means the area | region except a device area | region in carrier tape.
구체적으로는, 반도체 칩이나 도체 패턴이 캐리어 테이프 상에 일렬로 나열되어 반복 배치되어 있는 경우에는, 디바이스 영역은 1 개의 띠 형상으로 형성되 고, 비디바이스 영역은 디바이스 영역의 편측 또는 양측으로 연장되는 띠 형상으로 형성된다. 또, 반도체 칩이나 도체 패턴이 캐리어 테이프 상에 복수열로 나열되어 배치된 경우, 디바이스 영역은 복수개의 띠 형상으로 형성된다. 그리고, 비디바이스 영역은 디바이스 영역끼리의 사이, 또는 폭 방향의 단부 (端部) 측에 1 개 또는 2 개 이상의 띠 형상으로 형성된다.Specifically, in the case where the semiconductor chips or the conductor patterns are arranged in a row on the carrier tape and are arranged repeatedly, the device regions are formed in one band shape, and the non-device regions extend in one side or both sides of the device region. It is formed into a shape. In the case where semiconductor chips or conductor patterns are arranged in a plurality of rows on a carrier tape, the device regions are formed in a plurality of strips. The non-device regions are formed in one or two or more strips between the device regions or on the end side in the width direction.
또 본 발명의 검사용 지그는, 보다 구체적인 실시형태로서, 복수의 상기 개구부가 상기 주행 방향으로 등간격으로 나열 형성되어 있어도 된다.The inspection jig of the present invention may be formed as a more specific embodiment in which a plurality of the openings are arranged side by side at equal intervals in the traveling direction.
또 본 발명의 검사용 지그는, 보다 구체적인 실시형태로서, 복수의 상기 개구부가 상기 주행 방향으로 나열되어 직선 상에 형성되어, 상기 개구부가 나열된 직선과, 상기 스프로킷 홀이 나열된 직선이 대향하여 형성되어 있어도 된다.Moreover, the inspection jig of this invention is a more specific embodiment, Comprising: The said some opening part is lined up in the said travel direction, and is formed in a straight line, The straight line which the said opening part is arranged, and the straight line which the said sprocket hole is arranged facing is formed, You may be.
또 본 발명의 검사용 지그는, 보다 구체적인 실시형태로서, 상기 개구부가 상기 주행 방향으로 서로 인접하는 상기 스프로킷 홀끼리의 중간 위치에 대향하여 형성되어 있어도 된다.Moreover, as a specific embodiment, the inspection jig of this invention may be formed facing the intermediate position of the said sprocket holes which adjoin each other in the said running direction.
상기 발명에 있어서, 인접하는 스프로킷 홀의 중간 위치란, 당해 스프로킷 홀의 중심끼리를 연결하는 선분의 엄밀한 중앙을 반드시 의미하는 것이 아니고, 본 발명의 효과가 발휘되는 한, 그 주위에 소정의 넓이를 포함한다.In the said invention, the intermediate position of the adjacent sprocket hole does not necessarily mean the exact center of the line segment which connects the centers of the said sprocket holes, and includes the predetermined area around it as long as the effect of this invention is exhibited. .
또 본 발명의 검사용 지그는, 보다 구체적인 실시형태로서, 상기 개구부가 상기 가압면 중, 상기 비디바이스 영역으로서 상기 스프로킷 홀이 형성되어 있지 않은 영역에 대향하는 위치에만 형성되어 있어도 된다.Moreover, as a specific embodiment, the inspection jig of this invention may be formed only in the position which the said opening part opposes the area | region in which the said sprocket hole was not formed as the said non-device area | region in the said press surface.
또 본 발명의 검사용 지그는, 보다 구체적인 실시형태로서, 상기 가압면이 상기 반도체 칩에 대향하는 위치에 디바이스 홀을 가져도 된다.Moreover, the inspection jig of this invention may have a device hole in the position which the said pressing surface opposes the said semiconductor chip as more specific embodiment.
또 본 발명의 반도체 칩의 검사 장치는, 상기 검사용 지그와, 회전치 (回轉齒) 를 상기 스프로킷 홀에 걸어 맞춰서 상기 캐리어 테이프를 상기 주행 방향으로 이송시키는 스프로킷과, 상기 검사용 지그를 상기 캐리어 테이프에 대해 승강 구동하는 승강 장치와, 상기 흡착 구멍을 진공 흡인하여 상기 캐리어 테이프를 상기 개구부에 흡착시키는 흡인 장치와, 상기 검사용 지그에 흡착된 상기 캐리어 테이프가 닿아, 상기 반도체 칩과의 사이에서 검사 신호를 주고 받는 프로브를 구비한다.Moreover, the test | inspection apparatus of the semiconductor chip of this invention is equipped with the said test jig, the sprocket which aligns a rotation value with the said sprocket hole, and conveys the said carrier tape to the said travel direction, and the said test jig to the said carrier The lifting device which lifts and drives the tape, the suction device which vacuum- suctions the said adsorption hole, and adsorb | sucks the said carrier tape to the said opening part, and the said carrier tape adsorb | sucked by the said test jig, touches with the said semiconductor chip, It is provided with a probe for sending and receiving a test signal.
상기 발명에 있어서, 흡착 구멍을 진공 흡인하는 것은, 흡착 구멍의 내부를 분위기압 이하의 부압 (負壓) 으로 하는 것을 의미하고, 그 진공도는 특별히 한정되는 것은 아니다.In the said invention, vacuum-suctioning a suction hole means making the inside of a suction hole into the negative pressure below atmospheric pressure, The vacuum degree is not specifically limited.
또 본 발명의 반도체 칩의 검사 방법은, 모두 띠 형상으로 형성된, 반도체 칩 및 상기 반도체 칩과 전기적으로 접속된 도체 패턴이 주행 방향으로 반복 배치된 디바이스 영역과, 상기 디바이스 영역의 측방에 형성되어 복수의 스프로킷 홀이 상기 주행 방향으로 나열 형성된 비디바이스 영역을 구비하는 캐리어 테이프를 사용하여 상기 반도체 칩을 검사하는 검사 방법으로서, 상기 비디바이스 영역이고, 또한 상기 스프로킷 홀이 형성되어 있지 않은 영역을 진공 흡착하여, 상기 캐리어 테이프를 위치 결정하는 흡착 공정과, 위치 결정된 상기 캐리어 테이프를 프로브에 가압하여, 상기 반도체 칩의 특성 검사를 실시하는 검사 공정을 포함한다.Moreover, the test | inspection method of the semiconductor chip of this invention is a device area | region in which both the semiconductor chip and the conductor pattern electrically connected with the said semiconductor chip formed in strip shape were repeatedly arrange | positioned in the travel direction, and it is formed in the side of the said device area, An inspection method for inspecting the semiconductor chip using a carrier tape having a non-device region in which sprocket holes are formed in the traveling direction, wherein the non-device region and the region in which the sprocket hole is not formed are vacuum suctioned. And an adsorption step of positioning the carrier tape, and an inspection step of pressing the positioned carrier tape against a probe to inspect the characteristics of the semiconductor chip.
상기 발명에 있어서, 진공 흡착하는 것은, 부압을 이용하여 캐리어 테이프를 흡착하는 것을 의미하고, 그 진공도는 특별히 한정되는 것은 아니다.In the said invention, vacuum adsorption means adsorb | sucking a carrier tape using a negative pressure, The vacuum degree is not specifically limited.
또 본 발명의 반도체 장치의 제조 방법은, 모두 띠 형상으로 형성된, 도체 패턴이 반복 배치된 디바이스 영역과, 상기 디바이스 영역의 측방에 형성되어 스프로킷 홀이 반복 배치된 비디바이스 영역을 구비하는 캐리어 테이프의 상기 도체 패턴에 각각 반도체 칩을 접합하는 실장 공정과, 상기 캐리어 테이프 중, 상기 비디바이스 영역이고, 또한 상기 스프로킷 홀이 형성되어 있지 않은 영역을 진공 흡착하여, 상기 캐리어 테이프를 위치 결정하는 흡착 공정과, 위치 결정된 상기 캐리어 테이프를 프로브에 가압하여, 상기 반도체 칩의 특성 검사를 실시하는 검사 공정과, 검사된 상기 반도체 칩 및 그 반도체 칩에 접합된 상기 도체 패턴을 상기 캐리어 테이프로부터 잘라 내는 절단 공정을 포함한다.Moreover, the manufacturing method of the semiconductor device of this invention is a carrier tape which has the device area | region formed by strip | belt-shaped all in which the conductor pattern was repeatedly arrange | positioned, and the non-device area | region formed on the side of the said device area | region, and the sprocket hole was repeatedly arrange | positioned. A mounting step of bonding the semiconductor chip to the conductor pattern, and an adsorption step of positioning the carrier tape by vacuum adsorption of a region of the non-device region and in which the sprocket hole is not formed in the carrier tape; And an inspection step of pressing the positioned carrier tape against the probe to inspect the characteristics of the semiconductor chip, and a cutting step of cutting the inspected semiconductor chip and the conductor pattern bonded to the semiconductor chip from the carrier tape. Include.
또한, 본 발명의 각종의 구성 요소는, 개개로 독립된 존재일 필요는 없고, 복수의 구성 요소가 한 개의 부재로서 형성되어 있는 것, 하나의 구성 요소가 복수의 부재로 형성되어 있는 것, 어떤 구성 요소가 다른 구성 요소의 일부인 것, 어떤 구성 요소의 일부와 다른 구성 요소의 일부가 중복되어 있는 것 등이어도 된다.In addition, the various components of this invention do not need to be independent of each other, the some component is formed as one member, the one component is formed by the several member, and some structure The element may be part of another component, a part of a certain component and a part of another component may be duplicated, and the like.
또, 본 발명에 의한 반도체 칩의 검사 방법이나, 반도체 장치의 제조 방법을 설명하는 데에 있어서, 복수의 공정을 순번에 따라서 기재하는 경우가 있는데, 명시된 경우를 제외하고, 그 기재된 순번은 공정을 실행하는 순번을 반드시 한정하는 것은 아니다. 또, 복수의 공정은, 명시된 경우를 제외하고, 개개로 상이한 타이밍으로 실행되는 것에 한정되지 않고, 어떤 공정의 실행 중에 다른 공정이 발생되는 것, 어떤 공정의 실행 타이밍과 다른 공정의 실행 타이밍의 일부 내지 전부가 중복되는 것 등이어도 된다. 예를 들어, 검사용 지그에 의해 캐리어 테이프를 흡착하는 공정과, 검사용 지그에 의해 캐리어 테이프를 프로브에 가압하는 공정은 공정의 전후 또는 동시에 실시해도 상관없다.In the description of the method for inspecting a semiconductor chip and the method for manufacturing a semiconductor device according to the present invention, a plurality of processes may be described in order. Except where specified, the order described is a process. It does not necessarily limit the order of execution. In addition, a plurality of processes are not limited to being individually executed at different timings except as specified, and different processes are generated during execution of a process, part of the execution timing of a process and part of the execution timing of another process. To all may overlap. For example, the process of adsorb | sucking a carrier tape with a test jig and the process of pressurizing a carrier tape with a probe with a test jig may be performed before and behind a process or simultaneously.
본 발명에 의하면, 디자인이 상이한 복수 종류의 캐리어 테이프에 대해 공통적으로 사용할 수 있는 반도체 칩의 검사용 지그, 검사 장치 및 검사 방법, 그리고 반도체 장치의 제조 방법이 제공된다. 이로써, 검사용 지그의 설계, 제작 및 관리 비용이나, 전기 특성 검사시의 작업 비용이 대폭 저감된다.According to the present invention, there are provided a jig for inspecting a semiconductor chip, an inspection apparatus and an inspection method, and a method for manufacturing a semiconductor device that can be commonly used for a plurality of types of carrier tapes having different designs. As a result, the design, manufacture, and management costs of the inspection jig and the operation cost during the electrical property inspection are greatly reduced.
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다. 또한, 모든 도면에 있어서, 동일한 구성 요소에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described based on drawing. In all the drawings, the same components are denoted by the same reference numerals, and description thereof is omitted as appropriate.
도 1(a) 는, 본 발명의 실시형태에 관한 검사용 지그 (10) 의 일례를 나타내는 평면도이고, 도 1(b) 는 그 B - B 단면도이다.FIG. 1: (a) is a top view which shows an example of the
도 2 는, 본 실시형태의 검사용 지그 (10) 와 함께 사용되는 캐리어 테이프 (50) 의 평면도이다.2 is a plan view of the
먼저, 검사용 지그 (10) 및 캐리어 테이프 (50) 의 개요에 대해 설명한다.First, the outline | summary of the
캐리어 테이프 (50) 는, 모두 띠 형상으로 형성된, 반도체 칩 (60) 및 이것과 전기적으로 접속된 도체 패턴 (62) 이 주행 방향 (도 1, 도 2 에 있어서의 좌우 방향) 으로 반복 배치된 디바이스 영역 (D) 과, 디바이스 영역 (D) 의 측방에 형성되어 복수의 스프로킷 홀 (52) 이 주행 방향으로 나열 형성된 비디바이스 영역 (ND) 을 구비하고 있다.The
한편, 검사용 지그 (10) 는, 캐리어 테이프 (50) 를 프로브 (70) (도 4 를 참조) 에 가압하고 반도체 칩 (60) 의 특성 검사를 실시하는 것이다.On the other hand, the
그리고, 검사용 지그 (10) 는 캐리어 테이프 (50) 를 가압하는 가압면 (20) 을 구비함과 함께, 가압면 (20) 이 비디바이스 영역 (ND) 으로서 스프로킷 홀 (52) 이 형성되어 있지 않은 영역 (공용부 (CA)) 에 대향하는 위치 (공용부 대향 영역 (FCA)) 에, 캐리어 테이프 (50) 를 흡착하는 흡착 구멍 (21) 의 개구부 (22) 를 가지고 있다.The
다음으로, 캐리어 테이프 (50) 및 본 실시형태의 검사용 지그 (10) 에 대해 상세하게 설명한다.Next, the
<캐리어 테이프><Carrier tape>
캐리어 테이프 (50) 는 내부에 이너 리드 (inner lead) 가 배선된 가요성의 수지 필름 (66) 의 표면에 도체 패턴 (62) 이 형성된 플렉시블 기판이다. 도체 패턴 (62) 에는, 반도체 칩 (60) 의 범프 전극 (64) 이 접합되는 본딩 패드와, 검사 장치 (100) (도 4 를 참조) 의 프로브 (70) 가 닿는 테스트 패드가 포함되어 있다.The
수지 필름 (66) 에는 폴리이미드가 사용되고, 도체 패턴 (62) 에는 구리가 사용되는 것이 일반적이다.It is common that polyimide is used for the
테스트 패드는 캐리어 테이프 (50) 에 탑재되는 반도체 칩 (60) 의 표면측에 형성된 경우와 이면측에 형성된 경우가 있다.The test pad may be formed on the front side and the back side of the
도 3 은, 캐리어 테이프 (50) 와 반도체 칩 (60) 의 위치 관계를 나타내는 모식도이다.3 is a schematic diagram showing the positional relationship between the
도 3(a) 는, 이른바 COF (Chip 0n Film) 구조로 불리는 것이고, 수지 필름 (66) 의 상면에 형성한 도체 패턴 (62) 에 대해 반도체 칩 (60) 의 범프 전극 (64) 을 실장하는 방식이다.FIG. 3A is a so-called COF (Chip 0n Film) structure, and the
COF 구조의 반도체 칩 (60) 에 관한 특성 검사를 실시하는 경우에는, 도체 패턴 (62) (테스트 패드) 이 반도체 칩 (60) 의 탑재면측에 형성되어 있다는 점에서, 도 3(a) 의 상방측으로부터 프로브 (70) 를 캐리어 테이프 (50) 에 닿게 한다.In the case of carrying out the characteristic inspection on the
도 3(b) 와 도 3(c) 는, 이른바 TCP (Tape Carrier Package) 구조라고 불린다. 이 중, 도 3(b) 는 페이스 다운 타입, 도 3(c) 는 페이스 업 타입이라고 불리고 있다. TCP 구조의 경우, 도체 패턴 (62) 중 본딩 패드 부분은 수지 필름 (66) 에 지지되어 있지 않은 플라잉 리드 (flying lead) 로 되어 있다. 본딩 패드에 실장된 반도체 칩 (60) 은 플라잉 리드와 함께 수지 봉지된다.3 (b) and 3 (c) are called a so-called TCP (Tape Carrier Package) structure. 3 (b) is called a face down type and FIG. 3 (c) is called a face up type. In the case of the TCP structure, the bonding pad part of the
페이스 다운 타입의 TCP 구조의 경우, 특성 검사용의 프로브 (70) 는 반도체 칩 (60) 의 탑재면측인 도 3(b) 의 상방측으로부터 캐리어 테이프 (50) 에 닿게 된다.In the case of the face down type TCP structure, the
한편, 페이스 업 타입의 TCP 구조의 경우, 프로브 (70) 는 반도체 칩 (60) 의 비탑재면측인 도 3(c) 의 상방측으로부터 캐리어 테이프 (50) 에 닿게 된다.On the other hand, in the case of the face-up type TCP structure, the
따라서, 캐리어 테이프 (50) 를 진공 흡착하는 본 실시형태의 검사용 지그 (10) 는, COF 구조 및 페이스 다운 타입의 TCP 구조의 경우, 반도체 칩 (60) 의 이 면측에 맞닿게 된다. 한편, 페이스 업 타입의 TCP 구조의 캐리어 테이프 (50) 에 대해서는, 검사용 지그 (10) 는 반도체 칩 (60) 의 표면측에 맞닿게 된다.Therefore, in the case of the COF structure and the face down type TCP structure, the
도 2 에 나타내는 바와 같이, 본 실시형태에서 사용되는 캐리어 테이프 (50) 에는, 반도체 칩 (60) 및 도체 패턴 (62) 이 폭 방향 (동 도면의 상하 방향) 의 중앙에 반복 배치되어 있다. 즉, 캐리어 테이프 (50) 는 폭 방향의 중앙에 디바이스 영역 (D) 을 가지고, 그 양측에 비디바이스 영역 (ND) 을 가지고 있다.As shown in FIG. 2, the
비디바이스 영역 (ND) 에는, 캐리어 테이프 (50) 의 주행 방향을 따라 다수의 스프로킷 홀 (52) 이 천공 설치되어 있다.In the non-device region ND, a plurality of sprocket holes 52 are drilled along the traveling direction of the
스프로킷 홀 (52) 에는, 후술하는 스프로킷 (72) (도 4 를 참조) 의 회전치가 걸어 맞춰지고, 캐리어 테이프 (50) 를 반도체 칩 (60) 과 함께 주행 방향으로 이송시킨다.The
본 실시형태에 있어서는, 캐리어 테이프 (50) 중, 주행 방향으로 서로 인접하는 스프로킷 홀 (52) 의 중간 위치가 검사용 지그 (10) 에 의해 흡착된다.In the present embodiment, the intermediate positions of the sprocket holes 52 adjacent to each other in the travel direction of the
<검사용 지그><Inspection jig>
검사용 지그 (10) 는, 절연성 기재 (26) 에 디바이스 홀 (24) 과 흡착 구멍 (21) 이 각각 소정의 방향으로 반복 형성되고, 캐리어 테이프 (50) 와 대향하는 측 (도 1(b) 에 있어서의 하방) 에 평탄한 가압면 (20) 이 형성되어 있다.The
그리고, 가압면 (20) 에는 흡착 구멍 (21) 의 개구부 (22) 가 나열 형성되고, 또, 반도체 칩 (60) 에 대향하는 위치에 디바이스 홀 (24) 이 형성되어 있다.And the opening
디바이스 홀 (24) 과 흡착 구멍 (21) 의 반복 방향을 캐리어 테이프 (50) 의 주행 방향과 일치시켜 가압면 (20) 을 캐리어 테이프 (50) 에 접근시키고, 흡착 구멍 (21) 을 부압으로 흡인함으로써 캐리어 테이프 (50) 를 가압면 (20) 에 흡착 유지시킬 수 있다.The repeating direction of the
검사용 지그 (10) 폭 치수 (도 1(a) 의 상하 방향) 는, 이것에 흡착되는 캐리어 테이프 (50) 의 폭 치수와 동등하거나, 또는 그 이상으로 형성되어 있다.The
따라서, 검사용 지그 (10) 의 가압면 (20) 에는, 캐리어 테이프 (50) 의 전체면을 흡착 유지시킬 수 있다.Therefore, the whole surface of the
도 1, 도 2 에 나타내는 바와 같이, 가압면 (20) 에는, 반도체 칩 (60) 및 도체 패턴 (62) 을 포함하는 디바이스 영역 (D) 에 대향하는 위치에, 디바이스 대향 영역 (FD) 이 가상적으로 형성되어 있다. 본 실시형태의 디바이스 대향 영역 (FD) 은 캐리어 테이프 (50) 를 가압면 (20) 에 흡착 유지시킬 때에 반도체 칩 (60) 을 퇴피하기 위한 디바이스 홀 (24) 의 일부 또는 전부를 포함하고 있다.As shown in FIG. 1, FIG. 2, the device opposing area | region FD is virtually located in the pressurizing
디바이스 대향 영역 (FD) 의 폭 방향 양측에는, 비디바이스 영역 (ND) (도 2 를 참조) 에 대향하는 비디바이스 대향 영역 (FND) 이 가상적으로 형성되어 있다 (도 1 을 참조).On both sides in the width direction of the device opposing region FD, a non-device opposing region FND that is opposite to the non-device region ND (see FIG. 2) is virtually formed (see FIG. 1).
또한, 캐리어 테이프 (50) 의 폭 치수와 가압면 (20) 의 폭 치수가 동등한 본 실시형태의 경우, 비디바이스 대향 영역 (FND) 은 가압면 (20) 의 폭 방향의 단부에 형성된다. 그리고, 비디바이스 대향 영역 (FND) 은 특성 검사시에는 캐리어 테이프 (50) 의 비디바이스 영역 (ND) 에 대해 중첩된다. 또, 캐리어 테이프 (50) 가 검사용 지그 (10) 에 흡착될 때에, 스프로킷 홀 (52) 은 가압면 (20) 의 비디바이스 대향 영역 (FND) 과 맞닿는다. 바꾸어 말하면, 본 실시형태의 가압면 (20) 은 캐리어 테이프 (50) 의 스프로킷 홀 (52) 을 커버하는 폭 치수로 형성되어 있다.In addition, in this embodiment in which the width dimension of the
한편, 캐리어 테이프 (50) 의 폭 치수가 가압면 (20) 의 폭 치수보다 작은 경우에는, 가압면 (20) 의 폭 방향의 단부에는, 캐리어 테이프 (50) 에 맞닿지 않는 잉여 영역이 생긴다. 이 경우, 비디바이스 영역 (ND) 에 대향하는 가압면 (20) 내의 영역을 비디바이스 대향 영역 (FND) 이라고 호칭한다. 그리고, 가압면 (20) 의 폭 방향의 단부에 가상적으로 형성되는 상기의 잉여 영역은, 비디바이스 대향 영역 (FND) 에도 디바이스 대향 영역 (FD) 에도 속하지 않는다.On the other hand, when the width dimension of the
흡착 구멍 (21) 의 개구부 (22) 는 가압면 (20) 중, 이러한 비디바이스 대향 영역 (FND) 에 형성되어 있다. 이로써, 검사용 지그 (10) 에 의해 캐리어 테이프 (50) 를 흡착 유지할 때에, 캐리어 테이프 (50) 의 비디바이스 영역 (ND) 의 내부에 흡착 위치 (54) 를 형성할 수 있다.The opening
또, 개구부 (22) 는 가압면 (20) 의 비디바이스 대향 영역 (FND) 중, 캐리어 테이프 (50) 에 있어서의 스프로킷 홀 (52) 의 비형성 영역에 대향하여 형성된다.Moreover, the opening
이것은 흡착 위치 (54) 가 스프로킷 홀 (52) 에 간섭되면, 당해 흡착 구멍 (21) 에 대해서는 스프로킷 홀 (52) 로부터 주변 공기가 유입되기 때문에, 흡착 구멍 (21) 의 내부를 진공 흡인할 수 없게 되기 때문이다.This is because when the
따라서, 본 실시형태의 검사용 지그 (10) 에 있어서는, 공용부 대향 영역 (FCA) 의 내부에 개구부 (22) 를 형성하고 있다.Therefore, in the
공용부 대향 영역 (FCA) 의 내부에 있어서, 개구부 (22) 의 배치 위치 및 개수는 특별히 한정되는 것은 아니다. 개구부 (22) 의 배치 패턴에 대해서도 직선 형상, 지그재그 형상 등 특별히 한정되지 않는다.In the inside of the common part opposing area | region FCA, the arrangement position and number of the
본 실시형태의 검사용 지그 (10) 에 있어서는, 도 1(a) 에 나타내는 바와 같이 복수의 개구부 (22) 가 캐리어 테이프 (50) 의 주행 방향으로 등간격으로 나열 형성되어 있다. 또, 본 실시형태의 검사용 지그 (10) 에 있어서는, 복수의 개구부 (22) 가 주행 방향으로 나열되어 직선 상에 형성되고, 개구부 (22) (흡착 위치 (54)) 가 나열된 직선과, 스프로킷 홀 (52) 이 나열된 직선이 대향하여 형성되어 있다 (도 2 를 참조).In the
또한, 본 실시형태의 개구부 (22) 는 캐리어 테이프 (50) 에 있어서 주행 방향으로 서로 인접하는 스프로킷 홀 (52) 끼리의 중간 위치에 대향하여 형성되어 있다. 따라서, 캐리어 테이프 (50) 에 있어서의 흡착 위치 (54) 는 나열 방향으로 인접하는 스프로킷 홀 (52) 의 중간 위치가 된다.In addition, the opening
또한, 본 실시형태에 있어서 개구부 (22) 는 캐리어 테이프 (50) 중 비디바이스 영역 (ND) 으로서 스프로킷 홀 (52) 이 형성되어 있지 않은 공용부 (CA) (도 2 를 참조) 에 대향하는 공용부 대향 영역 (FCA) 에만 형성되어 있다.In addition, in this embodiment, the opening
또한, 개구부 (22) 는, 디바이스 홀 (24) 의 내부에, 또는 디바이스 홀 (24) 에 걸쳐서 형성되어 있어도 된다. 이 경우, 흡인 장치 (90) (도 4 를 참조) 가 흡착 구멍 (21) 의 내부의 공기와, 디바이스 홀 (24) 의 내부의 공기를 흡인함으로써, 캐리어 테이프 (50) 를 가압면 (20) 에 흡착시킬 수 있다.In addition, the opening
<검사 장치><Inspection device>
도 4 는, 검사용 지그 (10) 를 포함하는 검사 장치 (100) 의 모식도이다.4 is a schematic diagram of an
검사 장치 (100) 는 본 실시형태의 검사용 지그 (10) 와, 회전치를 스프로킷 홀 (52) 에 걸어 맞춰서 캐리어 테이프 (50) 를 주행 방향으로 이송시키는 스프로킷 (72) 과, 검사용 지그 (10) 를 캐리어 테이프 (50) 에 대해 승강 구동하는 승강 장치 (96) 와, 흡착 구멍 (21) 을 진공 흡인하여 캐리어 테이프 (50) 를 개구부 (22) 에 흡착시키는 흡인 장치 (90) 와, 검사용 지그 (10) 에 흡착된 캐리어 테이프 (50) 가 닿아 반도체 칩 (60) 과의 사이에서 검사 신호를 주고 받는 프로브 (70) 를 구비하고 있다.The
본 실시형태에서는, 동 도면에 나타내는 바와 같이, 페이스 업 타입의 TCP 구조의 캐리어 테이프 (50) 를 사용하고 있다. 캐리어 테이프 (50) 는 공급 릴 (도시 생략) 에 롤 형상으로 감겨져 특성 시험에 제공된다. 그리고, 1 개 또는 복수 (도 4 에서는 3 개) 의 반도체 칩 (60) 을 포함하는 소정 길이에 걸쳐, 캐리어 테이프 (50) 는 검사용 지그 (10) 에 흡착되어 프로브 (70) 에 가압된다.In this embodiment, as shown in the figure, the
프로브 (70) 는, 기대 (基臺) (82) 에 탑재된 신호 처리 장치 (80) 의 상면으로부터 돌출되어 다수 형성되어 있다. 프로브 (70) 의 선단이 도체 패턴 (62) 의 테스트 패드에 각각 닿음으로써, 신호 처리 장치 (80) 가 생성된 테스트 신호를 반도체 칩 (60) 에 입력한다. 또, 소정의 출력 신호가 프로브 (70) 로부터 신호 처리 장치 (80) 에 입력됨으로써, 반도체 칩 (60) 의 전기 특성 검사를 한다.The
프로브 (70) 는 복수의 반도체 칩 (60) 에 대해 동시에 검사 신호를 주고 받을 수 있도록, 복수식이 신호 처리 장치 (80) 에 형성되어 있어도 된다.The
흡인 장치 (90) 는 검사용 지그 (10) 의 상면을 덮는 커버 (92) 와, 커버 (92) 를 통하여 흡착 구멍 (21) 의 각각과 연통된 흡인관 (94) 을 구비하고 있다. 흡인관 (94) 은 가요성을 가지고, 승강 구동되는 검사용 지그 (10) 의 높이 위치에 의존하지 않고, 흡착 구멍 (21) 내를 진공 흡인할 수 있다.The suction device 90 includes a cover 92 covering the upper surface of the
스프로킷 (72) 은 캐리어 테이프 (50) 의 주행 방향에 대해 검사용 지그 (10) 의 전후에 형성되어 있다. 본 실시형태의 경우, 캐리어 테이프 (50) 의 폭 방향 양측에 형성된 스프로킷 홀 (52) 에 대응하여, 검사용 지그 (10) 의 전후에 2 식 (式) 씩의 스프로킷 (72) 이 배치되어 있다.The
본 실시형태의 검사 장치 (100) 에 있어서는, 이하의 공정을 실시함으로써 반도체 칩 (60) 의 전기 특성 검사를 실시할 수 있다.In the
<반도체 칩의 검사 방법><Inspection Method of Semiconductor Chip>
본 실시형태에 의한 검사 방법은, 비디바이스 영역 (ND) 이고 또한 스프로킷 홀 (52) 이 형성되어 있지 않은 공용부 (CA) 를 진공 흡착하고, 캐리어 테이프 (50) 를 위치 결정하는 흡착 공정과, 위치 결정된 캐리어 테이프 (50) 를 프로브 (70) 에 가압하고 반도체 칩 (60) 의 특성 검사를 실시하는 검사 공정을 포함한다.The inspection method according to the present embodiment includes an adsorption step of vacuum adsorption of the common part CA which is the non-device region ND and on which the
흡착 공정에서는, 먼저, 스프로킷 (72) 을 회전 구동하고, 반도체 칩 (60) 이 탑재된 장척 (長尺) 의 캐리어 테이프 (50) 를 주행 방향으로 소정 길이만큼 이동시킨다. 그리고, 디바이스 홀 (24) 과 반도체 칩 (60), 및 개구부 (22) 와 흡착 위치 (54) 가, 각각 소정의 위치 정밀도로 중첩되도록, 캐리어 테이프 (50) 를 가압면 (20) 에 대해 위치 결정한다.In the adsorption step, first, the
다음으로, 승강 장치 (96) 를 동작시켜 검사용 지그 (10) 를 캐리어 테이프 (50) 의 상방으로부터 근접시키면서, 흡인 장치 (90) 를 동작시켜 흡착 구멍 (21) 을 진공 흡인한다. 이로써, 캐리어 테이프 (50) 의 상면이 가압면 (20) 에 흡착 유지되어 캐리어 테이프 (50) 가 검사용 지그 (10) 에 대해 위치 결정된다.Next, the suction device 90 is operated and the
검사 공정에서는, 먼저, 승강 장치 (96) 는 계속해서 검사용 지그 (10) 를 프로브 (70) 를 향하여 하강시키고, 도체 패턴 (62) 의 테스트 패드를 프로브 (70) 의 선단에 소정의 가압력으로 닿게 한다.In the inspection step, first, the elevating
다음으로, 프로브 (70) 를 통하여 테스트 신호를 신호 처리 장치 (80) 와 반도체 칩 (60) 사이에서 주고 받아, 반도체 칩 (60) 의 불량 검사를 실시한다.Next, a test signal is exchanged between the
<반도체 장치의 제조 방법><Method for Manufacturing Semiconductor Device>
본 실시형태에 의한 반도체 장치의 제조 방법은, 상기 캐리어 테이프 (50) 의 도체 패턴 (62) 에 각각 반도체 칩 (60) 을 접합시키는 실장 공정과, 전기 특성 검사에 관한 상기 각 공정과, 검사된 반도체 칩 (60) 및 이것에 접합된 도체 패턴 (62) 을 캐리어 테이프 (50) 로부터 잘라 내는 절단 공정을 포함한다.The manufacturing method of the semiconductor device which concerns on this embodiment is a mounting process which joins the
실장 공정에 있어서는, 도체 패턴 (62) 의 본딩 패드에 대해 반도체 칩 (60) 의 범프 전극 (64) 을, 이른바 금 (金) 범프에 의해 접합시킨다.In a mounting process, the
흡착 공정과, 검사공정은 상기 서술한 대로이다.The adsorption step and the inspection step are as described above.
그리고, 특성 검사의 결과, 양품으로 판정된 반도체 칩 (60) 만을 남기고, 불량품으로 판정된 반도체 칩 (60) 을 캐리어 테이프 (50) 로부터 제거한다. 양품의 반도체 칩 (60) 만이 남겨진 캐리어 테이프 (50) 는 롤 형상으로 감겨진 상태에서 반송된다. 그리고, 예를 들어 액정 패널의 어셈블리 라인에 있어서의 절단 공정에 있어서, 롤 형상의 캐리어 테이프 (50) 는 다시 평탄하게 길게 늘어뜨려진다. 그리고, 도체 패턴 (62) 및 이것을 포함하는 수지 필름 (66) 과 함께 반도체 칩 (60) 은 캐리어 테이프 (50) 로부터 절단되어 반도체 장치로서 개편화된다.Then, the
상기 본 실시형태의 검사용 지그 (10) 의 작용 효과에 대해 설명한다.The effect of the
본 실시형태의 검사용 지그 (10) 에 있어서는, 가압면 (20) 이, 캐리어 테이프 (50) 중, 비디바이스 영역 (ND) 으로서 스프로킷 홀 (52) 이 형성되어 있지 않은 영역 (공용부 (CA)) 에 대향하는 위치 (공용부 대향 영역 (FCA)) 에, 캐리어 테이프 (50) 를 흡착하는 흡착 구멍 (21) 의 개구부 (22) 를 가지고 있다. 이러한 구성에 의해, 검사용 지그 (10) 는, 캐리어 테이프 (50) 의 비디바이스 영역 (ND) 을 진공 흡착하여 이것을 위치 결정할 수 있다. 따라서, 품종 고유의 에어리어인 디바이스 영역 (D) 의 디자인이 상이한 캐리어 테이프 (50) 에 대해서도, 검사용 지그 (10) 을 범용 (凡用) 할 수 있다.In the
또, 개구부 (22) 는 비디바이스 영역 (ND) 에 대향하는 비디바이스 대향 영역 (FND) 에 형성되어 있기 때문에, 캐리어 테이프 (50) 의 도체 패턴 (62) 을 흡착하지 않는다. 따라서, 도체 패턴 (62) 과 프로브 (70) 의 전기적 접촉이 불량이 되지 않고, 반도체 칩 (60) 의 전기 특성 검사는 양호하게 실시된다.Moreover, since the
또, 개구부 (22) 는 스프로킷 홀 (52) 의 비형성 영역에 대향하여 형성되어 있기 때문에, 캐리어 테이프 (50) 를 흡착할 때에 스프로킷 홀 (52) 을 통해서 주변 공기가 개구부 (22) 에 유입되지 않는다. 따라서, 캐리어 테이프 (50) 가 국소적으로 또는 전체적으로 흡착 불량이 되는 경우는 없다.Moreover, since the
또, 본 실시형태에서는, 개구부 (22) 가 주행 방향으로 등간격으로 나열 형성되어 있다. 이 때문에, 특성 검사의 대상이 되는 반도체 칩 (60) 의 근방에도 흡착 구멍 (21) 이 균등하게 배치되어, 가압면 (20) 과 캐리어 테이프 (50) 가 균형있게 밀착된다.In addition, in this embodiment, the opening
또, 본 실시형태에서는, 개구부 (22) 가 주행 방향으로 나열된 스프로킷 홀 (52) 에 각각 대향하는 위치와 동일 직선 상에 형성되어 있다. 이로써, 개구부 (22) 에 대향하는 흡착 위치 (54) 의 위치를, 스프로킷 홀 (52) 및 도체 패턴 (62) 으로부터 균형있게 이간 (離間) 시킬 수 있다.Moreover, in this embodiment, the opening
또, 캐리어 테이프 (50) 의 디바이스 영역 (D) 은, 품종 고유의 디자인에 의해 그 폭 치수가 증감되고, 최대인 경우에는 스프로킷 홀 (52) 에 대해 매우 근접한다. 그러나, 디바이스 영역 (D) 은, 주행 방향으로 나열되는 스프로킷 홀 (52) 의 형성 영역의 내측까지 미치는 것이 아니라는 점에서, 흡착 위치 (54) 를 스프로킷 홀 (52) 과 동일 직선 상으로 해두는 것으로, 모든 폭 치수의 디바이스 영역 (D) 에 대응할 수 있다.In addition, the device region D of the
또한, 캐리어 테이프 (50) 를 복수 종류로 바꾸어 특성 검사를 실시하는 경우, 캐리어 테이프 (50) 로는, 주행 방향으로 나열되는 스프로킷 홀 (52) 의 피치 와, 폭 방향으로 대향하는 스프로킷 홀 (52) 끼리의 간격이 공통인 것이 바람직하다.In addition, when carrying out a characteristic test by changing the
또, 본 실시 형태에서는, 개구부 (22) 가 주행 방향으로 서로 인접하는 스프로킷 홀 (52) 의 중간 위치에 대향하여 형성되어 있다. 이러한 구성에 의해, 캐리어 테이프 (50) 상의 흡착 위치 (54) 를, 스프로킷 홀 (52) 및 도체 패턴 (62) 으로부터 주행 방향에 관해서도 균형있게 이간시킬 수 있다.Moreover, in this embodiment, the opening
또, 본 실시 형태에서는, 가압면 (20) 중, 비디바이스 영역 (ND) 으로서 스프로킷 홀 (52) 이 형성되어 있지 않은 영역에 대향하는 위치 (공용부 대향 영역 (FCA)) 에만, 개구부 (22) 가 형성되어 있다. 이러한 구성에 의해, 캐리어 테이프 (50) 의 품종마다 디자인이 상이한 디바이스 영역 (D) 에는 개구부 (22) 가 존재하지 않아, 검사용 지그 (10) 의 범용화가 최대한 도모되게 된다.Moreover, in this embodiment, the opening
또, 본 실시 형태에서는, 가압면 (20) 이 반도체 칩 (60) 에 대향하는 위치에 디바이스 홀 (24) 을 가지고 있다. 이러한 구성으로 함으로써, 캐리어 테이프 (50) 중 가압면 (20) 에 가압되는 상면으로부터 반도체 칩 (60) 이 돌출되어 있는 경우 (TCP 구조의 페이스 업 타입: 도 3(c) 를 참조) 라도, 디바이스 홀 (24) 에 의해 이것을 퇴피할 수 있다. 이로써, 개구부 (22) 에 의한 흡착 위치 (54) 의 흡착과 가압면 (20) 에 의한 캐리어 테이프 (50) 의 가압이 가능해진다.Moreover, in this embodiment, the
또, 디바이스 홀 (24) 을 갖는 가압면 (20) 에 의하면, 캐리어 테이프 (50) 중, 가압면 (20) 과 반대면측에 반도체 칩 (60) 이 돌출되어 있는 경우 (COF 구조, 또는 TCP 구조의 페이스 다운 타입: 도 3(a), 도 3(b) 를 참조) 라도, 동일하게 캐 리어 테이프 (50) 의 흡착 및 가압이 가능하다.Moreover, according to the
따라서, 가압면 (20) 에 디바이스 홀 (24) 을 갖는 검사용 지그 (10) 이면 범용성을 더욱 높일 수 있다.Therefore, the back side of the
또, 본 실시 형태의 반도체 칩의 검사 방법, 및 이것을 포함하는 반도체 장치의 제조 방법에서는, 비디바이스 영역 (ND) 이고 또한 스프로킷 홀 (52) 이 형성되어 있지 않은 영역 (공용부 (CA)) 을 진공 흡착하여 캐리어 테이프 (50) 를 위치 결정하는 흡착 공정을 포함한다. 이로써, 품종 고유의 영역인 디바이스 영역 (D) 의 디자인이 상이한 캐리어 테이프 (50) 에 대해서도 공통적으로 위치 결정을 실시할 수 있다.Moreover, in the inspection method of the semiconductor chip of this embodiment, and the manufacturing method of the semiconductor device containing this, the area | region (public part CA) which is a non-device region ND and in which the
또한, 본 발명은 상기 서술한 실시형태에 한정되는 것은 아니고, 본 발명의 목적이 달성되는 한에 있어서의 여러 가지의 변형, 개량 등의 양태도 포함한다.In addition, this invention is not limited to embodiment mentioned above, It also includes aspects, such as various deformation | transformation, improvement, etc. as long as the objective of this invention is achieved.
도 5 는, 검사용 지그의 제 1 변형예를 나타내는 평면도이다. 이 검사용 지그 (12) 는, 가압면 (20) 에 디바이스 홀 (24) 이 형성되어 있지 않고, 디바이스 대향 영역 (FD) 이 평탄면인 점에서 도 1 에 나타내는 검사용 지그 (10) 와 상이하다.5 is a plan view showing a first modification of the inspection jig. This
즉, 이러한 검사용 지그 (12) 는, COF 구조의 캐리어 테이프 (50) 나, 페이스 다운 타입의 TCP 구조의 캐리어 테이프 (50) 에 탑재된 반도체 칩 (60) 을 전기 특성 검사할 때에 사용된다.In other words, the
검사용 지그 (12) 에 대해서도, 흡착되는 캐리어 테이프 (50) 의 디바이스 영역 (D) 에 대응하여, 가압면 (20) 에는 가상적으로 디바이스 대향 영역 (FD) 과 비디바이스 대향 영역 (FND) 이 구획 형성된다. 그리고, 비디바이스 대향 영역 (FND) 중, 가압면 (20) 의 대향 위치에 스프로킷 홀 (52) 이 형성되어 있지 않은 공용부 대향 영역 (FCA) 에, 개구부 (22) 가 형성되어 있다.Also for the
도 6 은, 검사용 지그의 제 2 변형예를 나타내는 평면도이다. 이 검사용 지그 (14) 는 주행 방향으로 나열 형성되어 있는 복수의 개구부 (22) 가 나열된 직선과, 스프로킷 홀 (52) 이 나열된 직선이 대향하고 있지 않다. 즉, 검사용 지그 (14) 를 평면에서 봤을 때, 개구부 (22) 와 스프로킷 홀 (52) 이 평행 또한 상이한 직선 상에 각각 배치되어 있다.6 is a plan view illustrating a second modification of the inspection jig. This
구체적으로는, 개구부 (22) 가, 스프로킷 홀 (52) 의 대향 위치보다 폭 방향의 외측에 나열 형성되어 있다. 즉, 검사용 지그 (14) 에 있어서 개구부 (22) 가 나열된 직선과, 캐리어 테이프 (50) 에 있어서 스프로킷 홀 (52) 이 나열된 직선은 중첩되어 있지 않다.Specifically, the opening
이러한 위치에 개구부 (22) 를 형성함으로써, 검사용 지그 (14) 는, 도 1 에 나타내는 검사용 지그 (10) 에 비해, 캐리어 테이프 (50) 에 있어서 스프로킷 홀 (52) 과 흡착 위치 (54) 의 거리를 보다 이간시키면서도, 캐리어 테이프 (50) 를 주행 방향으로 안정적으로 가압면 (20) 에 흡착시킬 수 있다.By forming the
또한, 검사용 지그 (10, 12, 14) 에서는, 모두 개구부 (22) 를 스프로킷 홀 (52) 과 등피치로 형성하고 있는데, 본 발명은 이것에 한정되지 않고, 주행 방향으로 나열된 개구부 (22) 의 피치와 스프로킷 홀 (52) 의 피치를 다르게 하여도 된다. 이 경우, 흡착 위치 (54) 와 스프로킷 홀 (52) 이 간섭하지 않도록, 개구 부 (22) (흡착 위치 (54)) 의 피치를, 스프로킷 홀 (52) 의 피치의 정수배로 하면 된다.In addition, in the
그 밖에, 검사용 지그 (10, 12, 14) 에는, 가압면 (20) 의 폭 방향의 편측 또는 양측에, 캐리어 테이프 (50) 를 가이드하기 위한 리브 (rib) 가 주행 방향으로 연장되어 세워져 형성되어 있어도 된다.In addition, ribs for guiding the
이와 같이, 검사용 지그 (10, 12, 14) 에는, 가압면 (20) 에 의한 캐리어 테이프 (50) 의 흡착을 방해하지 않는 한, 가압면 (20) 에는 요철이 형성되어 있어도 된다.Thus, unevenness | corrugation may be formed in the pressurizing
또한, 본 실시형태에 있어서는, 흡착 위치 (54) 를 공용부 (CA) 의 내부뿐만 아니라, 일부 흡착 위치 (54) 에 대해서는, 디바이스 영역 (D) 의 내부에 형성해도 된다. 이 경우, 검사용 지그 (10, 12, 14) 의 범용성은 감소되는데, 캐리어 테이프 (50) 가 보다 양호하게 흡착되어 그 위치 정밀도를 향상시킬 수 있다.In addition, in this embodiment, you may provide the adsorption |
도 1(a) 는 본 발명의 실시형태에 관한 검사용 지그의 일례를 나타내는 평면도이고, 도 1(b) 는 그 B - B 단면도.1 (a) is a plan view showing an example of an inspection jig according to an embodiment of the present invention, and FIG. 1 (b) is a B-B cross-sectional view thereof.
도 2 는 본 실시형태에서 사용되는 캐리어 테이프의 평면도.2 is a plan view of a carrier tape used in the present embodiment.
도 3(a) 내지 도 3(c) 는 캐리어 테이프와 반도체 칩의 위치 관계를 나타내는 모식도.3 (a) to 3 (c) are schematic diagrams showing the positional relationship between a carrier tape and a semiconductor chip.
도 4 는 본 실시형태의 검사용 지그를 포함하는 검사 장치의 모식도.4 is a schematic view of an inspection apparatus including the inspection jig of this embodiment.
도 5 는 검사용 지그의 변형예를 나타내는 평면도.5 is a plan view showing a modification of the inspection jig.
도 6 은 검사용 지그의 기타 변형예를 나타내는 평면도.6 is a plan view showing another modification of the inspection jig.
도 7 은 종래의 검사용 지그의 사시도.7 is a perspective view of a conventional inspection jig.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10, 12, 14: 검사용 지그10, 12, 14: Inspection jig
20: 가압면20: pressure surface
21: 흡착 구멍21: adsorption hole
22: 개구부22: opening
24: 디바이스 홀24: device holes
26: 기재26: description
50: 캐리어 테이프50: carrier tape
52: 스프로킷 홀52: sprocket hole
54: 흡착 위치54: adsorption position
60: 반도체 칩60: semiconductor chip
62: 도체 패턴62: conductor pattern
64: 범프 전극64: bump electrode
66: 수지 필름66: resin film
70: 프로브70: probe
72: 스프로킷72: sprocket
80: 신호 처리 장치80: signal processing unit
82: 기대82: expectation
90: 흡인 장치90: suction device
92: 커버92: cover
94: 흡인관94: suction tube
96: 승강 장치96: lifting device
100: 검사 장치100: inspection device
D: 디바이스 영역D: device area
FD: 디바이스 대향 영역FD: device facing area
ND: 비디바이스 영역ND: non-device area
FND: 비디바이스 대향 영역FND: non-device facing area
CA: 공용부CA: Common
FCA: 공용부 대향 영역FCA: commons facing area
Claims (9)
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2008-178243 | 2008-07-08 | ||
JP2008178243A JP5073599B2 (en) | 2008-07-08 | 2008-07-08 | Semiconductor chip inspection jig, inspection apparatus and inspection method, and semiconductor device manufacturing method |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100006127A true KR20100006127A (en) | 2010-01-18 |
KR101128752B1 KR101128752B1 (en) | 2012-04-12 |
Family
ID=41521307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090061537A KR101128752B1 (en) | 2008-07-08 | 2009-07-07 | Jig, apparatus and method for inspecting semiconductor chip, and manufacturing method of semiconductor device |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP5073599B2 (en) |
KR (1) | KR101128752B1 (en) |
CN (1) | CN101625394B (en) |
TW (1) | TW201013832A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101389047B1 (en) * | 2013-12-03 | 2014-04-23 | 주식회사 원진산업 | Method for assembling camera cover of mobile phone and apparatus for the method |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101283298B1 (en) | 2011-11-21 | 2013-07-11 | 금오공과대학교 산학협력단 | Cleaning and Inspection Jig for PLC Chip |
JP5591852B2 (en) * | 2012-03-19 | 2014-09-17 | 株式会社東芝 | Semiconductor device inspection method, semiconductor device manufacturing method, inspection jig |
CN107817435A (en) * | 2017-11-20 | 2018-03-20 | 上海御渡半导体科技有限公司 | A kind of suction jig frock for test circuit plate |
CN109283452A (en) * | 2018-10-19 | 2019-01-29 | 义乌臻格科技有限公司 | A kind of laser diode chip electro optic properties detection method and detection device |
CN110209009A (en) * | 2019-07-01 | 2019-09-06 | 深圳市深立精机科技有限公司 | Camera automatic focusing machine clamp |
US11555830B2 (en) * | 2019-08-29 | 2023-01-17 | Hrl Laboratories, Llc | Small pitch integrated knife edge temporary bonding microstructures |
CN113092994B (en) * | 2021-06-08 | 2021-09-10 | 上海菲莱测试技术有限公司 | High-power optical chip detection platform |
CN116705671B (en) * | 2023-08-07 | 2023-10-13 | 江苏海纳电子科技有限公司 | Chip FT testing device and testing method |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0812874B2 (en) * | 1987-09-19 | 1996-02-07 | 松下電子工業株式会社 | Semiconductor element transfer device |
JPH0262972A (en) * | 1988-08-29 | 1990-03-02 | Teru Tohoku Kk | Inspecting device for tape carrier |
JPH03173146A (en) * | 1989-12-01 | 1991-07-26 | Hitachi Ltd | Inspection apparatus |
KR0175268B1 (en) * | 1996-05-10 | 1999-04-01 | 김광호 | Bare chip test device with horizontal top-down connection |
KR19980020142A (en) * | 1996-09-05 | 1998-06-25 | 김광호 | Test apparatus for liquid crystal display (LCD) tab (TAB) products and test method using the same |
JPH1167845A (en) | 1997-08-11 | 1999-03-09 | Oki Electric Ind Co Ltd | Tape carrier |
JP3214420B2 (en) | 1997-11-06 | 2001-10-02 | 日本電気株式会社 | Film carrier type semiconductor device, inspection probe head, and alignment method |
CN100492038C (en) * | 2003-02-21 | 2009-05-27 | 日本发条株式会社 | Chip-mounting tape inspecting method and test unit used for inspection |
KR100835431B1 (en) * | 2006-11-09 | 2008-06-04 | 스테코 주식회사 | Method for testing semiconductor package |
-
2008
- 2008-07-08 JP JP2008178243A patent/JP5073599B2/en not_active Expired - Fee Related
-
2009
- 2009-06-16 TW TW098120133A patent/TW201013832A/en unknown
- 2009-07-07 KR KR1020090061537A patent/KR101128752B1/en not_active IP Right Cessation
- 2009-07-08 CN CN2009101401520A patent/CN101625394B/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101389047B1 (en) * | 2013-12-03 | 2014-04-23 | 주식회사 원진산업 | Method for assembling camera cover of mobile phone and apparatus for the method |
Also Published As
Publication number | Publication date |
---|---|
JP2010019599A (en) | 2010-01-28 |
JP5073599B2 (en) | 2012-11-14 |
CN101625394A (en) | 2010-01-13 |
TW201013832A (en) | 2010-04-01 |
KR101128752B1 (en) | 2012-04-12 |
CN101625394B (en) | 2012-10-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20100006127A (en) | Jig, apparatus and method for inspecting semiconductor chip, and manufacturing method of semiconductor device | |
JP4437508B1 (en) | Test equipment | |
KR100737590B1 (en) | Tab tape for use in tape carrier package | |
US7223636B2 (en) | Manufacturing method of semiconductor device and semiconductor device | |
JP4398513B1 (en) | Wiring board unit and test apparatus | |
JP4654829B2 (en) | Component mounting state inspection apparatus and method | |
JP4482707B1 (en) | Test equipment | |
KR101063187B1 (en) | Film Type Probe Unit | |
KR100196119B1 (en) | Semiconductor device and manufacturing method thereof and electron device | |
CN101145548A (en) | Universal packaging substrate and its application device | |
KR102014428B1 (en) | Testing apparatus for display device and manufacturing method thereof | |
KR101158762B1 (en) | Film type probe unit and manufacturing method of the same | |
US20220383784A1 (en) | Display substrate, display panel and manufacturing method thereof | |
KR101039336B1 (en) | Film type probe unit | |
TWI405278B (en) | Fixing fixture and wire bonding machine | |
JP2023134300A (en) | Semiconductor manufacturing equipment, carrier jig and method for manufacturing semiconductor device | |
JP2013246069A (en) | Probe card, testing method, and testing equipment | |
CN202585357U (en) | A vacuum flat adsorbing device against recess on a substrate | |
CN116665569A (en) | Display panel, detection method thereof and display device | |
JP4437838B1 (en) | Test equipment | |
CN114578594A (en) | Array substrate, display module thereof and manufacturing method | |
CN117374057A (en) | LED circuit substrate structure, LED test packaging method and LED pixel packaging body | |
JP2011163850A (en) | Probe card, apparatus for measuring electric characteristics of electronic device, and method for measuring electric characteristics of electronic device | |
JPH04109642A (en) | Film carrier | |
KR20070041888A (en) | Tape substrate for testing semiconductor chip |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |