KR20100003965A - 불휘발성 메모리 소자 및 그 제조 방법 - Google Patents

불휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

기판 상에 일정 간격을 두고, 평행하게 배열된 메모리 셀 트랜지스터들 및 선택트랜지스터들을 포함하는 제1 셀 스트링을 형성하고, 제1 셀 스트링이 형성된 기판 상에 상기 제1 셀 스트링을 매립하는 제1 층간절연막을 형성한다. 제1 층간절연막 상에 반도체층을 형성한 후, 반도체층 상에 일정 간격을 두고, 평행하게 배열된 메모리 셀 트랜지스터들 및 선택트랜지스터들을 포함하는 제2 셀 스트링을 형성한다. 제2 셀 스트링이 형성된 반도체층 상에 제2 셀 스트링을 매립하는 제2 층간절연막을 형성한 후, 그리고 제1 셀 스트링이 형성된 기판과 전기적으로 접속되고, 제2 셀 스트링이 형성된 반도체기판과 전기적으로 접속되어, 하나의 페이지 버퍼에 의해 연결되는 제1 비트라인 콘택 및 제2 비트라인 콘택을 형성하는 불휘발성 메모리 소자의 제조 방법을 제시한다.
Figure P1020080064038
페이지 버퍼, 셀 스트링, 비트라인, 워드라인, 소스 콘택 트랜지스터

Description

불휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device and method for fabricating the same}
본 발명은 반도체소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로 불휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
불휘발성 메모리소자(non-volatile memory device)는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 메모리 소자로서, 전원이 차단되었을 때도 정보 유지가 되는 전자부품에서 폭 넓게 이용되고 있다. 이러한 불휘발성 메모리 소자는 플로팅 게이트(FG;Floating Gate) 소자와, 전하 트랩 소자(CTD;Charge Trap Device)로 구분될 수 있다.
불휘발성 메모리 소자에서 데이터를 저장하는 메모리 셀(cell) 트랜지스터는 컨트롤 게이트와, 컨트롤 게이트와, 플로팅 게이트로 이루어져 있으며, F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트 내에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압(Vth;Threshold woltage)을 제어함으로써 프로그램 및 소거 동작을 수행한다.
이때, 불휘발성 메모리 소자에서, 짧은 시간 내에 대용량의 정보를 저장하기 위해, 페이지 버퍼(page buffer) 회로를 사용하고 있다. 여기서, 페이지는 한번에 프로그램 동작을 수행할 수 있는 최소 단위를 의미한다. 페이지 버퍼는, 전체 비트라인을 짝수(even) 비트라인과 홀수(odd) 비트라인으로 나누고, 짝수 비트라인과 홀수 비트라인을 교대로 제어하면서, 메모리 셀 트랜지스터의 프로그램 동작을 수행하게 된다.
도 1은 불휘발성 메모리 소자의 페이지 버퍼 및 비트라인의 배열을 나타내 보인 회로도이고, 도 2는 종래의 셀 스트링 구조를 설명하기 위해 나타낸 도면이다.
도 1을 참조하면, 불휘발성 메모리 소자에서 셀 어레이는, 복 수 개의 셀 스트링(cell string)으로 구성된다. 각각의 셀 스트링은, 직렬로 연결된 메모리 셀 트랜지스터(20)들, 드레인 선택 트랜지스터(DST;Drain Select Transister)(30) 및 소스 선택트랜지스터(SST;Source Select Transister)(31)로 이루어진다. 이때, 페이지 버퍼(10)는 이븐 비트라인(BL even)(40)과, 오드 비트라인(BL odd)(41)에 연결되고, 페이지 번호는 이븐 비트라인과 오드 비트라인에 연결된 각각의 메모리 셀 트랜지스터(20)들(W0,W1...Wn -1,Wn: 단, N은 자연수)에 번갈아 가며 주어진다. 이븐 비트라인(40)과 오드 비트라인(41)은 공통 소스 라인(CSL;Common Source Line)에 의해 연결되어 있다.
드레인 선택 트랜지스터(30)들은 드레인 선택 라인(DSL;Drain Select Line)과 연결되며, 소스 선택 트랜지스터들(31)은, 소스 선택 라인(SSL;Source Select Line)과 연결된다. 이때, 불휘발성 메모리 소자는 메모리 셀 트랜지스터와, 선택트랜지스터들이 소스/드레인 영역을 공유하므로, 셀 스트링 당 한개의 비트라인 콘택을 필요로 한다.
따라서, 페이지 버퍼를 사용함에 따른 셀 스트링 구조는, 도 2에 제시된 바와 같이, 반도체기판(100) 상에 플로팅 게이트(120a), 게이트간절연막(120b), 및 컨트롤 게이트(120c)를 포함하는 메모리 셀 트래지스터들, 소스 선택 트랜지스터(130) 및 드레인 선택 트랜지스터(131)로 이루어진 제1 셀 스트링 및 제2 셀 스트링이 활성영역을 설정하는 소자분리막(110)을 사이에 두고 배치되어 있다. 이때, 제1 셀 스트링은 이븐 비트라인과 연결되는 제1 비트라인 콘택(141)에 의해 활성영역을 공유하고 있으며, 제2 셀 스트링은 오드 비트라인과 연결되는 제2 비트라인 콘택(142)에 의해 활성영역을 공유하고 있다. 제1 비트라인 콘택(141) 및 제2 비트라인 콘택(142)은 하나의 페이지 버퍼에 의해 연결되어, 이븐 비트라인 또는 오드 비트라인에 연결된 메모리 셀 트랜지스터들을 선택적으로 동작시킬 수 있다.
구체적으로, 페이지 버퍼를 이용한 프로그램 동작 수행은, 외부에서 공급된 데이터는 일단 페이지 버퍼에 저장된 다음 해당하는 메모리 셀 트랜지스터에 저장된다. 예컨대, 페이지 버퍼에서 이븐 비트라인과 활성영역을 공유하는 메모리 셀 트랜지스터를 프로그램하기 위해 페이지 버퍼를 제어하는 동안, 오드 비트라인과 활성영역을 공유하는 메모리 셀 트랜지스터는 프로그램이 방지되도록 제어된다. 반대로, 오드 비트라인과 활성영역을 공유하는 메모리 셀 트랜지스터를 프로그램 하기 위해 페이지 버퍼를 제어하는 동안, 이븐 비트라인과 활성영역을 공유하는 메모 리 셀 트랜지스터는 프로그램이 방지되도록 제어된다.
그런데, 페이지 버퍼를 이용하여 프로그램 동작을 수행하는 과정에서, 짝수 비트라인과 활성영역을 공유하는 메모리 셀 트랜지스터가 프로그램된 후, 홀수 비트라인에 연결된 활성영역의 메모리 셀 트랜지스터 프로그램 시 워드라인(Word line) 예컨대, 컨트롤 게이트를 공유하기 때문에, 이미 프로그램된 메모리 셀 트랜지스터도 프로그램 바이어스(bias)가 인가되고 있다. 따라서, 셀간 간섭(disturbance)이 유발되어 셀 문턱전압이 변화하는 현상이 발생되고 있다. 또한, 짝수 비트라인과 활성영역을 공유하는 메모리 셀의 문턱전압은, 홀수 비트라인과 활성영역하는 공유하는 메모리 셀의 프로그램/ 소거 상태 또는 프로그램 레벨(level)에 따라 간섭을 받게 된다. 이러한 영향으로 셀 문턱전압은 변하게 된다. 이로 인해, 메모리 셀 문턱전압 분포가 넓어지는 현상이 발생되고, 싱글 레벨 셀(CLC;Sigle Level Cell)에서는 셀 페일 비트(cell fail bit)이 증가되고, 멀티레벨 셀(MLC;Multi Level Cell)에서는 셀 문턱전압분포가 넓어짐에 따라, 멀티 레벨을 구현하기가 어려워지고 있다.
본 발명에 따른 불휘발성 메모리 소자의 제조 방법은,기판 상에 일정 간격으로 배열된 메모리 셀들 및 선택트랜지스터들을 포함하는 제1 셀 스트링을 형성하는 단계; 상기 제1 셀 스트링이 형성된 기판 상에 상기 제1 셀 스트링을 덮는 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 일정 간격으로 배열된 메모리 셀들 및 선택트랜지스터들을 포함하는 제2 셀 스트링을 형성하는 단계; 상기 제2 셀 스트링이 형성된 반도체층 상에 상기 제2 셀 스트링을 덮는 제2 층간절연막을 형성하는 단계; 및 상기 제1 셀 스트링이 형성된 기판과 전기적으로 접속되고, 상기 제2 셀 스트링이 형성된 반도체기판과 전기적으로 접속되어, 하나의 페이지 버퍼에 의해 연결되는 제1 비트라인 콘택 및 제2 비트라인 콘택을 형성하는 단계를 포함한다.
상기 메모리 셀 트랜지스터는, 터널산화막, 플로팅 게이트, 게이트간절연막 및 컨트롤 게이트로 이루어지는 것이 바람직하다. 상기 메모리 셀 트랜지스터는, 터널링층, 전하트랩층, 차폐층 및 컨트롤 게이트로 이루어지는 것이 바람직하다.
상기 반도체층을 형성하는 단계는, 상기 제1 층간절연막 상에 폴리실리콘층을 형성하는 단계; 및 상기 폴리실리콘층 상에 에피텍셜 성장법을 이용하여 실리콘 에피층을 성장시키는 단계를 포함한다.
상기 제1 비트라인콘택을 형성하는 단계는, 상기 제1 층간절연막을 선택적으로 관통하여 상기 기판과 접속되는 제1 콘택을 형성하고, 상기 제2 층간절연막을 형성하는 단계 이후에, 상기 제2 층간절연막 및 반도체층을 선택적으로 관통하여 상기 제1 콘택과, 접속되는 제2 콘택을 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 따른 불휘발성 메모리 소자는, 일정 간격으로 배열된 메모리 셀들 및 선택트랜지스터들이 일정 간격으로 배열되고, 상 하 서로 다른 층에 배치되어 복층 구조를 이루는 이븐(even) 셀 스트링 및 오드(odd) 셀 스트링; 상기 이븐 셀 스트링 및 오드 셀 스트링 사이에 배치된 반도체층; 및 상기 이븐 셀 스트링 및 오드 셀 스트링과 각각 연결되고, 하나의 페이지 버퍼에 의해 접속된 제1 비트라인 및 제2 비트라인을 포함한다.
상기 이븐 셀 스트링 및 오드 셀 스트링은 각각 반도체기판 상에 배치되고, 상기 반도체층 상에 배치되는 것이 바람직하다.
상기 복층 구조를 이루는 이븐 셀 스트링 및 오드 셀 스트링은 인접하는 복층구조의 이븐 셀 스트링 및 오드 셀 스트링과 반대로 교차되게 배열되는 것이 바람직하다.
상기 반도체층은 실리콘층으로 이루어지는 것이 바람직하다.
(실시예)
본 발명의 실시예에 따른 불휘발성 메모리 소자의 제조 방법은, 1개의 페이지 버퍼 회로에 두 개의 비트라인 예컨대, 이븐(even) 비트라인 및 오드(odd) 비트라인이 연결된 구조에서, 각각의 비트라인을 공유하는 활성영역 및 셀 스트링을 복층구조로 형성함으로써, 각각의 페이지 버퍼에 연결되는 비트라인 사이의 셀 간 스 페이스를 더 넓게 확보하여 셀 프로그램 시 셀간 간섭 현상을 크게 감소시킬 수 있다.
도 3을 참조하면, 먼저, 불휘발성 메모리 소자의 제조 방법은 먼저 반도체기판(200) 상에, 데이터 저장영역으로서, 다수 개의 메모리 셀(cell) 트랜지스터들 및 선택트랜지스터들을 포함하는 제1 셀 스트링(string)을 형성한다. 여기서, 도면에서 제시된 기판은 설명의 편의를 위하여, 소자분리막에 의해 설정된 활성영역만을 제시하였다.
구체적으로, 반도체기판(200) 상에 일정 간격을 두고, 배열되는 메모리 셀 트랜지스터들을 형성한다. 이때, 메모리 셀 트랜지스터들은, 플로팅 게이트 전극(210), 게이트간절연막(211) 및 컨트롤 게이트 전극(212)으로 이루어져 있다.다음에, 메모리 셀 트랜지스터들의 양 측에 제1 소스 선택트랜지스터(220)와, 제1 드레인 선택 트래지스터(221)을 형성한다. 이때, 메모리 셀 트랜지스터들과, 선택트랜지스터들은 소스/드레인 영역을 공유한다.
메모리 셀 트랜지스터는, 플로팅 게이트(FG;Floating Gate) 소자 또는 전하 트랩 소자(CTD;Charge Trap Device)로 형성할 수 있다. 예컨대, 플로팅 게이트 소자는 반도체기판 상에 터널절연막(tunnel insulating layer), 플로팅게이트(floating gate), 게이트간절연막(IPD;Inter Poly Dielectrics layer) 및 컨트롤게이트(control gate)으로 구성되는 반면에, 전하 트랩 소자는 반도체기판 상에 터널링층(tunneling layer), 전하트랩층(charge trap layer), 차폐층(blocking layer), 컨트롤게이트(control gate)전극층으로 구성된다. 반도체기판(200)은 실리 콘기판을 포함하여 형성될 수 있으며, 이에 한정되지 않는다. 터널절연막은 또는 터널링층은, 반복되는 전하들의 터널링에 의해 열화되는 것을 방지할 수 있을 정도의 두께로 형성할 수 있다.
플로팅 게이트 전극(210)은 폴리실리콘층을 포함하여 형성할 수 있으며, 전하트랩층은, 실리콘질화막을 포함하여 형성할 수 있다. 플로팅 게이트 전극(210) 또는 전하트랩층은, 반도체기판(200)의 채널영역으로부터 터널산화막 또는 터널링층을 관통한 전하들을 저장하는 전하 저장층 역할을 한다. 여기서, 전하 트랩층 내에 저장된 전하는 전하트랩층 내의 트랩 사이트(trap site)에 의해 포획되어 이동이 불가능한 반면에, 플로팅 게이트 전극(210) 내에 저장된 전하는 필드 차이에 의해 이동이 가능하다. 따라서, 전하트랩층은 저장된 전하량에 따른 에너지 레벨(level) 차이로 인한 멀티 레벨 셀(MLC;mutil level cell)을 구현할 수도 있다.
게이트간절연막(211) 또는 차폐층은, 실리콘산화막 또는 고유전산화막과 같은 절연막으로 형성할 수 있으며, 전하저장층 예컨대, 플로팅 게이트 전극(210) 또는 전하트랩층 내에 저장된 전하가 컨트롤 게이트 전극(212)으로 이동하는 것을 방지하는 역할을 한다. 컨트롤 게이트 전극(212)은, 금속층을 포함하여 형성할 수 있으며, 전하저장층 내에 전하를 저장할 수 있도록 일정 크기의 바이어스(bias)를 인가하기 위한 층이며, 컨트롤 게이트 전극(212)에 인가되는 바이어스에 따라 프로그램 및 소거 동작을 수행할 수 있다.
다음에, 제1 셀 스트링이 형성된 반도체기판(200) 상에 제1 층간절연막(230)을 형성한다. 구체적으로, 반도체기판(200) 상에 제1 셀 스트링을 매립하는 제1 층 간절연막(230)을 형성한 후, 평탄화 에컨대, 화학기계연마(CMP;Chemical Mechanical Polishing) 공정을 수행한다. 제1 층간절연막(230)은 물리기상증착 방법 또는 화학기상증착 방법을 이용하여 형성할 수 있다.
다음에, 제1 층간절연막(230)을 형성한 이후에, 소스 선택트랜지스터(220) 좌측에, 소스라인(source line)과 전기적으로 접속되는 소스 콘택(source contact)(240)을 형성한다. 구체적으로, 제1 층간절연막(230) 내에 예컨대, 소스 선택트랜지스터 좌측에 반도체기판을 선택적으로 노출시키는 소스 콘택홀(contact hole)을 형성한 후, 소스 콘택홀 내부에 도전막을 매립하여 소스 콘택(240)을 형성한다.
도 4를 참조하면, 제1 층간절연막(230) 상에 반도체층(250)을 형성한다. 여기서, 반도체층(250)은 에피텍셜(epitaxial) 성장법을 이용하여 실리콘 에피층을 형성할 수 있다. 구체적으로, 제1 층간절연막(230) 상에 폴리실리콘을 10 내지 500Å 두께로 형성한 후, 에피텍셜 성장법을 이용하여 1000 내지 3000Å 두께의 실리콘 에피층을 성장시킨다. 이때, 실리콘에피층은 성장은, 700 내지 950 ℃에서 Si2H2Cl2 또는 SiH4 가스를 포함하는 소스 가스에, HCl 가스를 첨가하고, 다음에, 소스 가스 및 HCl 가스를 포함하는 혼합 가스를 H2 가스로 희석시켜 저압화학기상증착방을 이용하여 성장시킬 수 있다. 또는 Si2H6, Cl2, 및 H2가스를 이용한 화학기상증착방법을 이용하여 550 내지 850℃에서 성장시킬 수 있다.
한편, 반도체층 내에 활성영역을 설정하는 소자분리막을 형성할 수 있다. 이 때, 소자분리막은 반도체층(250)을 형성하기 이전에, 폴리실리콘층을 형성한 후, 활성영역을 설정하기 위한 패터닝을 수행하여 활성영역이 설정된 폴리실리콘층 상에만 반도체층(250)을 형성할 수도 있다. 여기서, 반도체층(250)은, 설명의 편의를 위하여, 소자분리막에 의해 설정된 활성영역만을 제시하였다.
도 5를 참조하면, 반도체층(250) 상에 메모리 셀 트랜지스터들 및 선택트랜지스터들을 포함하는 제2 셀 스트링을 형성한다. 구체적으로, 반도체층(250) 상에 일정 간격으로 배열되는 메모리 셀 트랜지스터들을 형성한 후, 메모리 셀 트랜지스터들의 양 측에 제2 소스 선택트랜지스터(220a)와, 제2 드레인 선택 트래지스터(221a)을 형성한다.
이때, 메모리 셀 트랜지스터들과, 선택트랜지스터들은 소스/드레인 영역을 공유한다. 제2 셀 스트링에 형성된 메모리 셀 트랜지스터들은 제1 셀 스트링에 형성된 메모리 셀 트랜지스터들과 대등한 구조로 이루어져 있으며, 동일한 공정 과정을 수행하여 형성된다. 따라서, 제2 셀 스트링에 포함된 메모리 셀 트랜지스터들은, 플로팅 게이트 전극(210a), 게이트간절연막(211a) 및 컨트롤 게이트 전극(212a)으로 이루어진 플로팅 게이트 소자 또는 전하 트랩 소자로 형성할 수 있다.
도 5를 참조하면, 제2 셀 스트링이 형성된 반도체층(250) 상에 제2 층간절연막(260)을 형성한 후, 드레인 선택 트랜지스터(221a) 외측에, 제1 스트링이 형성된 반도체기판(200)과 접속되고, 제2 스트링이 형성된 반도체층(250)과 접속되어 하나의 페이지 버퍼에 의해 연결되는 제1 비트라인콘택(280) 및 제2 비트라인콘 택(281)을 형성한다.
구체적으로, 제2 층간절연막(260), 반도체층(250) 및 제1 층간절연막(230)을 관통하여 반도체기판(200)과 접속하는 제1 비트라인콘택(280)을 형성하고, 제2 층간절연막(260)을 관통하여 반도체층(250)과 접속하는 제2 비트라인콘택(281)을 형성한다. 특히, 제1 비트라인콘택(280)을 형성하기 위해서는, 먼저, 제1 층간절연층(230), 반도체층(250) 및 제2 층간절연층(260)을 선택적으로 식각하여 제1 비트라인콘택홀을 형성한 후, 제1 비트라인콘택홀 내벽에 접착층 에컨대, 티타늄질화막 및 티타늄막을 화학기상증착 방법 또는 물리기상증착 방법으로 형성한다. 다음에, 제1 비트라인 콘택홀 내를 매립하는 도전막을 형성한다.
이와 같이 형성된 불휘발성 메모리 소자는 도 6을 참조하면, 일정 간격으로 배열된 메모리 셀 트랜지스터들 및 선택트랜지스터들이 일정 간격으로 배열되고, 상 하 서로 다른 층에 배치되어 복층 구조를 이루는 제1 셀 스트링 및 제2 셀 스트링을 포함한다. 이때, 제1 셀 스트링 및 제2 셀 스트링 사이에 반도체층(250)이 배치되어 있으며, 제1 셀 스트링 및 제2 셀 스트링과 각각 연결되고, 하나의 페이지 버퍼에 의해 접속되는 제1 비트라인 콘택(280) 및 제2 비트라인 콘택(281)이 배치되어 있다.
반도체기판(200)은 실리콘기판을 포함하며, 반도체층(250)은 실리콘층을 포함할 수 있다. 메모리 셀 트랜지스터들은, 플로팅 게이트 소자 및 전하 트랩소자로 형성할 수 있다. 예를 들어, 제1 셀 스트링은, 반도체기판(200) 상에 순차적으로 배치되는 플로팅 게이트(210), 게이트간절연막(211) 및 컨트롤 게이트(212)로 이루 어지며, 제2 셀 스트링은 반도체층(250) 상에 순차적으로 배치되는 플로팅 게이트(210a), 게이트간절연막(211a) 및 컨트롤 게이트(212a)로 이루어질 수 있다.
한편, 제1 셀 스트링 및 제2 셀 스트링은 이븐(even) 셀 스트링 및 오드(odd) 셀 스트링이 상하로 배치되게 형성된다. 예컨대, 반도체기판(200) 상에 이븐 셀 스트링이 배치되면, 반도체층(250) 상에는 오드 셀 스트링이 배치되고, 반도체기판(200) 상에 오드 셀 스트링이 배치되면, 반도체층(250) 상에는 이븐 셀 스트링이 배치된다.
또한, 반도체기판(200) 또는 반도체층(250) 상에 배열되는 셀 스트링들은 이븐 셀 스트링 및 오드 셀 스트링이 교대로 배열되게 배치될 수 있다. 즉, 하부에 이븐 셀 스트링이 배치되고, 상부에 오드 셀 스트링이 배치되어 하나의 페이지 버퍼에 의해 연결된 경우, 인접하는 다른 페이지 버퍼에 의해 연결되는 셀 스트링들은, 하부에 오드 셀 스트링이 배치되고, 상부에 이븐 셀 스트링이 배치된다.
본 발명의 실시예에 따르면, 1개의 페이지 버퍼 회로에 두 개의 비트라인 예컨대, 이븐 비트라인 및 오드 비트라인이 연결된 구조에서, 제1 셀 스트링에 포함된 메모리 셀 트랜지스터들과 제2 셀 스트링에 포함된 메모리 셀 트랜지스터들은 서로 다른 활성영역 예컨대, 반도체기판 또는 반도체층을 공유하고 있다. 따라서, 제1 비트라인과 접속되는 제1 셀 스트링의 셀 트랜지스터를 페이지 버퍼에서 제어하여 프로그램되는 동안, 제2 비트라인과 접속되는 제2 셀 스트링의 셀 스트지스터들은 프로그램이 방지되는 조건으로 페이지 버퍼에서 제어된다. 즉, 제1 셀 스트링 및 제2 셀 스트링의 컨트롤게이트 예컨대, 워드 라인(word line)을 서로 공유하고 있지 않으므로, 셀 간 간섭 현상이 억제되어, 도 7에 제시된 바와 같이, 셀 수에 따른 셀 문턱 전압 분포가 a 방향에서 b 방향으로 감소시킬 수 있다.
이로 인해, 복층 구조로 형성함에 따라, 셀간 간섭 현상을 더욱 개선시킬 수 있으며, 페이지 버퍼에서 이븐 셀 스트링에 포함된 메모리 셀 트랜지스터들을 프로그램하기 위해, 비트라인을 제어하는 동안, 오드 셀 스트링에 포함된 메모리 셀들의 비정상적인 동작을 안정적으로 제어할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명이 속하는 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 불휘발성 메모리 소자의 페이지 버퍼 및 비트라인의 배열을 나타내 보인 회로도이다.
도 2는 종래의 셀 스트링 구조를 설명하기 위해 나타낸 도면이다.
도 3 내지 도 7은 본 발명에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위해 나타내 보인 도면들이다.

Claims (9)

  1. 기판 상에 일정 간격으로 배열된 메모리 셀들 및 선택트랜지스터들을 포함하는 제1 셀 스트링을 형성하는 단계:
    상기 제1 셀 스트링이 형성된 기판 상에 상기 제1 셀 스트링을 덮는 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 일정 간격으로 배열된 메모리 셀들 및 선택트랜지스터들을 포함하는 제2 셀 스트링을 형성하는 단계;
    상기 제2 셀 스트링이 형성된 반도체층 상에 상기 제2 셀 스트링을 덮는 제2 층간절연막을 형성하는 단계;
    상기 제1 셀 스트링이 형성된 기판과 전기적으로 접속되고, 상기 제2 셀 스트링이 형성된 반도체기판과 전기적으로 접속되어, 하나의 페이지 버퍼에 의해 연결되는 제1 비트라인 콘택 및 제2 비트라인 콘택을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 메모리 셀 트랜지스터는, 터널산화막, 플로팅 게이트, 게이트간절연막 및 컨트롤 게이트로 이루어지는 불휘발성 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 메모리 셀 트랜지스터는, 터널링층, 전하트랩층, 차폐층 및 컨트롤 게이트로 이루어지는 불휘발성 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 반도체층을 형성하는 단계는,
    상기 제1 층간절연막 상에 폴리실리콘층을 형성하는 단계; 및
    상기 폴리실리콘층 상에 에피텍셜 성장법을 이용하여 실리콘 에피층을 성장시키는 단계를 포함하는 불휘발성 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 비트라인콘택을 형성하는 단계는,
    상기 제1 층간절연막을 선택적으로 관통하여 상기 기판과 접속되는 제1 콘택을 형성하고, 상기 제2 층간절연막을 형성하는 단계 이후에, 상기 제2 층간절연막 및 반도체층을 선택적으로 관통하여 상기 제1 콘택과, 접속되는 제2 콘택을 형성하는 단계로 이루어지는 불휘발성 메모리 소자의 제조 방법.
  6. 일정 간격으로 배열된 메모리 셀들 및 선택트랜지스터들이 일정 간격으로 배열되고, 상 하 서로 다른 층에 배치되어 복층 구조를 이루는 이븐(even) 셀 스트링 및 오드(odd) 셀 스트링;
    상기 이븐 셀 스트링 및 오드 셀 스트링 사이에 배치된 반도체층; 및
    상기 이븐 셀 스트링 및 오드 셀 스트링과 각각 연결되고, 하나의 페이지 버퍼에 의해 접속된 제1 비트라인 및 제2 비트라인을 포함하는 불휘발성 메모리 소자.
  7. 제1항에 있어서,
    상기 이븐 셀 스트링 및 오드 셀 스트링은 각각 반도체기판 상에 배치되고, 상기 반도체층 상에 배치되는 불휘발성 메모리 소자.
  8. 제1항에 있어서,
    상기 복층 구조를 이루는 이븐 셀 스트링 및 오드 셀 스트링은 인접하는 복층구조의 이븐 셀 스트링 및 오드 셀 스트링과 반대로 교차되게 배열되는 불휘발성 메모리 소자.
  9. 제1항에 있어서,
    상기 반도체층은 실리콘층으로 이루어지는 불휘발성 메모리 소자.
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