KR20100001660A - Method of manufacturing a semiconductor device - Google Patents

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Abstract

PURPOSE: A method of manufacturing a semiconductor device is provided to align a post mask by performing a key-open after planarization process of a conductive film for a control gate. CONSTITUTION: In a device, a conductive film(102) for a tunnel insulating film(101) and a floating gate are formed on a semiconductor substrate(100). A trench(103) is formed by etching the conductive film for the floating gate, a tunnel insulating film, and the semiconductor substrate. An overlay vernier is formed at a scribe region of the semiconductor substrate. An element isolation film is formed by filling in the trench with the insulating film. The conductive film(106) for the dielectric film(105) and the control gate is formed on the whole structure including the element isolation film. The overlay vernier is exposed to the outside by eliminating the conductive film for the control gate.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}Method of manufacturing a semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 콘트롤 게이트용 도전막의 평탄화 공정 후 오버레이 리딩이 가능한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of overlay reading after a planarization process of a conductive film for a control gate.

반도체 소자는 다수개의 노광 마스크가 중첩 사용되는 복잡한 공정을 거치게 되며, 단계별로 사용되는 노광 마스크들 간의 정렬은 특정 형상의 마크를 기준으로 이루어진다.The semiconductor device undergoes a complicated process in which a plurality of exposure masks are overlapped and used, and alignment between the exposure masks used step by step is performed based on a mark of a specific shape.

상기 마크를 정렬 키(Alignment key) 혹은 정렬 마크라 하며, 다른 마스크들간의 정렬(Layer to layer alignment)이나, 하나의 마스크에 대한 다이 간의 정렬에 사용된다.The mark is called an alignment key or alignment mark, and is used for alignment between different masks or between dies for one mask.

반도체 소자의 제조 공정에 사용되는 스탭 앤 리비트(step and repeat)방식의 노광 장비인 스텝퍼(steper)는 스테이지가 X-Y 방향으로 움직이며 반복적으로 이동 정렬하여 노광하는 장치이다. 상기 스테이지는 정렬 마크를 기준으로 자동 또 는 수동으로 웨이퍼의 정렬이 이루어지며, 스테이지는 기계적으로 종작되므로 반복되는 공정시 정렬 오차가 발생되고, 정렬 오차가 허용 범위를 초과하면 소자의 불량이 발생된다.A stepper, which is a step and repeat type exposure apparatus used in a semiconductor device manufacturing process, is a device in which a stage moves in the X-Y direction and repeatedly moves in alignment. The stage is aligned automatically or manually on the basis of the alignment mark, the stage is mechanically terminated, so that the alignment error occurs during the repeated process, and if the alignment error exceeds the allowable range, the device is defective. .

상기와 같이 오정렬에 따른 중첩 정확도의 조정 범위는 소자의 디자인 룰에 따르면, 통상 디자인 룰의 0~ 30% 정도이다. 또한 반도체 기판상에 형성된 각층들간의 정렬이 정확하게 이루어졌는지를 확인하는 중첩정밀도(Overlay accuracy) 측정 마크도 정렬 마크와 동일한 방법으로 사용된다.As described above, the adjustment range of the overlapping accuracy according to the misalignment is about 0 to 30% of the design rule, according to the design rule of the device. In addition, an overlay accuracy measurement mark for confirming that the alignment between the layers formed on the semiconductor substrate is correctly used is also used in the same manner as the alignment mark.

종래 정렬 마크 및 중첩정밀도 측정 마크는 반도체 웨이퍼에서 칩이 형성되지 않는 부분인 스크라이브 라인(Scribe line)상에 형성되며, 상기 정렬 마크를 이용한 오정렬 정도의 측정 방법으로는 버어니어(Venier) 정렬 마크를 이용한 시각 점검 방법과, 박스 인 박스(Box in box) 또는, 박스 인 바아(Box in bar) 또는, 바 인 바(Bar in bar) 또는 박스 앤 바(Box & bar) 정렬 마크를 이용한 자동 점검 방법에 의해 측정한 후, 보상한다.Conventional alignment marks and overlapping precision measurement marks are formed on a scribe line which is a portion where a chip is not formed in a semiconductor wafer, and as a measuring method of misalignment degree using the alignment marks, a Vernier alignment mark is used. Visual inspection using the method and automatic inspection using the box in box or box in bar or bar in bar or box & bar alignment mark After measuring by, compensate.

본 발명이 이루고자 하는 기술적 과제는 콘트롤 게이트용 도전막을 증착한 후, 활성 영역과 소자 분리 영역간의 단차를 감소시키기 위하여 평탄화 공정을 진행한 후, 반도체 기판의 스크라이브 영역에 형성된 오버레이 버니어를 노출시키는 키 오픈 공정을 진행함으로써, 후속 마스크를 정렬시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to deposit a conductive film for the control gate, and then proceed with the planarization process to reduce the step difference between the active region and the device isolation region, and then open the key to expose the overlay vernier formed in the scribe region of the semiconductor substrate By advancing a process, it is providing the manufacturing method of the semiconductor element which can align a subsequent mask.

본 발명의 일실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막을 형성하는 단계와, 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하되, 상기 반도체 기판의 스크라이브 영역에 오버레이 버니어를 형성하는 단계와, 상기 소자 분리용 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 포함한 전체 구조 상에 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계와, 상기 콘트롤 게이트용 도전막 상부를 평탄화시키기 위하여 평탄화 공정을 실시하는 단계, 및 상기 스크라이브 영역 상에 형성된 상기 콘트롤 게이트용 도전막을 제거하여 상기 오버레이 버니어를 노출시키는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a tunnel insulating film and a floating gate conductive film on a semiconductor substrate, and etching the floating gate conductive film, the tunnel insulating film, and the semiconductor substrate. Forming an isolation trench, forming an overlay vernier in the scribe area of the semiconductor substrate, forming an isolation layer by filling the isolation isolation trench with an insulating film, and forming a dielectric layer on the entire structure including the isolation layer And forming a control gate conductive film, performing a planarization process to planarize an upper portion of the control gate conductive film, and removing the control gate conductive film formed on the scribe area to expose the overlay vernier. Steps.

상기 소자 분리막 형성 단계는 상기 소자 분리용 트렌치를 포함한 전체 구조 상에 상기 절연막을 채우는 단계와, 상기 플로팅 게이트용 도전막이 노출되도록 CMP(Chemical Mechanical Planarization) 공정을 실시하는 단계를 포함한다.The forming of the isolation layer may include filling the insulating layer over the entire structure including the isolation isolation trench and performing a chemical mechanical planarization (CMP) process to expose the conductive layer for the floating gate.

상기 소자 분리용 트렌치 형성 단계는 상기 CMP(Chemical Mechanical Planarization) 공정의 로딩 효과를 방지하기 위하여 상기 반도체 기판의 메모리 셀 영역 주변에 더미 패턴을 형성한다.In the trench isolation step, a dummy pattern is formed around a memory cell region of the semiconductor substrate in order to prevent a loading effect of the chemical mechanical planarization (CMP) process.

본 발명의 일실시 예에 따르면, 콘트롤 게이트용 도전막을 증착한 후, 활성 영역과 소자 분리 영역간의 단차를 감소시키기 위하여 평탄화 공정을 진행한 후, 반도체 기판의 스크라이브 영역에 형성된 오버레이 버니어를 노출시키는 키 오픈 공정을 진행함으로써, 후속 마스크를 정렬시킬 수 있다.According to an embodiment of the present invention, after depositing a control gate conductive film, a planarization process is performed to reduce the step difference between the active region and the device isolation region, and then a key for exposing the overlay vernier formed in the scribe region of the semiconductor substrate. By going through the open process, subsequent masks can be aligned.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1 내지 도 3은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설 명하기 위한 소자의 단면도이다.1 to 3 are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102)을 순차적으로 적층한다. 이 후, 플로팅 게이트용 도전막(102), 터널 절연막(101)을 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 이후 노출된 반도체 기판(100)을 식각하여 소자 분리용 트렌치(103)를 형성하고 트렌치(103)를 절연막으로 채워 소자 분리막(104)을 형성한다. 상술한 소자 분리막(104) 형성 공정시 통상의 공정을 통하여 웨이퍼의 스크라이브 영역에 오버레이 버니어를 형성하는 것이 바람직하다. 오버레이 버니어는 모 버니어와 자 버니어가 박스 타입 또는 라인 타입으로 형성할 수 있다.Referring to FIG. 1, a tunnel insulating film 101 and a floating gate conductive film 102 are sequentially stacked on a semiconductor substrate 100. Thereafter, the floating gate conductive film 102 and the tunnel insulating film 101 are etched to expose the device isolation region of the semiconductor substrate 100. Thereafter, the exposed semiconductor substrate 100 is etched to form the trench 103 for device isolation, and the trench 103 is filled with an insulating film to form the device isolation film 104. In the above-described process of forming the isolation layer 104, it is preferable to form an overlay vernier in the scribe region of the wafer through a conventional process. The overlay vernier can be formed by the parent vernier and the child vernier in the box type or the line type.

좀더 상세하게는 플로팅 게이트용 도전막(102) 상에 하드 마스크 패턴을 형성한 후, 하드 마스크 패턴을 이용하여 플로팅 게이트용 도전막(102), 터널 절연막(101), 및 반도체 기판(100)을 식각하여 트렌치(103)을 형성한다. 이 후, 트렌치(103)를 포함한 전체 구조 상에 절연막을 형성한 후, 하드 마스크 패턴이 노출되도록 평탄화 공정을 진행한다. 이때 반도체 소자의 메모리 셀 영역에 플로팅 게이트용 도전막(102)을 패터닝할때 셀 영역의 주변에 형성된 플로팅 게이트용 도전막(102)을 패터닝하여 더미 패턴을 형성한다. 더미 패턴은 평탄화 공정시 CMP(Chemical Mechanical Planarization) 공정의 로딩 효과를 방지하기 위하여 형성한다.More specifically, after the hard mask pattern is formed on the conductive film 102 for the floating gate, the conductive film 102 for the floating gate, the tunnel insulating film 101, and the semiconductor substrate 100 are formed using the hard mask pattern. It is etched to form the trench 103. Thereafter, an insulating film is formed on the entire structure including the trench 103, and then the planarization process is performed to expose the hard mask pattern. At this time, when the floating gate conductive film 102 is patterned in the memory cell region of the semiconductor device, the floating gate conductive film 102 formed around the cell region is patterned to form a dummy pattern. The dummy pattern is formed in order to prevent the loading effect of the chemical mechanical planarization (CMP) process during the planarization process.

도 2를 참조하면, 소자 분리막(104)을 포함한 전체 구조 상에 유전체막(105)을 형성한다. 유전체막(105)은 산화막, 질화막, 산화막이 순차적으로 적층된 ONO구 조로 형성하는 것이 바람직하다. 이 후, 유전체막(105)을 포함한 전체 구조 상에 콘트롤 게이트용 도전막(106)을 형성한다. 이때 콘트롤 게이트용 도전막(106) 상부는 활성 영역과 소자 분리 영역상의 단차로 인하여 활성 영역이 소자 분리 영역보다 높게 형성된다.Referring to FIG. 2, the dielectric film 105 is formed on the entire structure including the device isolation film 104. The dielectric film 105 is preferably formed of an ONO structure in which an oxide film, a nitride film, and an oxide film are sequentially stacked. Thereafter, the control gate conductive film 106 is formed over the entire structure including the dielectric film 105. In this case, the active region is formed higher than the device isolation region due to the difference between the active region and the device isolation region.

상술한 상태에서 게이트 패턴을 형성하기 위한 식각 공정을 진행하게 되면 활성 영역의 패턴 크기가 소자 분리 영역의 패턴 크기보다 좁게 형성된다. 이러한 문제점이 심한 경우 플로팅 게이트용 도전막(106)이 단락될 수 있다. When the etching process for forming the gate pattern is performed in the above state, the pattern size of the active region is smaller than the pattern size of the device isolation region. If this problem is severe, the conductive film 106 for the floating gate may be shorted.

도 3을 참조하면, 콘트롤 게이트용 도전막(106)을 형성한 후, 평탄화 공정을 실시하여 콘트롤 게이트용 도전막(106) 상부의 단차를 완화시킨다.Referring to FIG. 3, after the control gate conductive film 106 is formed, a planarization process is performed to mitigate the level difference on the control gate conductive film 106.

이때 평탄화 공정에 의해 웨이퍼의 스크라이브 영역에 형성된 오버레이 버니어의 단차도 완화되어 후속 공정의 마스크 정렬 공정의 어려움이 발생한다. 이를 위해 스크라이브 영역에 형성된 콘트롤 게이트용 도전막(106)을 제거하는 키 오픈(key open) 공정을 진행한다.At this time, the leveling of the overlay vernier formed in the scribe area of the wafer is also alleviated by the planarization process, which causes difficulty in the mask alignment process of the subsequent process. To this end, a key open process of removing the control gate conductive film 106 formed in the scribe region is performed.

도 4를 참조하면, 키 오픈 공정 전과 키 오픈 공정 후의 웨이퍼 스크라이브 영역의 사진이다. 사진을 보면 키 오픈 공정 후 오버레이 버니어의 단차가 뚜렷해지는 것이 나타나있다.Referring to FIG. 4, it is a photograph of the wafer scribe region before the key opening process and after the key opening process. The picture shows that the step of the overlay vernier becomes clear after the key opening process.

이로 인하여 후속 게이트 패턴을 형성하기 위한 식각 공정시 마스크의 오정렬을 감소시킬 수 있다.This may reduce misalignment of the mask during an etching process for forming subsequent gate patterns.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1 내지 도 3은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1 to 3 are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 4를 참조하면, 키 오픈 공정 전과 키 오픈 공정 후의 웨이퍼 스크라이브 영역의 사진이다.Referring to FIG. 4, it is a photograph of the wafer scribe region before the key opening process and after the key opening process.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 터널 절연막100 semiconductor substrate 101 tunnel insulating film

102 : 플로팅 게이트용 도전막 103 : 트렌치102: conductive film for floating gate 103: trench

104 : 소자 분리막 105 : 유전체막104: device isolation film 105: dielectric film

106 : 콘트롤 게이트용 도전막106: conductive film for the control gate

Claims (4)

반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막을 형성하는 단계;Forming a tunnel insulating film and a conductive film for a floating gate on the semiconductor substrate; 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하되, 상기 반도체 기판의 스크라이브 영역에 오버레이 버니어를 형성하는 단계;Etching the floating gate conductive layer, the tunnel insulating layer, and the semiconductor substrate to form a device isolation trench, and forming an overlay vernier in a scribe region of the semiconductor substrate; 상기 소자 분리용 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계;Forming an isolation layer by filling the isolation isolation trench with an insulating layer; 상기 소자 분리막을 포함한 전체 구조 상에 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계;Forming a dielectric film and a conductive film for a control gate on the entire structure including the device isolation film; 상기 콘트롤 게이트용 도전막 상부를 평탄화시키기 위하여 평탄화 공정을 실시하는 단계; 및Performing a planarization process to planarize an upper portion of the conductive film for the control gate; And 상기 스크라이브 영역 상에 형성된 상기 콘트롤 게이트용 도전막을 제거하여 상기 오버레이 버니어를 노출시키는 단계를 포함하는 반도체 소자의 제조 방법.Removing the conductive film for the control gate formed on the scribe region to expose the overlay vernier. 제 1 항에 있어서,The method of claim 1, 상기 소자 분리막 형성 단계는 상기 소자 분리용 트렌치를 포함한 전체 구조 상에 상기 절연막을 채우는 단계;The forming of the isolation layer may include filling the insulating layer on the entire structure including the isolation isolation trench; 상기 플로팅 게이트용 도전막이 노출되도록 CMP(Chemical Mechanical Planarization) 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.And performing a chemical mechanical planarization (CMP) process to expose the conductive film for the floating gate. 제 2 항에 있어서,The method of claim 2, 상기 소자 분리용 트렌치 형성 단계는 상기 CMP(Chemical Mechanical Planarization) 공정의 로딩 효과를 방지하기 위하여 상기 반도체 기판의 메모리 셀 영역 주변에 더미 패턴을 형성하는 반도체 소자의 제조 방법.The trench forming step of forming a device may include forming a dummy pattern around a memory cell region of the semiconductor substrate in order to prevent a loading effect of the chemical mechanical planarization (CMP) process. 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막을 형성하는 단계;Forming a tunnel insulating film and a conductive film for a floating gate on the semiconductor substrate; 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;Etching the conductive film for the floating gate, the tunnel insulating film, and the semiconductor substrate to form a device isolation trench; 상기 반도체 기판의 스크라이브 영역에 오버레이 버니어를 형성하는 단계;Forming an overlay vernier in the scribe region of the semiconductor substrate; 상기 소자 분리용 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계;Forming an isolation layer by filling the isolation isolation trench with an insulating layer; 상기 소자 분리막을 포함한 전체 구조 상에 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계;Forming a dielectric film and a conductive film for a control gate on the entire structure including the device isolation film; 상기 콘트롤 게이트용 도전막 상부를 평탄화시키기 위하여 평탄화 공정을 실시하는 단계; 및Performing a planarization process to planarize an upper portion of the conductive film for the control gate; And 상기 스크라이브 영역 상에 형성된 상기 콘트롤 게이트용 도전막을 제거하여 상기 오버레이 버니어를 노출시키는 단계를 포함하는 반도체 소자의 제조 방법.Removing the conductive film for the control gate formed on the scribe region to expose the overlay vernier.
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