KR20090131060A - 횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법 - Google Patents

횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법

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KR20090131060A
KR20090131060A KR1020080056839A KR20080056839A KR20090131060A KR 20090131060 A KR20090131060 A KR 20090131060A KR 1020080056839 A KR1020080056839 A KR 1020080056839A KR 20080056839 A KR20080056839 A KR 20080056839A KR 20090131060 A KR20090131060 A KR 20090131060A
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조기술
최영석
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엘지디스플레이 주식회사
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Abstract

본 발명은, 화소영역이 정의된 기판 상에 형성된 게이트 배선과 이와 연결된 게이트 전극 및 상기 게이트 배선과 나란하게 이격하여 연장하는 공통배선과, 상기 공토배선에서 분기한 공통배선 연장부와, 상기 화소영역별로 데이터 보조패턴과; 상기 게이트 배선 상부로 전면에 형성되며, 상기 화소영역별로 상기 게이트 배선의 중앙부와 상기 데이터 보조패턴의 중앙부 및 상기 공통배선 일끝단을 노출시키는 게이트 절연막과; 상기 게이트 전극에 대응하여 상기 게이트 절연막 위로 형성된 아일랜드 형상의 액티브층과, 상기 액티브층 테두리부를 노출시키며 형성된 식각방지패턴 및 상기 식각 방지패턴 상부에서 서로 이격하며 상기 액티브층의 테두리부와 접촉하며 서로 이격하며 형성된 오믹콘택층과, 상기 오믹콘택층 위로 형성된 이중층 구조의 소스 및 드레인 전극과; 상기 게이트 절연막 상에 형성되며 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 상기 데이터 보조패턴과 접촉 및 중첩하며 형성된 이중층 구조의 데이터 배선과, 상기 화소영역 별로 상기 게이트 배선과 접촉 및 중첩하며 형성된 이중층 구조의 게이트 보조패턴과; 상기 화소영역 내의 게이트 절연막 상에 서로 이격하여 형성되며 상기 드레인 전극에서 분기하여 형성된 다수의 단일층 구조의 다수의 화소전극과, 상기 공통배선 연장부와 접촉하며 단일층 구조로 상기 다수의 화소전극과 교대하며 형성된 다수의 공통전극을 포함하는 횡전계형 액정표시장치용 어레이 기판 및 이의 제조 방법을 제공한다.
어레이기판, 3마스크, 액정표시장치, 횡전계, 리페어

Description

횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법{Array substrate for in-plane switching mode liquid crystal display device and method of fabricating the same}
본 발명은 횡전계형 액정표시장치에 관한 것이며, 특히 3마스크 공정을 통한 횡전계형 액정표시장치용 어레이 기판의 제조방법 및 이에 따른 횡전계형 액정표시장치용 어레이 기판에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판과 화소전극이 형성된 어레이 기판과, 상기 두 기판 사이에 개재된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극 사이에 수직하게 형성된 전기장에 의해 액정이 구동되며, 투과율과 개구율 등의 특성이 우수하다.
그러나, 상하로 걸리는 전기장에 의한 액정구동은 시야각 특성이 우수하지 못한 단점을 가지고 있다.
따라서, 상기의 단점을 극복하기 위해 시야각 특성이 우수한 횡전계형 액정표시장치가 제안되었다.
이하, 도 1을 참조하여 일반적인 횡전계형 액정표시장치에 관해 상세히 설명한다.
도 1은 일반적인 횡전계형 액정표시장치의 단면을 도시한 도면이다.
도시한 바와 같이, 컬러필터 기판인 상부기판(9)과 어레이 기판인 하부기판(10)이 서로 이격되어 대향하고 있으며, 이 상부 및 하부기판(9, 10)사이에는 액 정층(11)이 개재되어 있다.
상기 하부기판(10)상에는 공통전극(17)과 화소전극(30)이 동일 평면상에 형성되어 있으며, 이때, 상기 액정층(11)은 상기 공통전극(17)과 화소전극(30)에 의한 수평전계(L)에 의해 작동된다.
도 2a와 2b는 일반적인 횡전계형 액정표시장치의 온(on), 오프(off) 상태의 동작을 각각 도시한 단면도이다.
우선, 전압이 인가된 온(on)상태에서의 액정의 배열상태를 도시한 도 2a를 참조하면, 상기 공통전극(17) 및 화소전극(30)과 대응하는 위치의 액정(11a)의 상변이는 없지만 공통전극(17)과 화소전극(30)사이 구간에 위치한 액정(11b)은 이 공통전극(17)과 화소전극(30)사이에 전압이 인가됨으로써 형성되는 수평전계(L)에 의하여, 상기 수평전계(L)와 같은 방향으로 배열하게 된다. 즉, 상기 횡전계형 액정표시장치는 액정이 수평전계에 의해 이동하므로, 시야각이 넓어지는 특성을 띠게 된다.
그러므로, 상기 횡전계형 액정표시장치를 정면에서 보았을 때, 상/하/좌/우방향으로 약 80∼85o방향에서도 반전현상 없이 가시 할 수 있다.
다음, 도 2b를 참조하면, 상기 액정표시장치에 전압이 인가되지 않은 오프상태이므로 상기 공통전극과 화소전극 간에 수평전계가 형성되지 않고 액정층(11)의 배열 상태가 변하지 않는다.
도 3은 종래의 일반적인 횡전계형 액정표시장치용 어레이 기판의 일부를 개 략적으로 구성한 평면도이며, 도 4는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도이다.
우선, 도 3을 참조하면, 도시한 바와 같이, 종래의 일반적인 횡전계형 액정표시장치용 어레이 기판(40)은 소정간격 이격되어 평행하게 가로방향 방향으로 구성된 다수의 게이트 배선(43)과, 상기 게이트 배선(43)에 근접하여 상기 게이트 배선(43)과 평행하게 구성된 공통배선(47)과, 상기 두 배선(43, 47)과 교차하며 특히 게이트 배선(43)과는 교차하여 화소영역(P)을 정의하는 데이터 배선(60)이 구성되어 있다.
상기 게이트 배선(43)과 데이터 배선(60)의 교차지점에는 게이트 전극(45)과 반도체층(51)과 소스 및 드레인 전극(53, 55)으로 구성되는 박막트랜지스터(Tr)가 형성되어 있다. 이때, 상기 소스 전극(53)은 상기 데이터 배선(60)에서 분기하고 있으며, 상기 게이트 전극(45)은 상기 게이트 배선(43)에서 분기하여 형성되고 있다.
또한, 상기 화소영역(P) 내에는 상기 드레인 콘택홀(67)을 통해 상기 드레인 전극(55)과 연결되는 다수의 화소전극(70a, 70b)과, 상기 화소전극(70a, 70b)과 평행하게 서로 엇갈리며 구성되고, 상기 공통배선(47)으로부터 분기한 다수의 공통전극(49a, 49b)이 형성되어 있다.
이러한 평면구조를 갖는 종래의 횡전계형 액정표시장치용 어레이 기판의 단면구조를 도 4를 참조하여 살펴보면, 우선 화소영역(P)에 있어서는 기판(40) 상에 다수개의 공통전극(49a, 49b)이 서로 이격하여 형성되어 있으며, 그 상부로 전면에 게이트 절연막(50)이 형성되어 있으며, 도면에는 나타나지 않았지만 상기 공통전극(49a, 49b)과 더불어 상기 기판(40)상에는 일방향으로 연장하는 게이트 배선과 상기 공통전극(49a, 49b)과 연결되며 공통배선이 더욱 형성되고 있다.
또한 상기 게이트 절연막(50) 위로는 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(60)이 형성되어 있으며, 상기 데이터 배선(60) 상부로는 전면에 보호층(65)이 형성되어 있으며, 상기 보호층(65) 위로는 각 화소영역(P) 내에서 상기 게이트 절연막(50) 하부에 형성된 공통전극(49a, 49b)과 서로 엇갈려 교대로 배치되도록 다수의 화소전극(70a, 70b)이 형성되고 있다.
스위칭 영역(TrA)에 있어서는, 기판(40)상에 게이트 전극(45)과, 게이트 절연막(50)과, 액티브층(51a)과 서로 이격하는 오믹콘택층(51b)으로 이루어진 반도체층(51)과, 서로 이격하는 소스 및 드레인 전극(53, 55)이 순차 적층된 구조를 갖는 박막트랜지스터(Tr)가 형성되어 있다.
한편, 이러한 구성을 갖는 횡전계형 액정표시장치용 어레이 기판의 제조 방법에 대해 간단히 설명하면, 상기 기판(40) 상에 제 1 금속물질을 증착한 후, 제 1 마스크 공정에 의해 게이트 전극(45)과 게이트 배선(미도시)과 공통배선(미도시) 및 공통전극(49a, 49b)을 형성하고, 다음, 제 1 무기절연물질을 증착하여 게이트 절연막(50)을 형성하고, 연속하여 상기 게이트 절연막 위로 순수 비정질 실리콘(a-Si), 불순물 비정질 실리콘(n+ a-Si)을 연속적으로 증착함으로써 순수 비정질 실리콘층(미도시) 및 불순물 비정질 실리콘층(미도시)을 형성한다. 이후, 제 2 마스크 공정에 의해 상기 순수 및 불순물 비정질 실리콘층(미도시)을 패터닝함으로써 상기 게이트 전극(45)을 덮는 위치에 액티브층(51a) 및 연결된 상태의 오믹콘택층(미도시)으로 구성된 반도체층(51)을 형성한다.
다음, 상기 반도체층(51) 상부로 제 2 금속물질을 증착한 후, 제 3 마스크 공정에 의해 데이터 배선(60)과 상기 반도체층(51) 상부에서 서로 일정간격 이격하는 소스 및 드레인 전극(53, 55)을 형성한다. 이 단계에서는, 소스 및 드레인 전극(53, 55)을 마스크로 하여, 이격된 구간의 상기 연결된 상태의 오믹콘택층(미도시)을 제거함으로써 서로 이격하는 오믹콘택층(51b)을 형성하고, 그 하부층인 액티브층(51a)을 노출시켜 채널을 형성한다. 상기 게이트 전극(45), 게이트 절연막(50), 반도체층(51), 소스 및 드레인 전극(53, 55)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다.
다음, 제 2 절연물질을 증착한 후, 제 4 마스크 공정에 의해 드레인 전극(55)의 일부를 노출시키는 드레인 콘택홀(67)을 가지는 보호층(65)을 형성한 후, 상기 보호층(65) 위로 투명 도전성 물질을 증착하고, 제 5 마스크 공정에 의해 패터닝함으로써 화소전극(70a, 70b)을 형성한다.
이와 같이, 기존의 횡전계형 액정표시장치용 어레이 기판의 제조 공정에서는 통상 5 마스크 공정을 진행하고 있다.
하지만, 마스크 공정에서는 증착, 노광, 현상, 식각 공정별로 장비들이 필요하고, 물리적, 화학적 공정이 반복됨에 따라 마스크 공정이 많을수록 공정시간이 많이 걸리고 이에 의해 생산성이 저하되며, 제조 비용이 상승한다.
최근에는 이러한 5마스크 공정 진행에 의한 문제를 해결하고자 4마스크 공정 에 의해 횡전계형 액정표시장치용 어레이 기판을 제조하는 방법이 제안되었다.
하지만 이러한 4마스크 공정에 의해 제조된 어레이 기판은, 도 5에 도시한 바와같이, 그 제조 방법에 있어서 반도체층(79)과 소스 및 드레인 전극(84, 86)을 하나의 마스크 공정을 통해 제조함으로써 1회의 마스크 공정을 줄이는 것이 특징이지만, 상기 반도체층(79)과, 소스 및 드레인 전극(84, 86)과 데이터 배선(82)을 하나의 마스크 공정을 통해 동시에 패터닝하게 됨으로써, 상기 데이터 배선(82) 하부에도 순수 비정질 실리콘의 제 1 패턴(80a) 및 불순물 비정질 실리콘의 제 2 패턴(80b)으로 이루어진 반도체패턴(80)이 형성되고, 특히 상기 제 1 패턴(80a)이 상기 데이터 배선(82)의 폭보다 넓은 폭을 가지며 형성됨으로써 웨이비 노이즈(wavy noise) 불량 및 포토 커런트가 발생에 의한 박막트랜지스터 특성을 저하시키고 있으며, 나아기 상기 데이터 배선(82) 외부로 노출되며 형성된 상기 제 1 패턴(80a)에 의해 개구율이 저하되는 문제가 발생하고 있다.
또한, 이러한 마스크 공정을 진행하여 배선 및 전극패턴을 형성하는 과정에선 특히 게이트 및 데이터 배선의 오픈 불량이 발생하고 있으며, 이러한 게이트 및 데이터 배선의 오픈 불량 발생 시는 상기 오픈된 부분에 대해 별도의 금속 배선을 추가하는 CVD 리페어 공정을 진행하여 양품화 하고 있는 실정이다. 이 경우 CVD 레이저 공정은 단차의 영향을 많이 받게되어 이 진행과정에 있어 실패율이 높다. 또한 레이저 조사 공정과 금속배선 증착 공정을 진행해야 하는 바 상대적으로 시간이 많이 걸리는 문제가 있다.
상기 문제점을 해결하기 위해서, 본 발명에서는 웨이비 노이즈(wavy noise) 불량 및 개구율 저하 없이 마스크 공정을 저감하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법을 제안하는 것을 그 목적으로 한다.
또한, 횡전계형 액정표시장치용 어레이 기판을 3마스크 공정에 의해 제조하면서도 반도체층을 5마스크 제조 공정에서와 같이 아일랜드 형태로 형성함으로써 포토 커런트 발생을 최소화하여 오프 전류 특성을 향상시키는 것을 또 다른 목적으로 한다.
또한, 횡전계형 액정표시장치용 어레이 기판을 3마스크 공정에 의해 제조하면서도 3마스크 공정에 의해 제조하면서도 데이터 배선 또는 게이트 배선에 대해 이들 배선의 오픈 불량 발생 시 셀프 리페어가 가능한 구조를 제안함으로써 별도의 리페어 공정을 필요로 하지 않거나 또는 간단히 레이저를 통한 웰딩 처리만 실시함으로서 공정 로드를 저감시키는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 횡전계형 액정표시장치용 어레이 기판의 제조 방법은, 화소영역이 정의된 기판 상에 게이트 배선과 이와 연결된 게이트 전극과 상기 게이트 배선과 나란하게 이격하며 연장하는 공통배선과 상기 공통배선에서 분기한 공통배선 연장부 및 상기 게이트 배선과 교차하는 방향으로 데 이터 보조패턴을 형성하는 단계와; 상기 게이트 배선과 게이트 전극과 공통배선과 공통배선 연장부 및 데이터 보조패턴 상부로 상기 화소영역별로 상기 게이트 배선의 중앙부와 상기 데이터 보조패턴 중앙부 및 상기 공통배선 연장부 일끝단을 각각 노출시키는 게이트 절연막과, 상기 게이트 절연막 상에 위치하며 상기 게이트 전극에 대응하는 아일랜드 형상의 액티브층과, 상기 액티브층 상부로 상기 액티브층의 테두리부를 노출시킨는 식각방지패턴을 형성하는 단계와; 상기 식각방지패턴 위로 전면에 불순물 비정질 실리콘층과 제 1 금속층 및 제 2 금속층을 순차적으로 형성하는 단계와; 상기 제 2 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴과 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1, 2 포토레지스트 패턴 외부로 노출된 상기 제 2 금속층과 제 1 금속층 및 상기 불순물 비정질 실리콘층을 제거함으로써 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 상기 데이터 보조패턴과 접촉하는 이중층 구조의 데이터 배선과, 상기 식각방지패턴 상부에서 서로 이격하는 이중층 구조의 소스 및 드레인 전극과, 상기 소스 및 드레인 전극 하부로 상기 액티브층의 테두리부와 접촉하는 오믹콘택층과, 상기 화소영역 내에 서로 이격하며 교대하는 다수의 이중층 구조의 화소전극패턴 및 상기 공통배선 연장부와 접촉하는 공통전극패턴과, 상기 게이트 배선에 대응하여 상기 게이트 배선과 접촉하는 게이트 보조패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 제거하여 상기 다수의 이중층 구조의 화소전극패턴 및 공통전극패턴을 노출시키는 단계와; 상기 노출된 다수의 이중층 구조의 화소전극패턴 및 공통전극패턴 중 상부층을 제거하여 다수의 단일층 구조의 화소전극 및 공통전 극을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 게이트 배선과 게이트 전극과 공통배선과 공통배선 연장부 및 데이터 보조패턴 상부로 상기 화소영역별로 상기 게이트 배선의 중앙부와 상기 데이터 보조패턴 중앙부 및 상기 공통배선 연장부 일끝단을 각각 노출시키는 게이트 절연막과, 상기 아일랜드 형상의 액티브층과, 식각방지패턴을 형성하는 단계는, 상기 게이트 배선과 게이트 전극과 공통배선과 공통배선 연장부 및 데이터 보조패턴 상부로 순차적으로 상기 게이트 절연막과 순수 비정질 실리콘층과 제 1 절연막을 형성하는 단계와; 상기 제 1 절연막 위로 상기 게이트 전극에 대응해서는 제 3 두께의 제 3 포토레지스트 패턴을 형성하고, 상기 공통배선 연장부 일끝단과, 상기 데이터 보조패턴 중앙부와, 각 화소영역별로 상기 게이트 배선의 중앙부에 대응하여 상기 제 1 절연막 노출시키는 동시에 그 외의 영역에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께의 제 4 포토레지스트 패턴을 형성하는 단계와; 상기 제 3 및 제 4 포토레지스트 패턴 외부로 노출된 제 1 절연막과 그 하부의 순수 비정질 실리콘층 및 게이트 절연막을 제거함으로써 상기 공통배선 연장부 일끝단과, 상기 데이터 보조패턴 중앙부와, 각 화소영역별로 상기 게이트 배선의 중앙부를 노출시키는 단계와; 1차 애싱을 실시하여 상기 제 4 포토레지스트 패턴을 제거하는 동시에 상기 제 3 포토레지스트의 두께를 얇게하여 제 5 포토레지스트 패턴을 형성하는 단계와; 상기 제 5 포토레지스트 패턴 외부로 노출된 상기 제 1 절연막과 그 하부의 순순 비정질 실리층을 제거함으로써 제 1 절연패턴과, 그 하부로 액티브층을 형성하는 단계와; 2차 애싱을 진행하여 상기 제 5 포토레지스트 패턴의 두께와 폭을 줄임으로써 제 6 포토레지스트 패턴을 형성하고 동시에 상기 제 6 포토레지스트 외부로 상기 제 1 절연패턴의 테두리부를 노출시키는 단계와; 상기 제 6 포토레지스트 패턴 외부로 노출된 상기 제 1 절연패턴의 테두리부를 제거하여 상기 액티브층의 테두리부를 노출시키는 단계와; 상기 제 6 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 게이트 배선을 형성하는 단계는, 상기 게이트 배선 일끝단에 게이트 패드전극을 형성하는 단계를 포함한다. 이때, 상기 게이트 배선의 중앙부를 노출시키는 게이트 절연막과, 상기 아일랜드 형상의 액티브층과, 상기 식각방지패턴을 형성하는 단계는, 상기 게이트 패드전극에 대해 이의 중앙부를 노출시키는 상기 게이트 절연막을 형성하는 단계를 포함하며, 상기 이중층 구조의 데이터 배선을 형성하는 단계는,상기 게이트 절연막 위로 상기 데이터 배선 일끝단에 이중층 구조의 데이터 패드전극을 형성하는 단계를 포함한다.
본 발명에 따른 횡전계형 액정표시장치용 어레이 기판은, 화소영역이 정의된 기판 상에 형성된 게이트 배선과 이와 연결된 게이트 전극 및 상기 게이트 배선과 나란하게 이격하여 연장하는 공통배선과, 상기 공토배선에서 분기한 공통배선 연장부와, 상기 화소영역별로 데이터 보조패턴과; 상기 게이트 배선 상부로 전면에 형성되며, 상기 화소영역별로 상기 게이트 배선의 중앙부와 상기 데이터 보조패턴의 중앙부 및 상기 공통배선 일끝단을 노출시키는 게이트 절연막과; 상기 게이트 전극에 대응하여 상기 게이트 절연막 위로 형성된 아일랜드 형상의 액티브층과, 상기 액티브층 테두리부를 노출시키며 형성된 식각방지패턴 및 상기 식각 방지패턴 상부에서 서로 이격하며 상기 액티브층의 테두리부와 접촉하며 서로 이격하며 형성된 오믹콘택층과, 상기 오믹콘택층 위로 형성된 이중층 구조의 소스 및 드레인 전극과; 상기 게이트 절연막 상에 형성되며 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 상기 데이터 보조패턴과 접촉 및 중첩하며 형성된 이중층 구조의 데이터 배선과, 상기 화소영역 별로 상기 게이트 배선과 접촉 및 중첩하며 형성된 이중층 구조의 게이트 보조패턴과; 상기 화소영역 내의 게이트 절연막 상에 서로 이격하여 형성되며 상기 드레인 전극에서 분기하여 형성된 다수의 단일층 구조의 다수의 화소전극과, 상기 공통배선 연장부와 접촉하며 단일층 구조로 상기 다수의 화소전극과 교대하며 형성된 다수의 공통전극을 포함한다.
상기 드레인 전극과 상기 공통배선은 각 화소영역내에서 상기 게이트 절연막을 사이에 두고 서로 중첩하도록 형성됨으로써 스토리지 커패시터를 이루는 것이 특징이다.
상기 게이트 배선 일끝단에는, 상기 게이트 배선과 연결된 게이트 패드전극과, 상기 게이트 패드전극의 중앙부를 노출시키는 게이트 절연막이 형성되며, 상기 데이터 배선 일끝단에는, 상기 게이트 절연막 상부로 이중층 구조의 데이터 패드전극이 형성되며, 상기 이중층 구조의 데이터 배선과, 상기 이중층 구조의 게이트 보조패턴과, 상기 이중층 구조의 데이터 패드전극과, 상기 단일층 구조의 다수의 화소전극 및 공통전극의 하부에는 상기 오믹콘택층을 이루는 동일한 물질로 반도체 패턴이 형성된 것이 특징이다.
이와 같이, 본 발명에 있어서는 3회의 마스크 공정을 진행하여 횡전계형 액정표시장치용 어레이 기판을 제조함으로써 공정 효율을 높일 수 있고, 공정 단순화로 인하여 액정표시장치용 어레이 기판의 제조 비용을 절감하는 효과가 있다.
데이터 배선 외부로 반도체 패턴이 노출되지 않으므로 웨이비 노이즈 불량을 방지함으로써 화상 표시 품질을 향상시키는 효과가 있다. 나아가 포토 커런트 발생 억제로 오프 전류 특성을 향상시키는 효과가 있다.
게이트 및 데이터 배선의 오픈 불량 발생 시 별도의 리페어 공정 진행하지 않아도 자동적으로 셀프 리페어 되는 구성을 갖는 바, 생산 수율의 향상 및 제조 라인의 로드를 저감시키는 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
우선, 간단히 본 발명에 따른 액정표시장치용 어레이 기판의 평면구조에 대해 간단히 설명한다.
도 6은 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 평면도이다. 이때 설명의 편의를 위해 각 화소영역에 있어 스위칭 소자인 박막트랜지스터가 형성되는 영역을 스위칭 영역, 그리고 스토리지 커패시터가 형성되는 영역을 스토리지 영역이라 칭한다.
도시한 바와 같이, 본 발명의 실시예 따른 횡전계형 액정표시장치용 어레이 기판(101)은 다수의 게이트 및 데이터 배선(105, 135)이 교차하여 화소영역(P)을 정의하며 형성되고 있으며, 상기 게이트 배선(105)과 나란하게 이격하며 인접하여 화소영역(P)을 관통하며 공통배선(111)이 형성되고 있다. 이때 상기 공통배선(111)은 스토리지 영역(미도시)에 형성됨으로써 그 자체로 스토리지 제 1 전극(112)을 이루는 것이 특징이다.
또한, 화소영역(P) 내의 위치한 스위칭 영역(미도시)에는 상기 게이트 배선(105)및 데이터 배선(150)과 연결되며 게이트 전극(108), 게이트 절연막(미도시), 액티브층(미도시)과 서로 이격하는 오믹콘택층(미도시)으로 이루어진 반도체층(미도시), 서로 이격하는 소스 및 드레인 전극(153, 156)으로 구성된 박막트랜지스터(Tr)가 형성되어 있다. 이때, 상기 게이트 전극(108)은 상기 게이트 배선(105)과 연결되고 있으며, 상기 소스 전극(153)은 상기 데이터 배선(150)과 연결되고 있다. 한편, 도면에 있어서 상기 박막트랜지스터(Tr)의 평면 구조는 상기 데이터 배선(150)에서 분기한 소스 전극(153)이 "⊂"형태로 구성되고, 상기 드레인 전극(156)을 상기 "⊂"형태의 소스 전극(153)의 개구에 삽입하는 형태로 구성함으로써 "⊂"형태의 채널이 형성된 것을 보이고 있지만, 이는 일예를 보인 것이며 그 형상은 다양하게 변형 가능하다. 또한 상기 드레인 전극(156)은 스토리지 영역(미도시)까지 연장 형성됨으로써 상기 스토리지 영역(미도시)에 형성된 부분이 제 2 스토리지 전극(159)을 이루고 있는 것이 특징이다. 따라서 상기 스토리지 영역(미도시)에는 상기 게이트 절연막(미도시)을 사이에 두고 서로 중첩하는 제 1 및 제 2 스토리지 전극(112, 159)이 스토리지 커패시터(StgC)를 이루고 있다.
또한, 상기 화소영역(P) 내에는 다수의 화소전극(164)과 공통전극(167)이 서 로 교대하며 이격하여 형성되고 있다. 이때 상기 다수의 화소전극(164)은 상기 드레인 전극(156) 더욱 정확히는 제 2 스토리지 전극(159)과 연결되고 있으며, 상기 다수의 공통전극(167)은 상기 공통배선(111)으로부터 상기 데이터 배선(150)과 인접하여 이와 나란하게 연장한 공통배선 연장부(114)의 일끝단과 공통 콘택홀(125)을 통해 연결된 공통전극 연장부(165)에서 분기하여 형성되고 있는 것이 특징이다.
한편, 도면에는 나타내지 않았지만, 상기 게이트 배선(105)과 데이터 배선(150)의 일 끝단은 각각 게이트 및 데이터 패드부(미도시)로 연장하여 각각 게이트 패드전극(미도시) 및 데이터 패드전극(미도시)과 연결되고 있다. 또한 상기 다수의 화소전극(164)과 공통전극(167)은 도면에 있어서 직선의 바(bar) 형태를 갖는 것으로 도시되고 있지만, 변형예로서 각 화소영역(P)의 중앙부를 기준으로 대칭적으로 꺾인 구조를 가질 수 있다. 이 경우, 상기 데이터 배선(150)은 지그재그 형태를 갖게 되며, 상기 데이터 배선(150)과 중첩하는 데이터 보조패턴(117)의 경우도 각 화소영역별로 그 중앙부가 꺾인 구조가 된다.
한편, 본 발명의 특징적인 구성으로써 상기 게이트 배선(105) 상부에는 이와 중첩하며 상기 데이터 배선(150)을 이루는 동일한 물질로 동일한 층에 게이트 보조패턴(161)이 상기 게이트 배선(105)과 접촉하며 형성되어 있다. 또한 상기 데이터 배선(150)에 대응해서는 이와 중첩하며 상기 게이트 배선(105)이 형성된 동일한 층에 동일한 물질로 데이터 보조패턴(117)이 상기 데이터 배선(150)과 접촉하며 더욱 형성되어 있는 것이 특징이다.
이들 게이트 및 데이터 보조패턴(161, 117)은 게이트 배선(105) 또는 데이터 배선(150)에 오픈(open) 불량이 발생했을 경우, 각각 리페어 패턴으로서의 역할을 하여 추가적인 리페어 공정없이 자동적으로 오픈 불량을 정상화 시키게 된다. 또는 상기 게이트 배선(105)과 게이트 보조패턴(161), 상기 데이터 배선(150)과 데이터 보조패턴(117)의 도통 특성을 더욱 향상시키기 위해 오픈된 부분에 대해 별도의 금속배선 추가없이 간단히 레이저 조사를 통한 웰딩만을 실시함으로써 원활히 전기가 흐르도록 간단히 리페어 공정이 완료될 수 있는 구조가 되는 것이 특징이다.
이러한 평면 구조를 갖는 본 발명의 실시예에 따른 어레이 기판의 단면구조에 대해 설명한다.
도 7은 도 6을 절단선 Ⅶ-Ⅶ을 따라 절단한 부분에 대한 단면도이며, 도 8은도 6을 절단선 Ⅷ-Ⅷ을 따라 절단한 부분에 대한 단면도이며, 도 9와 도 10은 각각 게이트 패드부와 데이터 패드부에 대한 단면도이다. 설명의 편의를 위해 스위칭 소자인 박막트랜지스터 형성되는 영역을 스위칭 영역(TrA), 그리고 스토리지 커패시터가 형성되는 영역을 스토리지 영역(StgA)이라 칭한다.
우선, 스위칭 영역(TrA)에 있어서 기판(101)상에 게이트 전극(108)이 형성되어 있으며, 상기 게이트 전극(108) 위로 게이트 절연막(124)이 형성되어 있다. 또한, 상기 게이트 절연막(124) 위로 상기 게이트 전극(108)에 대응하여 아일랜드 형태로 순수 비정질 실리콘으로 이루어진 액티브층(128)이 형성되어 있으며, 그 상부로 무기절연물질로써 상기 액티브층(128)의 양측을 노출시키며 식각방지패턴(132)이 형성되어 있다. 상기 식각방지패턴(132) 위로 상기 노출된 액티브층(128)의 양끝단과 각각 접촉하며 서로 소정간격 이격하며 불순물 비정질 실리콘으로 이루어진 오믹콘택층(136)이 형성되어 있다.
또한, 상기 서로 이격하는 오믹콘택층(136) 위로 이와 동일한 크기 및 형태를 가지며 각각 제 1 패턴(153a, 156a)과 제 2 패턴(153b, 156b)의 이중층 구조를 갖는 소스 및 드레인 전극(153, 156)이 서로 이격하며 형성되어 있다. 이때 상기 이중층 구조의 드레인 전극(156)은 스토리지 영역(StgA)까지 연장함으로써 제 2 스토리지 전극(159)을 이루는 것이 특징이다.
한편, 각 화소영역(P)의 경계에 있어서는 기판(101)상에 게이트 배선(105)이 형성되어 있으며, 상기 화소영역(P)의 내측으로 상기 게이트 배선(105)과 이격하며 이와 동일한 물질로 동일한 층에 공통배선(111)이 형성되어 있다. 또한, 상기 게이트 배선(105)과 동일한 물질로 동일한 층에 데이터 배선(150)에 대응하여 데이터 보조패턴(117)이 각 화소영역(P)별로 이격하며 형성되어 있다. 또한, 각 화소영역(P)에는 상기 공통배선(111)에서 분기하여 상기 데이터 보조패턴(117)과 나란하게 이와 이격하며 공통배선 연장부(114)가 형성되어 있다. 게이트 패드부(GPA)에 있어서는 상기 게이트 배선(105)과 연결되며 게이트 패드전극(109)이 형성되어 있다.
또한, 상기 게이트 배선(105), 공통배선(111), 공통배선 연장부(114) 및 데이터 보조패턴(117)을 덮으며 전면에 게이트 절연막(124)이 형성되어 있다. 이때 각 화소영역(P) 별로 상기 게이트 배선(105)의 중앙부 일부와, 상기 데이터 보조패턴(117) 중앙부 및 상기 공통배선 연장부(114)의 일 끝단에 대해서는 상기 게이트 절연막(124)이 제거됨으로써 이들 구성요소를 노출시키고 있다. 이때 그 하부에 아 무런 구성요소가 형성되지 않은 화소영역(P) 내의 대부분 영역에 대응해서는 상기 게이트 절연막(124)이 형성되고 있다.
한편, 상기 게이트 절연막(124) 위로 동일한 금속재질로 이루어지며 다수의 화소전극(164)과 공통전극(167)이 교대하며 서로 이격하며 형성되어 있다. 이때, 상기 다수의 화소전극(164)은 상기 드레인 전극(156)과 연결되고 있으며, 상기 다수의 공통전극(167)은 상기 공통배선 연장부(114)와 공통 콘택홀(125)을 통해 연결되고 있으며, 상기 다수의 화소전극(164)은 상기 드레인 전극(156) 더욱 정확히는 제 2 스토리지 전극(159)에서 분기하며 형성되고 있다. 이때 상기 다수의 화소전극(164)과 공통전극(167)은 특히 상기 이중층 구조의 드레인 전극(156)의 하부층과 동일층에 동일한 물질로 이루어지며 단일층 구조를 갖는 것이 특징이다. 또한 이들 다수의 화소전극(164)과 공통전극(167) 하부에는 오믹콘택층(136)을 이루는 동일한 물질 즉, 불순물 비정질 실리콘으로써 반도체 패턴(137)이 상기 화소전극(164) 및 공통전극(167)과 동일한 형태 및 면적을 가지며 완전히 중첩하며 형성되고 있다.
한편, 스토리지 영역(StgA)에 있어서는, 기판(101)상에 상기 공통배선(111)이 형성됨으로써 제 1 스토리지 전극(112)을 이루고 있으며, 상기 제 1 스토리지 전극(112) 위로 게이트 절연막(124)이 형성되어 있으며, 상기 게이트 절연막(124) 위로 상기 제 1 스토리지 전극(112)과 중첩하며 다수의 화소전극(164) 끝단을 연결하는 상기 드레인 전극(156)이 연장 형성됨으로써 이중층 구조의 제 2 스토리지 전극(159(159a, 159b)을 이루고 있다.
또한, 상기 게이트 배선(105)에 대응해서는 상기 게이트 절연막(124) 외부로 노출된 상기 게이트 배선(105)의 중앙부와 접촉하며 상기 데이터 배선(150)을 이루는 동일한 물질로 동일하게 2중층 구조를 갖는 게이트 보조패턴(161(161a, 161b))이 형성되어 있는 것이 특징이다. 이때 상기 게이트 절연막(124) 외부로 노출된 상기 게이트 배선(105)과 상기 이중층 구조의 게이트 보조패턴(161) 사이에는 상기 게이트 보조패턴(161)과 동일한 형태 및 면적을 가지고 완전 중첩하며 상기 반도체 패턴(137)이 더욱 형성되고 있다.
한편, 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(109)의 중앙부를 노출시키며 상기 게이트 절연막(124)이 형성되어 있다. 또한 데이터 패드부(DPA)에 있어서는, 상기 기판(101)상에 게이트 절연막(124)이 형성되어 있으며, 상기 게이트 절연막(124) 위로 불순물 비정질 실리콘으로 이루어진 상기 반도체 패턴(137)이 형성되어 있으며, 상기 반도체 패턴(137) 위로 이와 동일한 형태 및 면적을 가지며 완전 중첩하며 상기 데이터 배선(150)과 연결되며 이와 동일하게 이중층 구조를 갖는 데이터 패드전극(174)이 형성되어 있다. 한편 변형예로서 상기 데이터 패드전극(174)은 그 상부층이 상기 다수의 공통전극(167)과 화소전극(164)과 같이 제거되어 단일층 구조를 가지며 형성될 수도 있다.
한편, 전술한 구조를 갖는 실시예의 경우, 상기 데이터 배선(150)과 소스 및 드레인 전극(153, 156)은 이중층 구조를 갖고 있으며, 화소영역(P) 내의 다수의 화소전극(164)과 공통전극(167)은 단일층 구조를 이루고 있음을 알 수 있다. 이렇게 상기 데이터 배선(150)과 소스 및 드레인 전극(153, 156)이 이중층 구조를 갖도록 구성하는 갖는 것은, 저저항 특성을 갖는 금속물질로 상부층(150a, 153a, 156a)을 더욱 구성하여 이중층 구조를 갖도록 함으로써 특히 표시영역 전체에 대해 길게 동일한 열에 구성된 화소영역(P)을 모두 지나도록 형성되는 데이터 배선(150) 전체에 대해 배선 자체의 저항에 의한 큰 전압강하 없이 데이터 신호를 효율적으로 전달시키기 위함이다. 또한, 상기 다수의 공통전극(167)과 화소전극(164)을 단일층 구조로 형성한 이유는 상기 게이트 절연막(124)의 표면과의 단차를 최소화시키기 위함이다.
한편, 본 발명의 실시예에서는 게이트 배선(105)에 대해서도 게이트 절연막(124) 상부로 상기 데이터 배선(150)과 동일한 이중층 구조를 가지며 상기 게이트 배선(105)과 접촉하며 각 화소영역(P)별로 분리된 형태의 게이트 보조패턴(161)이 구비됨으로써 상기 게이트 배선(105)의 오픈 발생 시 상기 게이트 보조패턴(161)이 보조 연결배선의 역할을 자동적으로 수행하게 되는 구조됨을 알 수 있다. 따라서 게이트 배선(105)의 오픈 발생 시에도 별도의 리페어 공정없이 자동 리페어가 되는 구조가 되는 것이 특징이다. 물론 이 경우도 상기 오픈이 발생한 게이트 배선(105)과 게이트 보조패턴(161)간의 더욱 원활한 도통을 이루기 위해 간단히 웰딩(welding)만을 진행할 수도 있음은 자명하다.
이후에는 전술한 구조를 갖는 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 제조 방법에 대해 설명한다.
도 11a 내지 도 11l은 도 6을 절단선 Ⅶ-Ⅶ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 12a 내지 도 12l은 도 6을 절단선 Ⅷ-Ⅷ를 따라 절단 한 부분에 대한 제조 단계별 공정 단면도이며, 도 13a 내지 도 13l과, 도 14a 내지 도 14l은 각각 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 게이트 패드부 및 데이터 패드부에 대한 제조 단계별 공정 단면도이다. 이때 설명의 편의를 위해 각 화소영역(P)에 있어 박막트랜지스터(Tr)가 형성되는 영역을 스위칭 영역(TrA), 스토리지 커패시터(StgC)가 형성되는 영역을 스토리지 영역(StgA), 게이트 패드전극이 형성되는 영역을 게이트 패드부(GPA) 그리고 데이터 패드전극이 형성되는 영역을 데이터 패드부(DPA)라 정의한다.
도 11a, 12a, 13a 및 14a에 도시한 바와 같이, 투명한 절연기판(101) 예를들어 유리 또는 플라스틱으로 이루어진 기판(101) 상에 제 1 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 몰리브덴 합금(MoTi) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나로 제 1 금속층(미도시)을 형성하고, 이를 패터닝하여, 일방향으로 연장하는 게이트 배선(105) 및 이와 나란하게 공통배선(111)을 형성한다. 동시에 동일한 물질로 스위칭 영역(TrA)에 있어서 상기 게이트 배선(105)과 연결된 게이트 전극(108)을 형성하고, 동시에 상기 게이트 배선(105)의 일 끝단이 위치한 게이트 패드부(GPA)에 있어서는 게이트 패드전극(109)을 형성한다. 또한 상기 화소영역(P)내에 상기 공통배선(111)에서 분기한 공통배선 연장부(114)를 형성하며, 데이터 배선(150)이 형성될 부분에 대응하여 각 화소영역(P)별로 분리된 상태의 데이터 보조패턴(117)을 형성한다. 이때 상기 공통배선(111)은 스토리지 영역(StgA)에 형성됨으로써 그 자체로 제 1 스토리지 전극(112)을 이루게 된다.
도 11b, 12b, 13b 및 14b에 도시한 바와 같이, 상기 게이트 전극(108), 게이트 배선(105), 공통배선(111)과, 공통배선 연장부(114) 및 게이트 패드전극(109)이 형성된 기판(101) 상에 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착함으로써 게이트 절연막(124)을 형성하고, 연속하여 상기 게이트 절연막(124) 상부로 순수 비정질 실리콘과 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 순차적으로 증착함으로써 순수 비정질 실리콘층(127)과 제 1 절연층(130)을 형성한다.
다음, 상기 제 1 절연층(130) 위로 포토레지스트를 전면에 도포하여 제 1 포토레지스트층(미도시)을 형성한다. 이후 상기 제 1 포토레지스트층(미도시) 위로 빛의 차단영역과, 빛을 거의 100% 투과시키는 투과영역과 상기 차단영역의 빛 투과량보다 크고 상기 투과영역의 빛 투과량보다는 작은 반투과영역으로 구성된 노광 마스크(미도시)를 위치시킨 후 노광을 실시한다. 다음, 노광된 상기 제 1 포토레지스트층(미도시)을 현상함으로써 상기 스위칭 영역(TrA)의 상기 게이트 전극(108)에 대응하여 제 1 두께의 제 1 포토레지스트 패턴(181)을 형성하고, 상기 각 화소영역(P)마다 분리된 형태로 상기 게이트 배선(105)의 중앙부와 상기 데이터 보조패턴(117)의 중앙부와 상기 공통배선 연장부(114)의 일끝단 및 상기 게이트 패드전극(109) 중앙부에 대응해서는 상기 제 1 포토레지스트층(미도시)을 완전히 제거하여 상기 제 1 절연층(130)을 노출시키며, 그 외의 영역에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(182)을 형성한다.
도 11c, 12c, 13c 및 14c에 도시한 바와 같이, 1차 드라이 에칭을 실시하여 상기 제 1 및 2 포토레지스트 패턴(181, 182) 외부로 노출된 상기 제 1 절연층(130)과 그 하부의 순수 비정질 실리콘층(127) 및 게이트 절연막(124)을 제거함으로써 각 화소영역(P)별로 상기 게이트 배선(105)의 중앙부와, 데이터 보조패턴(117)의 중앙부와, 상기 공통배선 연장부(114)의 일끝단과 게이트 패드전극(109)의 중앙부를 노출시킨다.
도 11d, 12d, 13d 및 14d에 도시한 바와 같이, 이방성 특성을 갖는 1차 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 11c, 12c, 13c 및 14c의 182)을 제거함으로써 상기 스위칭 영역(TrA)의 게이트 전극(108)에 대응하는 영역을 제외하고는 상기 제 1 절연막(130)을 노출시킨다. 이때 상기 1차 애싱(ashing)에 의해 상기 제 1 두께를 갖는 제 1 포토레지스트 패턴(도 11c의 182)은 그 두께가 줄어들게 되어 제 3 포토레지스트 패턴(183)을 이루게 된다.
도 11e, 12e, 13e 및 14e에 도시한 바와 같이, 2차 드라이 에칭을 실시하여 상기 제 3 포토레지스트 패턴(183) 외부로 노출된 상기 제 1 절연막(도 11d, 12d, 13d 및 14d의 130)과 그 하부의 순수 비정질 실리콘층(도 11d, 12d, 13d 및 14d의 127)을 제거함으로써 상기 스위칭 영역(TrA)의 게이트 전극(108)에 대응하는 부분과 이미 노출된 게이트 배선(105)의 중앙부와, 데이터 보조패턴(117)의 중앙부와, 상기 공통배선 연장부(114)의 일끝단과 상기 게이트 패드전극(109) 중앙부를 제외하고는 상기 게이트 절연막(124)이 노출되도록 한다.
이때, 상기 스위칭 영역(TrA)에 있어서는 상기 제 3 포토레지스트 패턴(183) 하부로 아일랜드 형태로써 이와 동일한 면적을 갖는 무기절연물질의 제 1 절연패턴(131)과 순수 비정질 실리콘의 액티브층(128)이 형성된다.
도 11f, 12f, 13f 및 14f에 도시한 바와 같이, 상기 스위칭 영역(TrA)에 액티브층(128)이 형성된 기판(101)에 대해 이번에는 등방성 특성을 갖는 2차 애싱(ashing)을 진행하여 상기 스위칭 영역(TrA)에 남아있는 제 3 포토레지스트 패턴(도 11e의 183)의 두께 및 그 폭을 줄임으로써 제 4 포토레지스트 패턴(184)을 형성하는 동시에 상기 제 1 절연패턴(131) 양끝단 더욱 정확히는 그 폭이 줄어든 상기 제 4 포토레지스트(184) 외측으로 그 테두리부를 노출시킨다.
도 11g, 12g, 13g 및 14g에 도시한 바와 같이, 상기 제 4 포토레지스트 패턴(184) 외부로 노출된 상기 제 1 절연패턴(도 11f의 131)을 3차 드라이 에칭을 통해 제거함으로써 그 하부에 위치한 액티브층(128)의 양끝단 더욱 정확히는 그 테두리부를 노출시킨다. 이때, 상기 액티브층(128) 또한 상기 제 4 포토레지스트 패턴(184)이 남아있는 영역에 대해서는 상기 액티브층(128)에 대해 상기 제 1 절연패턴(도 11f의 131)이 남아있게 되는데, 이는 추후 공정(오믹콘택층(136) 형성 공정)에서 상기 액티브층(128)이 식각되는 것을 방지하는 역할을 하는 식각방지패턴(132)을 이루게 된다.
다음, 도 11h, 12h, 13h 및 14h에 도시한 바와 같이, 상기 식각방지패턴(132) 상부에 남아있는 제 4 포토레지스트 패턴(도 11g의 184)을 스트립(strip)하여 제거함으로써 상기 식각방지패턴(132)을 노출시킨다.
이후, 상기 식각방지패턴(132) 위로 전면에 불순물 비정실 실리콘과 제 2 금속물질 예를들면 몰리브덴(Mo) 또는 몰리브덴 합금(MoTi)과, 제 3 금속물질 예를들면 값싸고 저저항 특성을 갖는 금속물질인 구리(Cu) 또는 구리합금 중 하나를 증착함으로써 불순물 비정질 실리콘층(135)과 제 2 금속층(140) 및 제 3 금속층(143)을 형성한다.
다음, 상기 제 3 금속층(143) 위로 포토레지스트를 도포하여 제 2 포토레지스트층(미도시)을 형성하고, 이를 반사영역과 투과영역 및 반투과영역을 갖는 노광 마스크(미도시)를 이용하여 노광하고, 노광된 상기 제 2 포토레지스트층(미도시)에 대해 현상을 실시한다. 이러한 공정 진행에 의해 데이터 배선과 소스 및 드레인 전극과 데이터 패드전극이 형성되어야 할 부분 및 상기 게이트 배선(105) 중 상기 각 화소영역(P)별로 분리된 게이트 보조패턴이 형성되어야 할 부분에 대응해서는 제 5 두께의 제 5 포토레지스트 패턴(185)이 형성되고, 다수의 화소전극 및 공통전극이 형성되어야 할 부분에 대응해서는 상기 제 5 두께보다 얇은 제 6 두께의 제 6 포토레지스트 패턴(186)이 형성되고 그 외의 영역에 대응해서는 제거됨으로써 상기 제 3 금속층(143)을 노출시키게 된다. 이때 변형예의 경우 상기 데이터 패드전극에 대해서는 제 6 두께의 제 6 포토레지스트 패턴(186)이 형성되도록 한다.
다음, 도 11i, 12i, 13i 및 14i에 도시한 바와 같이, 상기 제 5 및 제 6 포토레지스트 패턴(185, 186) 외부로 노출된 제 3 금속층(도 11h, 12h, 13h 및 14h의 143) 및 2 금속층(도 11h, 12h, 13h 및 14h의 140)을 식각하여 제거하고, 그 하부에 위치한 불순물 비정질 실리콘층(도 11h, 12h, 13h 및 14h의 135) 또한 제 4 드라이 에칭을 실시하여 제거함으로써 스위칭 영역(TrA)에 있어서는 상기 액티브층(128)의 양측면과 각각 접촉하며 서로 마주하는 양끝단이 상기 식각방지패턴(132) 상부에서 서로 이격하는 오믹콘택층(136)을 형성하고, 동시에 상기 오믹콘택층(136) 상부로 이와 동일한 형태와 크기를 가지며 서로 이격하며 각각이 제 1 패턴(153a, 156a) 및 제 2 패턴(153b, 156b)의 이중층 구조로 이루어진 소스 및 드레인 전극(153, 156)을 형성한다. 이때 상기 이중층 구조의 드레인 전극(156)은 스토리지 영역(StgA)까지 연장하도록 형성함으로써 상기 스토리지 영역(StgA)까지 연장된 드레인 전극(156)은 제 2 스토리지 전극(159)을 이루게 된다. 따라서 스토리지 영역(StgA)에 있어서는 공통배선(111)의 일부가 제 1 스토리지 전극(112)을 이루고 이외 중첩하는 상기 연장된 드레인 전극(156)이 제 2 스토리지 전극(159)을 이루며 이들 사이의 개재된 상기 게이트 절연막(124)이 유전체층을 이룸으로써 스토리지 커패시터(StgC)가 형성되게 된다.
또한, 각 화소영역(P)의 경계에는 상기 게이트 배선(105)과 교차하며 제 1 패턴(150a)과 제 2 패턴(150b)의 이중층 구조를 갖는 데이터 배선(150)을 형성한다. 이때 상기 데이터 배선(150)은 그 하부로 상기 게이트 절연막(124) 일부가 제거됨으로써 노출된 상기 데이터 보조패턴(117)과 접촉하도록 형성되는 것이 특징이다. 또한 상기 게이트 배선(105)에 대응하여 상기 게이트 절연막(124)이 제거된 부분을 통해 상기 게이트 배선(105)의 중앙부와 접촉하는 게이트 보조패턴(161)을 형성한다.
동시에 각 화소영역(P) 내부에는 서로 교대하며 이격하며 각각 제 1 패 턴(163a, 166a)과 2 패턴(163b, 166b)의 이중층 구조를 이루는 다수의 화소전극패턴(163)과 공통전극패턴(166)을 형성한다. 이때 상기 이중층 구조의 다수의 공통전극패턴(166)은 그 일끝단이 공통전극 연장부(미도시)에 의해 연결되며, 상기 공통전극 연장부(미도시)는 상기 게이트 절연막(124)이 제거됨으로써 노출된 상기 공통배선 연장부(114)의 일끝단과 접촉하며 형성하는 것이 특징이다.
이때, 제조 방법상의 특이성에 의해 상기 이중층 구조의 다수의 화소전극패턴(163)과 공통전극패턴(166)과, 데이터 배선(150)과, 게이트 보조패턴(161) 및 데이터 패드전극(174)의 하부에는 상기 오믹콘택층(136)을 이루는 동일한 물질로 이루어진 반도체 패턴(137)이 형성되는 것이 특징이다.
다음, 도 11j, 12j, 13j 및 14j에 도시한 바와 같이, 이방성 특성을 갖는 3차 애싱(ashing)을 실시하여 상기 제 6 포토레지스트 패턴(도 11i, 12i, 13i 및 14i의 186)을 제거함으로써 이중층 구조를 갖는 상기 다수의 공통전극패턴(166) 및 화소전극패턴(163)을 노출시킨다. 이때 상기 데이터 배선(150)과 소스 및 드레인 전극(153, 156)과 게이트 보조패턴(161) 및 데이터 패드전극(174) 상부에는 상기 제 5 포토레지스트 패턴(도 11i, 12i, 13i 및 14i의 185)이 그 두께가 줄어들어 제 7 포토레지스트 패턴(187)을 이루며 남아있게 된다. 한편 변형예의 경우 상기 데이터 패드전극(174) 상부에 대해서도 그 상부의 제 2 패턴(174b)이 노출되게 된다.
다음, 도 11k, 12k, 13k 및 14k에 도시한 바와 같이, 상기 제 6 포토레지스트 패턴(도 11i, 12i, 13i 및 14i의 186)이 제거됨으로써 새롭게 노출된 이 중층 구조의 다수의 화소전극패턴(도 12j의 163)과 공통전극패턴(도 12j의 166)에 대해 식각을 실시함으로써 상부의 저저항의 제 3 금속물질로 이루어진 제 2 패턴(도 12j의 163b, 166b)을 제거함으로서 단일층 구조를 갖는 다수의 화소전극(164) 및 공통전극(167)을 형성한다. 이때 변형예의 경우 상기 데이터 패드전극(174) 또한 단일층 구조를 이루게 된다. 이때 상기 다수의 화소전극(164)과 공통전극(167)의 제 2 패턴(도 12j의 163b, 166b)은 구리(Cu) 및 구리합금으로 이루어지며 이의 제거를 위한 식각액은 그 하부에 위치한 제 2 금속물질로 이루어진 제 1 패턴(도 12j의 163a, 166a) 및 반도체 패턴(137)에 영향을 거의 미치지 않으며, 상기 게이트 절연막(124) 외부로 노출된 제 1 금속물질로 이루어진 게이트 패드전극(109)에 대해서도 거의 영향을 미치지 않는다. 따라서 상기 데이터 배선(150)과 화소전극(164) 및 공통전극(167)의 하부에 형성된 반도체 패턴(137)이 이들 구성요소에 의해 노출되는 일은 발생하지 않는 바, 웨이비 노이즈 등은 발생하지 않는다. 또한, 비록 불순물 비정질 실리콘으로 이루어진 반도체 패턴(137)이 상기 데이터 배선(150) 하부에 형성된다 하더라도 이는 상기 데이터 배선(150)과 동일한 폭을 가지며 형성되며 그 외부로 노출되지 않으며, 불순물에 의해 실질적으로 도체적 특성을 갖게 되는 바, 포토 커런트 등을 거의 형성하지 않으므로 오프 전류 특성 또한 향상시키게 된다.
또한, 게이트 배선(105)과 데이터 배선(150) 각각에 대응하여 그 상부 또는 그 하부에 이들 배선과 각각 접촉하며 게이트 및 데이터 보조패턴(161, 117)이 각 화소영역(P)별로 형성됨으로서 그 층을 달리하는 이중 배선 구조가 되므로 게이트 배선(105) 또는 데이터 배선(150) 중 어느 어느 하나의 배선이 오픈된다 하더라도 이와 연결된 게이트 또는 데이터 보조패턴(161, 117)을 통해 전류가 도통되므로 별도의 배선 형성없이 리페어 되는 구조를 이루게 됨을 알 수 있다.
다음, 도 11l, 12l, 13l 및 14l에 도시한 바와 같이, 이중층 구조를 갖는 상기 데이터 배선(150)과 소스 및 드레인 전극(153, 156)과 데이터 패드전극(174)과 게이트 보조패턴(161)을 덮으며 남아있는 제 7 포토레지스트 패턴(도 11k, 12k, 13k 및 14k의 187)을 스트립을 진행하여 제거함으로써 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판(101)을 완성한다.
도 1은 일반적인 횡전계형 액정표시장치의 단면을 도시한 도면.
도 2a와 2b는 일반적인 횡전계형 액정표시장치의 온(on), 오프(off) 상태의 동작을 각각 도시한 단면도.
도 3은 종래의 일반적인 횡전계형 액정표시장치용 어레이 기판의 일부를 개략적으로 구성한 평면도.
도 4는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도.
도 5는 종래의 4마스크 공정에 의해 제조된 횡전계형 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 단면도.
도 6은 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 평면도.
도 7은 도 6을 절단선 Ⅶ-Ⅶ을 따라 절단한 부분에 대한 단면도.
도 8은도 6을 절단선 Ⅷ-Ⅷ을 따라 절단한 부분에 대한 단면도.
도 9는 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 게이트 패드부에 대한 단면도.
도 9는 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 데이터 패드부에 대한 단면도.
도 11a 내지 도 11l은 도 6을 절단선 Ⅶ-Ⅶ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 12a 내지 도 12l은 도 6을 절단선 Ⅷ-Ⅷ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 13a 내지 도 13l은 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 게이트 패드부에 대한 제조 단계별 공정 단면도.
도 14a 내지 도 14l은 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 데이터 패드부에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 114 : 공통배선 연장부
117 : 데이터 보조패턴 124 : 게이트 절연막
137 : 반도체 패턴 150 : (이중층의)데이터 배선
150a, 150b : (데이터 배선의) 제 1 및 제 2 패턴
164 : (단일층의)화소전극 165 : (이중층의)공통전극 연장부
167 : (단일층의)공통전극 P : 화소영역

Claims (9)

  1. 화소영역이 정의된 기판 상에 게이트 배선과 이와 연결된 게이트 전극과 상기 게이트 배선과 나란하게 이격하며 연장하는 공통배선과 상기 공통배선에서 분기한 공통배선 연장부 및 상기 게이트 배선과 교차하는 방향으로 데이터 보조패턴을 형성하는 단계와;
    상기 게이트 배선과 게이트 전극과 공통배선과 공통배선 연장부 및 데이터 보조패턴 상부로 상기 화소영역별로 상기 게이트 배선의 중앙부와 상기 데이터 보조패턴 중앙부 및 상기 공통배선 연장부 일끝단을 각각 노출시키는 게이트 절연막과, 상기 게이트 절연막 상에 위치하며 상기 게이트 전극에 대응하는 아일랜드 형상의 액티브층과, 상기 액티브층 상부로 상기 액티브층의 테두리부를 노출시킨는 식각방지패턴을 형성하는 단계와;
    상기 식각방지패턴 위로 전면에 불순물 비정질 실리콘층과 제 1 금속층 및 제 2 금속층을 순차적으로 형성하는 단계와;
    상기 제 2 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴과 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1, 2 포토레지스트 패턴 외부로 노출된 상기 제 2 금속층과 제 1 금속층 및 상기 불순물 비정질 실리콘층을 제거함으로써 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 상기 데이터 보조패턴과 접촉하는 이중층 구조의 데이터 배선과, 상기 식각방지패턴 상부에서 서로 이격하는 이중층 구조의 소스 및 드레인 전극과, 상기 소스 및 드레인 전극 하부로 상기 액티브층의 테두리부와 접촉하는 오믹콘택층과, 상기 화소영역 내에 서로 이격하며 교대하는 다수의 이중층 구조의 화소전극패턴 및 상기 공통배선 연장부와 접촉하는 공통전극패턴과, 상기 게이트 배선에 대응하여 상기 게이트 배선과 접촉하는 게이트 보조패턴을 형성하는 단계와;
    상기 제 2 포토레지스트 패턴을 제거하여 상기 다수의 이중층 구조의 화소전극패턴 및 공통전극패턴을 노출시키는 단계와;
    상기 노출된 다수의 이중층 구조의 화소전극패턴 및 공통전극패턴 중 상부층을 제거하여 다수의 단일층 구조의 화소전극 및 공통전극을 형성하는 단계와;
    상기 제 1 포토레지스트 패턴을 제거하는 단계
    를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 배선과 게이트 전극과 공통배선과 공통배선 연장부 및 데이터 보조패턴 상부로 상기 화소영역별로 상기 게이트 배선의 중앙부와 상기 데이터 보조패턴 중앙부 및 상기 공통배선 연장부 일끝단을 각각 노출시키는 게이트 절연막과, 상기 아일랜드 형상의 액티브층과, 식각방지패턴을 형성하는 단계는,
    상기 게이트 배선과 게이트 전극과 공통배선과 공통배선 연장부 및 데이터 보조패턴 상부로 순차적으로 상기 게이트 절연막과 순수 비정질 실리콘층과 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막 위로 상기 게이트 전극에 대응해서는 제 3 두께의 제 3 포토레지스트 패턴을 형성하고, 상기 공통배선 연장부 일끝단과, 상기 데이터 보조패턴 중앙부와, 각 화소영역별로 상기 게이트 배선의 중앙부에 대응하여 상기 제 1 절연막 노출시키는 동시에 그 외의 영역에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께의 제 4 포토레지스트 패턴을 형성하는 단계와;
    상기 제 3 및 제 4 포토레지스트 패턴 외부로 노출된 제 1 절연막과 그 하부의 순수 비정질 실리콘층 및 게이트 절연막을 제거함으로써 상기 공통배선 연장부 일끝단과, 상기 데이터 보조패턴 중앙부와, 각 화소영역별로 상기 게이트 배선의 중앙부를 노출시키는 단계와;
    1차 애싱을 실시하여 상기 제 4 포토레지스트 패턴을 제거하는 동시에 상기 제 3 포토레지스트의 두께를 얇게하여 제 5 포토레지스트 패턴을 형성하는 단계와;
    상기 제 5 포토레지스트 패턴 외부로 노출된 상기 제 1 절연막과 그 하부의 순순 비정질 실리층을 제거함으로써 제 1 절연패턴과, 그 하부로 액티브층을 형성하는 단계와;
    2차 애싱을 진행하여 상기 제 5 포토레지스트 패턴의 두께와 폭을 줄임으로써 제 6 포토레지스트 패턴을 형성하고 동시에 상기 제 6 포토레지스트 외부로 상기 제 1 절연패턴의 테두리부를 노출시키는 단계와;
    상기 제 6 포토레지스트 패턴 외부로 노출된 상기 제 1 절연패턴의 테두리부를 제거하여 상기 액티브층의 테두리부를 노출시키는 단계와;
    상기 제 6 포토레지스트 패턴을 제거하는 단계
    를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법.
  3. 제 1 항에 있어서,
    상기 게이트 배선을 형성하는 단계는,
    상기 게이트 배선 일끝단에 게이트 패드전극을 형성하는 단계를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법.
  4. 제 3 항에 있어서,
    상기 게이트 배선의 중앙부를 노출시키는 게이트 절연막과, 상기 아일랜드 형상의 액티브층과, 상기 식각방지패턴을 형성하는 단계는,
    상기 게이트 패드전극에 대해 이의 중앙부를 노출시키는 상기 게이트 절연막을 형성하는 단계를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법.
  5. 제 3 항에 있어서,
    상기 이중층 구조의 데이터 배선을 형성하는 단계는,
    상기 게이트 절연막 위로 상기 데이터 배선 일끝단에 이중층 구조의 데이터 패드전극을 형성하는 단계를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법.
  6. 화소영역이 정의된 기판 상에 형성된 게이트 배선과 이와 연결된 게이트 전극 및 상기 게이트 배선과 나란하게 이격하여 연장하는 공통배선과, 상기 공토배선에서 분기한 공통배선 연장부와, 상기 화소영역별로 데이터 보조패턴과;
    상기 게이트 배선 상부로 전면에 형성되며, 상기 화소영역별로 상기 게이트 배선의 중앙부와 상기 데이터 보조패턴의 중앙부 및 상기 공통배선 일끝단을 노출시키는 게이트 절연막과;
    상기 게이트 전극에 대응하여 상기 게이트 절연막 위로 형성된 아일랜드 형상의 액티브층과, 상기 액티브층 테두리부를 노출시키며 형성된 식각방지패턴 및 상기 식각 방지패턴 상부에서 서로 이격하며 상기 액티브층의 테두리부와 접촉하며 서로 이격하며 형성된 오믹콘택층과, 상기 오믹콘택층 위로 형성된 이중층 구조의 소스 및 드레인 전극과;
    상기 게이트 절연막 상에 형성되며 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 상기 데이터 보조패턴과 접촉 및 중첩하며 형성된 이중층 구조의 데이터 배선과, 상기 화소영역 별로 상기 게이트 배선과 접촉 및 중첩하며 형성된 이중층 구조의 게이트 보조패턴과;
    상기 화소영역 내의 게이트 절연막 상에 서로 이격하여 형성되며 상기 드레 인 전극에서 분기하여 형성된 다수의 단일층 구조의 다수의 화소전극과, 상기 공통배선 연장부와 접촉하며 단일층 구조로 상기 다수의 화소전극과 교대하며 형성된 다수의 공통전극
    을 포함하는 횡전계형 액정표시장치용 어레이 기판.
  7. 제 6 항에 있어서,
    상기 드레인 전극과 상기 공통배선은 각 화소영역내에서 상기 게이트 절연막을 사이에 두고 서로 중첩하도록 형성됨으로써 스토리지 커패시터를 이루는 것이 특징인 횡전계형 액정표시장치용 어레이 기판.
  8. 제 6 항에 있어서,
    상기 게이트 배선 일끝단에는, 상기 게이트 배선과 연결된 게이트 패드전극과, 상기 게이트 패드전극의 중앙부를 노출시키는 게이트 절연막이 형성되며, 상기 데이터 배선 일끝단에는, 상기 게이트 절연막 상부로 이중층 구조의 데이터 패드전극이 형성된 횡전계형 액정표시장치용 어레이 기판.
  9. 제 8 항에 있어서,
    상기 이중층 구조의 데이터 배선과, 상기 이중층 구조의 게이트 보조패턴과, 상기 이중층 구조의 데이터 패드전극과, 상기 단일층 구조의 다수의 화소전극 및 공통전극의 하부에는 상기 오믹콘택층을 이루는 동일한 물질로 반도체 패턴이 형성된 것이 특징인 횡전계형 액정표시장치용 어레이 기판.
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