KR20090123676A - Electrostatic discharge circuit - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 정전기 등에 의한 정전 방전 현상으로 반도체 소자에 불량이 발생하는 현상을 방지하기 위해 사용되는 정전기 방전 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to an electrostatic discharge circuit used to prevent a phenomenon in which a defect occurs in a semiconductor device due to an electrostatic discharge phenomenon caused by static electricity or the like.
일반적으로, 반도체 칩은 자체 또는 실장될 디바이스에 축전된 정전기에 영향을 받을 수 있다. 따라서, 양산되는 반도체 칩은 정전기로부터 반도체 소자를 보호하기 위하여 반도체 소자의 데이터 입/출력 패드 및 전원 패드에 정전기 방전 회로를 구비한다. In general, semiconductor chips may be subject to static electricity stored in themselves or in devices to be mounted. Accordingly, mass-produced semiconductor chips include electrostatic discharge circuits on data input / output pads and power pads of the semiconductor element to protect the semiconductor element from static electricity.
이러한 정전기 방전 회로로서 다이오드(diode), 모스(metal oxide scilicon: MOS) 소자, 바이폴라 정션 트랜지스터 소자(BJT), 실리콘 제어 정류기(Low Voltage Scilicon Controlled Rectifier: LVTSCR)가 널리 이용되고 있다.As such an electrostatic discharge circuit, a diode, a metal oxide scilicon (MOS) device, a bipolar junction transistor device (BJT), a silicon voltage controlled rectifier (Low Voltage Scilicon Controlled Rectifier (LVTSCR)) is widely used.
이중 다이오드는 단위 면적당 소화할 수 있는 ESD 전류가 많고 접합 캐패시턴스가 작다는 장점이 있으나, 동작 저항이 크고 독자적으로 사용하는데 제약이 따르는 문제가 있다. The dual diode has advantages of large extinguishing ESD current and small junction capacitance per unit area, but has a problem in that the operation resistance is large and its use is limited.
모스 소자는 동작 촉발 전압(triggering voltage)과 동작 저항은 낮으나, 다 이오드나 LVTSCR에 비해 단위 면적당 소화할 수 있는 ESD 전류가 1/3 내지 1/5 수준으로 작으므로 일정한 ESD 레벨을 만족시키기 위해서는 상대적으로 넓은 면적을 사용하여 접합 캐패시터가 커지는 문제점이 있다. Morse devices have lower triggering voltage and lower operating resistance, but the ESD current that can be extinguished per unit area is smaller than 1/3 or 1/5 of diode or LVTSCR. As a result, there is a problem in that the junction capacitor becomes large using a large area.
이에 비해, LVTSCR은 단위 면적당 소화할 수 있는 ESD 전류가 많고 접합 캐패시턴스가 작으며 동작 저항도 작다는 장점이 있으나, ESD 발생시 MOS 트랜지스터에 비해 동작 촉발 전압이 높고 불안정하므로 고속, 저전압 회로에 대응하기 어려운 문제가 있다.On the other hand, LVTSCR has many advantages of extinguishing ESD current, small junction capacitance and small operating resistance per unit area.However, it is difficult to cope with high-speed and low-voltage circuits because of high and unstable operation trigger voltage when ESD transistor occurs. there is a problem.
도 1은 종래 기술에 의한 반도체 장치의 정전기 방전 회로를 도시한 도면이다. 도 1을 참조하여 살펴보면, LVTSCR 회로(100)는 PNP 바이폴라 트랜지스터(150)와 NPN 바이폴라 트랜지스터(130)와 저항들(110, 170)로 구성된다. 1 is a diagram showing an electrostatic discharge circuit of a semiconductor device according to the prior art. Referring to FIG. 1, the
두 개의 MOS 트랜지스터(101, 103)와 저항(105)은 LVTSCR 회로(100)를 동작시키기 위한 트리거링 전압을 공급하기 위한 것이다. The two
입출력핀(미도시)에 외부의 정전기가 발생되어 입력되면 저항(105)에서 발생된 전압이 트리거링 전압으로서 LVTSCR 회로(100)로 공급되고, 트리거링 전압(Vtr)에 의하여 바이폴라 트랜지스터(130, 150)가 턴온되어 입력되는 정전기 신호를 방전시키게 된다. When external static electricity is generated and input to an input / output pin (not shown), a voltage generated from the
LVTSCR 회로(100)는 정전기 신호가 발생하여 입력될 때에 일단 트리거링(Triggering)되고 난 후에는 비교적 낮은 전압에서 동작하고, 정전기 신호에 의해 발생하는 정전기 전류의 국소영역집중 정도가 현저히 낮으므로 열손상이 상대적으로 적은 장점을 가지고 있다. The
반면에, LVTSCR 회로(100)는 트리거링 전압이 일반 정전기 보호회로에 비해 높은 단점을 가지고 있다. 따라서, LVTSCR 회로(100)의 트리거링 전압을 낮추는 기술들이 개발되었는데, 그 일 예가 도 1에 도시된 바와 같이 트리거링 전압을 공급하기 위한 회로를 구비하여 저항(105)에 걸리는 전압만큼 트리거링 전압을 낮추는 기술이다.On the other hand,
그러나, 트리거링 전압을 낮추기 위하여 NMOS 트랜지스터(101, 103) 및 저 항(105)을 별로도 구비해야하고, 이들 소자들로 인하여 칩 사이즈가 커지는 단점이 있다. However, in order to lower the triggering voltage,
본 발명은 외부로부터 입/출력 패드 및 전원 패드들에 유입된 정전기를 효율적으로 방전시키는 정전기 방전 회로를 제공한다.The present invention provides an electrostatic discharge circuit for efficiently discharging static electricity introduced into input / output pads and power pads from the outside.
또한, 본 발명은 입/출력 패드 및 전원 패드들에 유입되는 정전기를 빠르게 방전시킴으로써, 상기 입/출력 패드에 연결된 내부회로를 보호할 수 있는 정전기 방전 회로를 제공한다.In addition, the present invention provides an electrostatic discharge circuit capable of protecting the internal circuit connected to the input / output pad by quickly discharging the static electricity flowing into the input / output pad and the power pads.
또한, 본 발명은 LVTSCR 회로를 이용한 정전기 방전 회로에 있어서, 빠른 동작을 구현하면서도 면적 효율을 높이는 정전기 방전 회로를 제공한다. In addition, the present invention provides an electrostatic discharge circuit for improving the area efficiency while implementing a fast operation in the electrostatic discharge circuit using the LVTSCR circuit.
본 발명의 정전기 방전 회로는 서로 인접한 제 1 형 웰 및 제 2 형 웰; 상기 제 1 형 웰에 형성되고, 내부회로가 연결된 입출력 패드가 연결되는 제 1 확산 영역; 상기 제 1 형 웰 및 제 2 형 웰의 경계면에 형성되고, 전원전압패드에 연결되는 제 2 확산 영역; 상기 제 2 형 웰에 형성되고, 접지전압패드에 연결되는 제 3 확산 영역; 상기 제 2 형 웰에 제 3 확산 영역과 격리되게 형성되는 제 4 확산 영역; 및 상기 제 2 확산 영역과 일단이 연결되고, 상기 제 3 확산 영역이 타단에 연결되는 캐패시터;를 포함하여 구성됨을 특징으로 한다.The electrostatic discharge circuit of the present invention comprises a first type well and a second type well adjacent to each other; A first diffusion region formed in the first type well and connected to an input / output pad connected to an internal circuit; A second diffusion region formed at an interface between the first type well and the second type well and connected to a power supply voltage pad; A third diffusion region formed in the second type well and connected to a ground voltage pad; A fourth diffusion region formed in the second type well so as to be isolated from a third diffusion region; And a capacitor having one end connected to the second diffusion region and the third diffusion region connected to the other end.
이중, 상기 제 1 형 웰은 N웰 영역이고, 상기 제 2 형 웰은 P웰 영역임이 바람직하다. It is preferable that the first type well is an N well region and the second type well is a P well region.
또한, 상기 제 1 및 제 4 확산 영역은 P형 불순물이고, 상기 제 2 및 제 3 확산 영역은 N형 불순물임이 바람직하다. The first and fourth diffusion regions are P-type impurities, and the second and third diffusion regions are N-type impurities.
그리고, 상기 제 2 및 제 3 확산 영역을 드레인과 소스로 하과, 제 2 및 제 3 확산 영역 사이에 추가 설치된 게이트로 하는 NMOS 트랜지스터를 구성하고 게이트는 상기 접지전압단에 연결됨이 바람직하다. In addition, it is preferable to configure an NMOS transistor having the second and third diffusion regions as a drain and a source and a gate additionally provided between the second and third diffusion regions, and a gate connected to the ground voltage terminal.
또한, 상기 입출력 패드와 상기 접지전압패드 사이에 연결된 다이오드를 더 포함할 수 있다. The display device may further include a diode connected between the input / output pad and the ground voltage pad.
본 발명의 정전기 방전 회로는 전원전압단과 접지전압단 사이에 구성되고, 내부회로와 연결되는 입출력 패드와 연결되는 입력단의 정전기 유입에 의하여 정전기를 방전하며, 상기 입력단에 유입되는 상기 정전기의 유입양에 따라 상기 전원전압단과 접지전압단 간의 연결이 제어됨으로써 상기 방전이 조절되는 LVTSCR 회로 및 상기 전원전압단과 상기 접지전압단 사이에 연결되고, 상기 전원전압단의 전위를 안정화시키는 캐패시터를 포함함을 특징으로 한다. The electrostatic discharge circuit of the present invention is configured between a power supply voltage terminal and a ground voltage terminal, and discharges static electricity by an inflow of static electricity from an input terminal connected to an input / output pad connected to an internal circuit, and induces an amount of static electricity flowing into the input terminal. And controlling the connection between the power supply voltage terminal and the ground voltage terminal to control the discharge, the LVTSCR circuit and a capacitor connected between the power supply voltage terminal and the ground voltage terminal and stabilizing the potential of the power supply voltage terminal. do.
이중, 상기 LVTSCR 회로는 상기 입력단과 상기 접지전압단 사이에 직렬로 연결된 PNP 바이폴라 트랜지스터와 저항; 및 상기 접지전압단과 상기 전원전압단 사이에 구성되는 NPN 바이폴라 트랜지스터;를 구비하며, 상기 PNP 바이폴라 트랜지스터 및 상기 NPN 바이폴라 트랜지스터는 베이스와 콜렉터가 크로스 커플되게 결합됨이 바람직하다. The LVTSCR circuit may include a PNP bipolar transistor and a resistor connected in series between the input terminal and the ground voltage terminal; And an NPN bipolar transistor configured between the ground voltage terminal and the power supply voltage terminal, wherein the PNP bipolar transistor and the NPN bipolar transistor are coupled to each other by a base and a collector.
그리고, 상기 NPN 바이폴라 트랜지스터는 소스와 드레인이 공유 결합된 기생 NMOS 트랜지스터가 병렬로 형성됨이 바람직하다. In the NPN bipolar transistor, a parasitic NMOS transistor in which a source and a drain are covalently coupled is preferably formed in parallel.
또한, 상기 캐패시터부는 캐패시터 소자 또는 소오스와 드레인이 벌크로 연 결된 MOS 트랜지스터를 이용한 캐패시터로 구성됨이 바람직하다. In addition, the capacitor unit is preferably composed of a capacitor using a capacitor or a MOS transistor in which the source and the drain are connected in bulk.
그리고, 상기 입출력 패드와 상기 접지전압단 사이에 다이오드를 더 연결함으로써, 상기 입출력 패드에 유입되는 음의 정전기 전류를 방전시킬 수 있다. Further, by further connecting a diode between the input / output pad and the ground voltage terminal, a negative electrostatic current flowing into the input / output pad may be discharged.
본 발명에 따른 정전기 방전 회로는 정전기를 방전시키기 위한 LVTSCR 회로의 동작 개시 전압을 낮춤으로써, 반도체 장치의 내부 회로를 정전기로부터 안정적으로 보호할 수 있다.The electrostatic discharge circuit according to the present invention can stably protect the internal circuit of the semiconductor device from static electricity by lowering the operation start voltage of the LVTSCR circuit for discharging static electricity.
또한, 본 발명에 따른 정전기 방전 회로는 트랜지스터 소자의 동작 개시 전압을 낮추기 위해 내부회로를 이용함으로써 면적 효율을 높일 수 있다. In addition, the electrostatic discharge circuit according to the present invention can increase the area efficiency by using an internal circuit to lower the operation start voltage of the transistor element.
본 발명은 입출력 패드 및 전원 패드에 연결된 내부 회로를 정전기로부터 보호하기 위하여 LVTSCR 회로를 빠르게 동작시키고, LVTSCR 회로의 면적 효율을 높이는 정전기 방전 회로를 제시한다.The present invention proposes an electrostatic discharge circuit for quickly operating an LVTSCR circuit and increasing the area efficiency of the LVTSCR circuit to protect internal circuits connected to the input / output pad and the power pad from static electricity.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명하기로 한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
도 2는 본 발명의 LVTSCR 구조를 나타내는 단면도이고, 도 3은 도 2에 대응되는 등가회로도이다.2 is a cross-sectional view showing the LVTSCR structure of the present invention, Figure 3 is an equivalent circuit diagram corresponding to FIG.
도 2를 참조하면, 본 발명의 LVTSCR 회로(200)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 구성되고, 내부회로(250)와 연결되는 입출력 패드(I/O)와 연결되는 입력단의 정전기 유입에 대응하여 정전기를 방전한다. 이러한 방전 동작은 입출력 패드(I/O)에 유입되는 정전기의 유입량에 따라 전원전압단(VDD)과 접지전압 단(VSS)의 연결이 제어된다. Referring to FIG. 2, the
자세하게는, 입출력 패드(I/O)에 양의 정전기 전류가 유입되면, 상기 정전기 전류는 PNP 트랜지스터(210)의 에미터에서 베이스로 흘러 베이스 측에 연결된 캐패시터(201)로 흐른다. In detail, when a positive electrostatic current flows into the input / output pad I / O, the electrostatic current flows from the emitter of the
여기서, 캐패시터(201)는 PNP 트랜지스터(210)의 베이스와 접지전압단(VSS)에 연결됨으로써, 정전기 교류 전류의 흐름을 유도함으로써, LVTSCR 회로(200)를 빠르게 구동시킬 수 있다. Here, the
또한, 캐패시터(201)는 예를 들어, 전원의 노이즈(noise)를 감소시키기 위해 전원전압단(VDD)과 접지전압단(VSS) 사이에 연결된 리저브 캐패시터(reservoir capacitor)를 사용할 수 있다. In addition, the
PNP 트랜지스터(210)의 베이스 전류가 되는 상기 정전기 전류는 PNP 트랜지스터(210)의 콜렉터 동작을 유발하며, 상기 콜렉터를 지나 접지전압단(VSS)으로 저항소자(230)를 통해 흐르므로 상기 콜렉터 지점의 전위 즉, NPN 트랜지스터(222)의 베이스 전압을 높임으로써, NPN 트랜지스터(222)를 턴온되게 한다.The electrostatic current, which is the base current of the
따라서, LVTSCR 회로(200)는 턴온되고, 입출력 패드(I/O)로 유입되는 정전기 전류는 PNP 트랜지스터(210)의 에미터로부터 NPN 트랜지스터(222)의 에미터로 흐름으로써, 접지전압단(VSS)으로 방전되게 된다. Accordingly, the
다이오드(202)는 입출력 패드(I/O)에 음의 정전기 전류가 유입되었을 때 상기 음의 정전기 전류를 접지전압단(VSS)으로 방전시키는 역할을 한다. The
종래에는 LVTSCR 회로에 트리거링 전류를 공급하기 위해 두 개의 트랜지스터 소자 및 저항 소자를 구비하였기 때문에 칩 내의 레이아웃 측면에서 소모되는 면적이 큰 단점이 있었다. Conventionally, since two transistor elements and a resistance element are provided to supply a triggering current to an LVTSCR circuit, the area consumed in terms of layout in a chip has a large disadvantage.
이를 보완하기 위한 본 발명의 정전기 방전 회로는 반도체 장치에 이용되는 기존의 캐패시터를 이용함으로써, LVTSCR 회로(200)를 구동시킬 수 있기 때문에 LVTSCR 회로(200)를 빠르게 구동시킬 뿐만 아니라, 레이아웃 면적 측면에서도 효율성을 높이는 장점이 있다. In order to compensate for this, the electrostatic discharge circuit of the present invention can drive the
도 2와 도 3을 참조하여 본 발명에 따른 LVTSCR 회로(200)의 단면도를 살펴보면, 기판은 순차적으로 인접한 P웰(310), N웰(320), P웰(330)로 구분된다. Referring to the cross-sectional view of the
N웰(320)의 내부에 P형 불순물의 확산영역(340)이 형성되고, N웰(320)과 P웰(330)의 경계부에 N형 불순물의 확산영역(342)가 형성되며, P웰(330)의 내부에 N형 불순물의 확산영역(344) 및 P형 불순물의 확산영역(346)이 형성된다. P-type
P형 웰(310)에는 P형 불순물의 확산영역(350)과 N형 불순물의 확산영역(352)가 형성되고, 확산영역(352)과 P형 웰(310)은 다이오드(202)를 구성한다.In the
확산영역(344)과 확산영역(350)은 접지전압패드(VSS)에 연결되고, 확산영역(340)과 확산영역(352)은 입출력 패드(I/O) 및 내부회로(250)에 연결된다. The
확산영역(342)과 확산영역(344) 및 게이트(348)는 NMOS 트랜지스터(220)를 구성하고, 확산영역(342)은 전원전압패드(VDD) 및 캐패시터(201)와 연결된다. The
LVTSCR 회로(200)는 P형 불순물의 확산영역(340), N형 웰(320), P형 불순물의 확산영역(346)으로 구성된 PNPN 구조로 되어있다. The
본 발명에 따른 LVTSCR 회로(200)는 동작 전압이 N형 불순물의 확산영 역(342)과 P형 웰(330)로 이루어진 NP 접합의 애벌런치 브레이크다운 전압에 의존하지 않도록 하기 위해, 확산영역(342)과 확산영역(344)을 캐패시터(201)를 통해 연결한다. 즉, 확산영역(342)과 확산영역(344)은 외부 캐패시터(201)를 통해 전기적으로 연결된다. The
다음, 본 발명의 LVTSCR의 동작을 살펴보면 다음과 같다. Next, the operation of the LVTSCR of the present invention will be described.
입출력 패드(I/O)에 정전기 전류가 유입되면, 초기에 교류 상태인 정전기 전류는 10ns 수준의 빠른 신호 상승시간(signal rising time)을 가지므로 정전기 전압의 빠른 상승 시간 특성에 의해(~GHz) PNP 바이폴라 트랜지스터(210)의 베이스를 통해 캐패시터(201)로 흐르게 된다. When an electrostatic current flows into the I / O pad, the electrostatic current initially in an AC state has a fast signal rising time of 10 ns. Flow through the base of the PNP
그리고, 상기 교류 전류는 PNP 바이폴라 트랜지스터(210)의 베이스에 전류를 공급함으로써, PNP 바이폴라 트랜지스터(210)의 동작을 신속하게 촉발시킨다. PNP 바이폴라 트랜지스터(210)의 콜렉터의 교류 전류는 저항소자(230)를 통해 접지전압패드(VSS)로 전달되어 방전된다. In addition, the AC current rapidly triggers the operation of the PNP
이와 더불어, 상기 교류 전류가 저항소자(230)로 인해 NPN 바이폴라 트랜지스터(222)의 에미터인 확산영역(344)과 베이스인 확산영역(346) 사이에 교류전류*저항(230)에 해당하는 전압 강하를 일으켜 NPN 바이폴라 트랜지스터(222)의 동작을 신속하게 촉발시킨다. 즉, NPN 바이폴라 트랜지스터(222)의 베이스와 에미터 간에 교류전류*저항(230)에 해당하는 바이어스를 공급하여 NPN 바이폴라 트랜지스터(222)를 턴온시킨다. In addition, the AC current is a voltage corresponding to the AC current *
이후, 서로의 콜렉터와 베이스들이 커플링된 NPN 바이폴라 트랜지스터(222) 와 PNP 바이폴라 트랜지스터(210)는 한쪽의 동작이 다른 한쪽의 동작을 상호 증진시키므로 동작 저항이 매우 낮고 작은 면적으로도 큰 정전기 전류를 소화할 수 있는 고효율 정전기 방전 동작을 하게 된다. Afterwards, the NPN
이와 같이, 도 2의 LVTSCR 회로는 도 1의 종래 LVTSCR 회로가 NP접합의 애벌런치 브레이크다운 전압에 도달할 때 동작하던 것과 달리, 캐패시터(201)에 의해 유도된 정전기 교류 전류가 PNP 바이폴라 트랜지스터에 베이스 전류를 공급하여, PNP 바이폴라 트랜지스터(210)와 NPN 바이폴라 트랜지스터(222)가 빠르게 턴온된다.Thus, unlike the conventional LVTSCR circuit of FIG. 2 operating when the conventional LVTSCR circuit of FIG. 1 reaches the avalanche breakdown voltage of the NP junction, the electrostatic alternating current induced by the
따라서, 본 발명의 LVTSCR 회로는 종래의 LVTSCR 회로에 비해 훨씬 낮은 전압에서 동작이 이루어진다. Thus, the LVTSCR circuit of the present invention operates at a much lower voltage than conventional LVTSCR circuits.
한편, 캐패시터(201)는 예를 들어, 전원의 노이즈(noise)를 감소시키기 위해 전원전압패드(VDD)와 접지전압패드(VSS) 사이에 연결된 리저브 캐패시터(reservoir capacitor)를 사용할 수 있다. 이와 같이 기존에 이용되는 캐패시터를 활용함으로써, 면적 효율을 높일 수 있다. Meanwhile, the
다이오드(202)는 제 6 확산영역(352)과 P형 웰(310)로 구성되고, 입출력 패드(I/O)에 음의 정전기 전류가 유입되었을 때 음의 정전기 전류를 접지전압패드(VSS)로 방전시키는 역할을 한다. The
종래에는 LVTSCR 회로에 트리거링 전류를 공급하기 위해 두 개의 트랜지스터 소자 및 저항소자들을 구비하였기 때문에 칩 내의 레이아웃 측면에서 면적을 크게 차지하는 단점이 있다. In the related art, since two transistor elements and resistance elements are provided to supply a triggering current to an LVTSCR circuit, a large area is occupied in terms of layout in a chip.
이를 보완하기 위한 본 발명의 정전기 방전 회로(200)는 내부회로에 이용되는 캐패시터를 이용하여 LVTSCR 회로(200)를 구동시키기 때문에 LVTSCR 회로(200)를 빠르게 구동시킬 뿐만 아니라, 레이아웃 면적 측면에서도 효율성을 높이는 장점이 있다.
도 4는 본 발명에 따른 정전기 방전 회로(400)를 다중전원전압을 채용하는 반도체 장치에 연결한 회로도이다. 4 is a circuit diagram of the
다중전원전압을 채용하는 반도체 장치 회로에 본 발명에 따른 정전기 방전 회로(400)가 채용될 수 있다.The
제 1 전원전압패드(VDD1)와 접지전압패드(VSS) 사이에 다이오드(402)가 채용되고, 제 1 전원전압패드(VDD1)와 내부회로(450) 사이에 LVTSCR 회로(400)가 연결된다. 제 2 전원전압패드(VDD2)는 NMOS 트랜지스터(420)의 기생 트랜지스터인 NPN 바이폴라 트랜지스터(422)의 콜렉터에 연결된다. The
LVTSCR 회로(400), 캐패시터(401)를 포함한 정전기 방전 회로의 구성 및 동작은 도 2 및 도 3을 참조하여 설명한 정전기 방전 회로의 동작 및 구성과 동일하므로 이에 대한 상세한 설명은 생략하기로 한다. Since the configuration and operation of the electrostatic discharge circuit including the
도 5는 본 발명의 정전기 방전 회로로서 구성되는 캐패시터가 LVTSCR 회로를 구동시키는데 있어서 LVTSCR 회로의 구동 전압을 낮추는 효과를 시뮬레이션한 결과이다. 5 is a result of simulating the effect of lowering the driving voltage of the LVTSCR circuit in the capacitor configured as the electrostatic discharge circuit of the present invention to drive the LVTSCR circuit.
캐패시터의 용량을 0.01pF에서 1nF까지 증가시키면, 초기 동작전압이 5.3V에서 1.7V로 감소하는 것을 알 수 있다. Increasing the capacitance of the capacitor from 0.01pF to 1nF, it can be seen that the initial operating voltage decreases from 5.3V to 1.7V.
상기와 같이 구성되는 본 발명은 ESD 보호소자인 LVTSCR 회로를 빠르게 동작시키면서도 추가소자를 필요로 하지 않아 칩 면적을 기존 기술보다 확보할 수 있는 장점이 있다. The present invention configured as described above has the advantage that it is possible to secure the chip area more than the existing technology without the need for additional devices while operating the LVTSCR circuit, ESD protection device fast.
도 1은 종래의 정전기 방전 회로도.1 is a conventional electrostatic discharge circuit diagram.
도 2는 본 발명의 정전기 방전 회로도.2 is an electrostatic discharge circuit diagram of the present invention.
도 3은 본 발명의 정전기 방전 회로의 단면도.3 is a cross-sectional view of an electrostatic discharge circuit of the present invention.
도 4는 본 발명의 다른 실시예의 정전기 방전 회로도.4 is an electrostatic discharge circuit diagram of another embodiment of the present invention.
도 5는 본 발명의 정전기 방전 회로의 시뮬레이션도.5 is a simulation diagram of the electrostatic discharge circuit of the present invention.
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KR100674951B1 (en) * | 2005-01-27 | 2007-01-26 | 삼성전자주식회사 | Semiconductor device having ESD protection circuit |
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Cited By (4)
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