KR20090123387A - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 칩 적층형 패키지의 열방출 효과를 극대화시킬 수 있는 구조의 반도체 패키지에 관한 것이다.
이를 위해, 본 발명은 인쇄회로기판상에 복수개의 반도체 칩이 적층되어 몰딩 컴파운드 수지로 봉지된 구조의 칩 적층형 패키지에 있어서, 상기 복수개의 반도체 칩중 가장 위쪽에 적층된 반도체 칩상에 상기 몰딩 컴파운드 수지를 통해 외부로 노출되는 하이브리드 열방출수단이 적층 부착된 것을 특징으로 하는 반도체 패키지를 제공한다.
반도체 패키지, 열 방출, 하이브리드 열방출수단, 투명필름, 반도체 칩

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 칩 적층형 패키지의 열방출 효과를 극대화시킬 수 있는 구조의 반도체 패키지에 관한 것이다.
통상적으로, 반도체 소자와 그에 대한 패키지 기술은 상호 부합되어 고밀도화, 고속도화, 소형화 및 박형화를 목표로 계속적인 발전을 거듭함에 따라, 그 패키지 구조에 있어서 핀 삽입형에서 표면 실장형으로 급격히 진행되어 왔다.
이에, 최근에는 회로기판(인쇄회로기판, 회로필름 등)에 대한 실장 밀도를 높일 수 있는 구조의 볼 그리드 어레이(Ball Grid Array) 패키지, 베어 칩(bare chip)의 특성을 이용하여 패키지 크기가 크게 줄어든 칩 크기 패키지(CSP; Chip Scale Package) 등이 출시되고 있고, 특히 용량과 실장밀도의 증가를 위하여 여러 개의 반도체 칩을 적층한 3차원의 칩 적층형 패키지가 주목받고 있다.
종래의 칩 적층형 패키지에 대한 일례를 첨부한 도 2를 참조로 살펴보면 다음과 같다.
먼저, 상면 중앙에 반도체 칩 부착 영역이 구획되어 있고, 이 반도체 칩 부착 영역에서 인접된 바깥쪽 위치에 와이어 본딩용 전도성패턴(12)이 노출되어 있으며, 저면에는 입출력단자인 솔더볼이 융착되는 볼랜드(14)가 형성된 구조의 인쇄회로기판(10)이 구비된다.
물론, 상기 와이어 본딩용 전도성패턴(12)과 볼랜드(14)는 기판(10)에 상하로 관통 형성된 비아홀(16)을 통하여 서로 전기적인 전도가 가능한 상태이다.
다음으로, 상기 인쇄회로기판(10)의 반도체 칩 부착 영역에 제1반도체 칩(18a)이 부착된 후, 상기 인쇄회로기판(10)의 와이어 본딩용 전도성패턴(12)과 상기 제1반도체 칩(18a)의 본딩패드가 서로 제1와이어(20a)로 연결된다.
이어서, 상기 제1반도체 칩(18a)의 상면에 FOW(Film Over Wire) 특성을 갖는 투명필름(22)이 부착된다.
이때, 상기 FOW(Film Over Wire) 특성이란, 인쇄회로기판상의 반도체 칩 및 와이어에 간섭 영향을 주지 않는 점도를 갖는 특성으로서, 마치 젤과 같은 특성을 의미한다.
이에, 상기 투명필름(22)은 경화전에는 마치 젤(gel)과 같은 특성을 갖기 때문에 자체 접착력에 의하여 제1반도체 칩(18a)상에 부착되고, 동시에 상기 제1와이어(20a)가 투명필름(22)내에 내재되는 상태가 된다.
물론, 상기 투명필름(22)내의 제1와이어(20a)는 투명필름(22)의 자체적인 점도 특성으로 인하여 단락되는 등의 간섭을 받지 않는다.
다음으로, 상기 투명필름(22)의 상면에 제2반도체 칩(18b)이 적층 부착된 후, 상기 인쇄회로기판(10)의 와이어 본딩용 전도성패턴(12)과 상기 제2반도체 칩(18b)의 본딩패드가 서로 제2와이어(20b)로 연결된다.
연이어, 상기 제1 및 제2반도체 칩(18a,18b) 제1 및 제2와이어(20a,20b) 투명필름(22) 등을 포함하는 상기 인쇄회로기판(10)의 상면이 몰딩 컴파운드 수지(24)로 봉지되는 몰딩 공정이 진행된다.
이후, 상기 인쇄회로기판(10)의 저면에 형성된 볼랜드(14)에 입출력단자인 솔더볼(26)을 융착시킴으로써, 칩 적층형 패키지가 완성된다.
그러나, 상기와 같은 종래의 칩 적층형 패키지는 복수의 반도체 칩이 몰딩 컴파운드 수지로 봉지된 상태이므로, 각 반도체 칩에서 발생되는 열이 외부로 용이하게 방출되지 않는 단점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 기판상에 칩이 적층되어 몰딩된 칩 적층형 패키지의 구조를 개선하여, 가장 위쪽에 적층된 반도체 칩 상면에 몰딩 컴파운드 수지를 통해 외부로 노출되는 하이브리드 열방출수단을 부착함으로써, 반도체 칩에 발생되는 열의 방출 효과를 극대화할 수 있도록 한 반도체 패키지를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은: 기판상에 복수개의 반도체 칩이 적층되어 몰딩 컴파운드 수지로 봉지된 구조의 칩 적층형 패키지에 있어서, 상기 복수개의 반도체 칩중 가장 위쪽에 적층된 반도체 칩상에 상기 몰딩 컴파운드 수지를 통해 외부로 노출되는 하이브리드 열방출수단이 적층 부착된 것을 특징으로 하는 반도체 패키지를 제공한다.
바람직한 구현예로서, 상기 하이브리드 열방출수단은 가장 위쪽의 반도체 칩 상면에 적층되는 FOW 특성의 투명필름과, 이 투명필름상에 코팅되어 상기 몰딩 컴파운드 수지를 통해 외부로 노출되는 열전도성 페이스트 물질로 구성된 것을 특징으로 한다.
바람직한 다른 구현예로서, 상기 열전도성도 페이스트 물질은 비스페놀 F 에폭시 10~50 중량%, 페놀 노볼락 에폭시 10~50 중량%, 에폭시 희석제 1~10 중량%, 실란 커플링제 0.1~5 중량%, 이미다졸 유도체 0.1~5 중량%, 실버(Silver) 50~90 중량%로 이루어진 필러를 페이스트 형태로 제조한 것임을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.
1) 칩 적층형 패키지의 구성중 가장 위쪽의 반도체 칩에 몰딩 컴파운드 수지를 통하여 외부로 노출되는 하이브리드 열방출수단을 부착함으로써, 반도체 칩에서 발생되는 열을 하이브리드 열방출수단을 통하여 외부로 용이하게 방출시킬 수 있 다.
2) 반도체 칩의 열 방출이 효과적으로 이루어짐에 따라, 반도체 패키지의 성능을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 복수개의 반도체 칩이 적층된 칩 적층형 패키지의 열 방출 효과를 극대화시킬 수 있도록 한 점에 주안점이 있다.
본 발명에 따른 열 방출 구조는 인쇄회로기판, 리드프레임, 회로필름 등에 복수개의 칩을 적층하여 몰딩 컴파운드 수지로 몰딩하는 어떠한 종류의 칩 적층형 패키지에 모두 적용 가능하며, 하기에서는 본 발명의 이해를 돕기 위하여 인쇄회로기판을 이용한 칩 적층형 패키지를 예로 들어 설명하기로 한다.
첨부한 도 1은 본 발명에 따른 반도체 패키지를 나타내는 단면도이다.
상기 인쇄회로기판(10)의 상면 중앙에 반도체 칩 부착 영역이 구획되어 있고, 이 반도체 칩 부착 영역으로부터 바깥쪽으로 인접된 위치에 와이어 본딩용 전도성패턴(12)이 노출되어 있으며, 그 저면에는 입출력단자인 솔더볼이 융착되는 볼랜드(14)가 형성된 구조이며, 상기 와이어 본딩용 전도성패턴(12)과 볼랜드(14)는 기판(10)에 상하로 관통 형성된 비아홀(16)을 통하여 서로 전기적인 전도가 가능한 상태이다.
이렇게 구비된 상기 인쇄회로기판(10)의 반도체 칩 부착 영역에 제1반도체 칩(18a)이 부착되고, 이어서 상기 인쇄회로기판(10)의 와이어 본딩용 전도성패턴(12)과 상기 제1반도체 칩(18a)의 본딩패드가 서로 제1와이어(20a)로 연결된다.
이어서, 상기 제1반도체 칩(18a)의 상면에 FOW(Film Over Wire) 특성을 갖는 제1투명필름(22a)이 부착되는 바, 상술한 바와 같이 FOW(Film Over Wire) 특성은 인쇄회로기판상의 반도체 칩 및 와이어에 간섭 영향을 주지 않는 점도를 갖는 특성으로서, 마치 젤과 같은 특성을 의미한다.
상기 투명필름(20)은 아래와 같은 제품을 사용할 수 있으며, 그 밖에 접착력을 갖는 투명 재질로서 합성 폴리머계 수지(폴리테트라플루오로에틸렌)와 같은 투명 재료의 사용도 가능하다.
- 제품명: ADWILL LE4767
- 회사명: 일본 린텍 코포레이션(LINTEC Corporation)
- 조성
폴리올레핀 수지(Polyolefin resin) 25~35%,
소프트 PVC 수지(Soft PVC resin) 5~15%,
아크릴 수지(Acrylic resin) 1~10%, 실리카(Silica) 10~20%,
폴리에틸렌 테레프탈레이트(Polyethylene terephthalate) 15~25%,
실리콘 수지(Silicone resin) 0.1%.
이에, 상기 제1투명필름(22a)은 경화전에는 마치 젤(gel)과 같은 특성을 갖기 때문에 자체 접착력에 의하여 제1반도체 칩(18a)상에 부착되고, 동시에 상기 제 1와이어(20a)가 제1투명필름(22a)내에 내재되는 상태가 된다.
물론, 상기 제1투명필름(22a)내의 제1와이어(20a)는 제1투명필름(22a)의 자체적인 점도 특성으로 인하여 단락되는 등의 간섭을 받지 않는다.
다음으로, 상기 제1투명필름(22a)의 상면에 제2반도체 칩(18b)이 적층 부착된 후, 상기 인쇄회로기판(10)의 와이어 본딩용 전도성패턴(12)과 상기 제2반도체 칩(18b)의 본딩패드가 서로 제2와이어(20b)로 연결된다.
연이어, 상기 제2반도체 칩(18b)의 상면에 하이브리드 열방출수단(30)이 적층 부착된다.
보다 상세하게는, 상기 하이브리드 열방출수단(30)은 가장 위쪽에 적층되어 있는 제2반도체 칩(18b)의 상면에 적층되는 FOW 특성의 제2투명필름(22b)과, 이 제2투명필름(22b)상에 코팅되는 열전도성 페이스트 물질(32)로 구성된다.
바람직하게는, 상기 열전도성 페이스트 물질로서, 높은 열전도성을 갖는 보론 나이트라이드 (Boron Nitride) 또는 알루미늄 나이트라이드(Aluminum Nitride) 분말을 필러로 사용하여 페이스트 형태로 제조한 것을 사용할 수 있다.
더욱 바람직하게는, 최대 30W 열전도도를 갖는 페이스트 물질로서, 비스페놀 F 에폭시 10~50 중량%, 페놀 노볼락 에폭시 10~50 중량%, 에폭시 희석제 1~10 중량%, 실란 커플링제 0.1~5 중량%, 이미다졸 유도체 0.1~5 중량%, 실버(Silver) 50~90 중량%로 이루어진 필러를 페이스트 형태로 제조한 것을 사용할 수 있다.
다음으로, 상기 제1 및 제2반도체 칩(18a,18b), 제1 및 제2와이어(20a,20b), 제1 및 제2투명필름(22a,22b) 등을 포함하는 상기 인쇄회로기판(10)의 상면이 몰딩 컴파운드 수지(24)가 봉지되는 몰딩 공정이 진행되며, 이때 상기 하이브리드 열방출수단(30)의 열전도성 페이스트 물질(32)의 외표면은 몰딩 컴파운드 수지(24)의 상면과 수평을 이루며 외부로 노출되는 상태가 된다.
이후, 상기 인쇄회로기판(10)의 저면에 형성된 볼랜드(14)에 입출력단자인 솔더볼(26)을 융착시킴으로써, 본 발명의 칩 적층형 패키지가 완성된다.
따라서, 상기 칩 적층형 패키지가 전자기기 등의 마더보드에 실장된 후, 그 전기적인 구동이 이루어짐에 따라 제1 및 제2반도체 칩(18a,18b) 등에서 열이 발생되면, 이때의 발생된 열은 상기 하이브리드 열방출수단(30)의 열전도성 페이스트 물질(32)을 통하여 외부로 용이하게 방출될 수 있다.
도 1은 본 발명에 따른 반도체 패키지를 나타내는 단면도,
도 2는 종래의 반도체 패키지를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 인쇄회로기판 12 : 와이어 본딩용 전도성패턴
14 : 볼랜드 16 : 비아홀
18a : 제1반도체 칩 18b : 제2반도체 칩
20a : 제1와이어 20b : 제2와이어
22a : 제1투명필름 22b : 제2투명필름
24 : 몰딩 컴파운드 수지 26 : 솔더볼
30 : 하이브리드 열방출수단 32 : 열전도성 페이스트 물질

Claims (3)

  1. 인쇄회로기판상에 복수개의 반도체 칩이 적층되어 몰딩 컴파운드 수지로 봉지된 구조의 칩 적층형 패키지에 있어서,
    상기 복수개의 반도체 칩중 가장 위쪽에 적층된 반도체 칩상에 상기 몰딩 컴파운드 수지를 통해 외부로 노출되는 하이브리드 열방출수단이 적층 부착된 것을 특징으로 하는 반도체 패키지.
  2. 청구항 1에 있어서, 상기 하이브리드 열방출수단은:
    가장 위쪽의 반도체 칩 상면에 적층되는 FOW 특성의 투명필름과,
    상기 투명필름상에 코팅되어 상기 몰딩 컴파운드 수지를 통해 외부로 노출되는 열전도성 페이스트 물질;
    로 구성된 것을 특징으로 하는 반도체 패키지.
  3. 청구항 2에 있어서, 상기 열전도성 페이스트 물질은 비스페놀 F 에폭시 10~50 중량%, 페놀 노볼락 에폭시 10~50 중량%, 에폭시 희석제 1~10 중량%, 실란 커플링제 0.1~5 중량%, 이미다졸 유도체 0.1~5 중량%, 실버(Silver) 50~90 중량%로 이루어진 필러를 페이스트 형태로 제조한 것임을 특징으로 하는 반도체 패키지.
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