KR20090123327A - The method for manufacturing non-volatile memory device having charge trap layer - Google Patents

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Abstract

PURPOSE: A manufacturing method of a nonvolatile memory device having a charge trap layer is provided to form a charge trap layer having a uniform surface by forming a nucleation site through radical in a process for forming the charge trap layer. CONSTITUTION: A tunneling layer is formed on a semiconductor substrate(100). A nucleation site is arranged on the tunneling layer with a uniform gap by supplying nitrogen radical and silicon radical to the semiconductor substrate. A charge trap layer is formed by supplying a deposition source on the nucleation site. A shielding layer and a control gate electrode are successively formed on the charge trap layer. A gate stack(160) is formed by etching the control gate electrode, the shielding layer, the charge trap layer, and the tunneling layer.

Description

전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법{The method for manufacturing non-volatile memory device having charge trap layer}The method for manufacturing non-volatile memory device having charge trap layer}

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly to a method of manufacturing a nonvolatile memory device having a charge trap layer.

불휘발성 메모리 소자(Non-volatile memory device)는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 메모리 소자로서, 전원이 차단되었을 때도 정보의 유지가 요구되는 전자부품에서 폭 넓게 이용되고 있다. 불휘발성 메모리 소자는 플로팅게이트(floating gate) 구조를 갖는 것이 대부분이며, 이 플로팅게이트 내의 전하 유무에 따라 정보의 프로그램(program) 및 소거(erase) 기능을 수행한다. 그런데, 최근 메모리 소자의 집적도가 높아짐에 따라 불휘발성 메모리 소자를 구성하는 새로운 셀 구조가 요구되고 있다. 이러한 새로운 셀 구조의 종류 가운데 하나로 전하 트랩층(Charge trap layer)을 갖는 불휘발성 메모리 소자가 있다. Non-volatile memory devices are electrically programmable and erased, and are widely used in electronic components requiring information retention even when power is cut off. Most of the nonvolatile memory devices have a floating gate structure, and program and erase information according to the presence or absence of charge in the floating gate. However, with the recent increase in the degree of integration of memory devices, new cell structures for constituting nonvolatile memory devices are required. One kind of such a new cell structure is a nonvolatile memory device having a charge trap layer.

전하 트랩층을 갖는 불휘발성 메모리 소자는 반도체 기판 상에 형성된 터널링층(tunneling layer) 위에 전하 트랩층 및 차폐층(blocking layer)이 배치되고, 차폐층 위에 컨트롤게이트(control gate)가 배치된 구조로 이루어진다. 이러한 전하 트랩층을 갖는 불휘발성 메모리 소자는 터널링층 위에 배치된 막의 성질에 따라 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조 또는 MANOS(Metal-Aluminium Nitride-Oxide-Semiconductor) 구조로 분류되고 있다. 이와 같은 구조로 형성된 불휘발성 메모리 소자 상에 인가되는 바이어스 여부에 따라 전하 트랩층 내에 전하가 저장 또는 방전된다. 그리고 전하를 저장 또는 방전시킴으로써 채널의 문턱전압을 조절하여 각 셀의 메모리를 조절함으로써 전기적으로 프로그램 및 소거 동작이 진행된다. 그런데 터널링층 위에 증착된 전하 트랩층의 표면 거칠기(surface roughness)가 불균일한 경우가 있다. 표면 거칠기가 불균일해지는 원인 가운데 하나로 전하 트랩층을 형성하는 공정에서 발생된 시간 지연(time delay)이다. 전하 트랩층은 터널링층 위에 핵생성층(nucleation site)을 형성하고, 핵생성층을 성장시키는 과정으로 형성할 수 있는데, 이 과정에서 국부적으로 시간이 지연될 수 있다. 이와 같이 전하 트랩층의 표면 거칠기가 불균일해지면 이후 불휘발성 메모리 소자의 동작 도중에 국부적으로 전하 트랩층에 높은 전기장(electric field)을 유발할 수 있다. 높은 전기장이 형성되면 전하 트랩층에 저장된 전하가 쉽게 빠져나가 데이터 보유 특성이 저하되는 문제가 발생한다. A nonvolatile memory device having a charge trap layer has a structure in which a charge trap layer and a blocking layer are disposed on a tunneling layer formed on a semiconductor substrate, and a control gate is disposed on the shielding layer. Is done. The nonvolatile memory device having such a charge trap layer is classified into a silicon-oxide-nitride-oxide-silicon (SONOS) structure or a metal-aluminum nitride-oxide-semiconductor (MANOS) structure depending on the properties of the film disposed on the tunneling layer. . The charge is stored or discharged in the charge trap layer depending on whether the bias is applied on the nonvolatile memory device formed as such a structure. The threshold voltage of the channel is adjusted by storing or discharging the electric charge to control the memory of each cell, thereby electrically performing program and erase operations. However, the surface roughness of the charge trap layer deposited on the tunneling layer may be uneven. One of the causes of surface unevenness is a time delay caused in the process of forming the charge trap layer. The charge trap layer may be formed by forming a nucleation site on the tunneling layer and growing the nucleation layer, which may locally delay time. As such, the surface roughness of the charge trap layer may cause a high electric field in the charge trap layer locally during the operation of the nonvolatile memory device. If a high electric field is formed, the charge stored in the charge trap layer is easily released, which causes a problem of deterioration of data retention characteristics.

본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법은, 반도체 기판 상에 터널링층을 형성하는 단계; 상기 반도체 기판 상에 질소 라디칼 및 실리콘 라디칼을 공급하여 상기 터널링층 위에 균일한 간격으로 배치된 핵생성층을 형성하는 단계; 상기 핵생성층 상에 증착 소스를 공급하여 전하 트랩층을 형성하는 단계; 상기 전하 트랩층 위에 차폐층, 컨트롤게이트전극을 형성하는 단계; 및 상기 컨트롤게이트전극, 차폐층, 전하트랩층 및 터널링층을 식각하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a nonvolatile memory device having a charge trap layer according to the present invention includes: forming a tunneling layer on a semiconductor substrate; Supplying nitrogen radicals and silicon radicals on the semiconductor substrate to form a nucleation layer disposed at uniform intervals on the tunneling layer; Supplying a deposition source on the nucleation layer to form a charge trap layer; Forming a shielding layer and a control gate electrode on the charge trap layer; And etching the control gate electrode, the shielding layer, the charge trap layer, and the tunneling layer to form a gate stack.

상기 핵생성층을 형성하는 단계는, 상기 반도체 기판을 증착 장비 내에 배치하는 단계; 상기 증착 장비 내에 질소를 함유하는 반응 가스 및 실리콘을 함유하는 소스 가스 공급하면서 파워를 인가하여 플라즈마를 형성하는 단계; 및 상기 플라즈마를 형성하면서 발생된 질소 라디칼 및 실리콘 라디칼을 상기 터널링층과 반응시켜 핵생성층을 형성하는 단계를 포함하는 것이 바람직하다. Forming the nucleation layer may include placing the semiconductor substrate in deposition equipment; Forming a plasma by applying power while supplying a reaction gas containing nitrogen and a source gas containing silicon in the deposition equipment; And reacting nitrogen and silicon radicals generated while forming the plasma with the tunneling layer to form a nucleation layer.

상기 증착 장비는 챔버(chamber) 타입 또는 튜브(tube) 타입을 이용한다. The deposition equipment uses a chamber type or a tube type.

상기 반응 가스는 암모늄(NH3) 가스 또는 질소(N2) 가스를 포함하고, 상기 소스 가스는 실란(SiH4), 디클로로실란(SiH2Cl2) 또는 디실란(Si2H6) 가스를 포함하는 것이 바람직하다. The reaction gas includes ammonium (NH 3 ) gas or nitrogen (N 2 ) gas, and the source gas includes silane (SiH 4 ), dichlorosilane (SiH 2 Cl 2 ) or disilane (Si 2 H 6 ) gas. It is preferable to include.

상기 증착 소스는 실리콘(Si) 함유 소스 및 나이트라이드(N) 함유 소스를 공급하면서 공급 비율을 조절하여, 실리콘과 나이트라이드의 조성비를 1:1 내지 1:1.5의 범위로 조절하는 것이 바람직하다. The deposition source is controlled to supply the silicon (Si) containing source and the nitride (N) containing source by adjusting the supply ratio, it is preferable to adjust the composition ratio of silicon and nitride in the range of 1: 1 to 1: 1.5.

상기 전하 트랩층은 300℃ 이상의 온도에서 화학기상증착(CVD) 방법 또는 원자층 증착(ALD) 방법으로 형성하는 것이 바람직하다. The charge trap layer is preferably formed by a chemical vapor deposition (CVD) method or an atomic layer deposition (ALD) method at a temperature of 300 ℃ or more.

상기 전하 트랩층을 형성하는 단계 이후에 상기 반도체 기판 상에 질소 어닐링을 진행하거나, 급속열처리(RTP)로 질소 어닐링 또는 아르곤 어닐링을 진행하는 단계를 더 포함하는 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법.After the step of forming the charge trap layer of the non-volatile memory device having a charge trap layer further comprising the step of performing nitrogen annealing on the semiconductor substrate, or nitrogen annealing or argon annealing by rapid thermal treatment (RTP) Manufacturing method.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도 1 내지 도 6은 본 발명의 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 1 to 6 are diagrams for explaining a method of manufacturing a nonvolatile memory device having a charge trap layer according to an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(100) 상에 터널링층(105)을 형성한다. 터널링층(105)은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하 캐리어들이 이후 형성될 전하 트랩층 내로 터널링하여 주입될 수 있도록 하는 역할을 한다. 이러한 터널링층(105)은 열산화(thermal oxidation) 방법 또는 라디칼 산화(radical oxidation) 방법을 이용하여 적어도 20Å의 두께로 형성한다.Referring to FIG. 1, a tunneling layer 105 is formed on a semiconductor substrate 100. The tunneling layer 105 serves to allow charge carriers, such as electrons or holes, to tunnel and be injected into the charge trap layer to be formed under a certain bias. The tunneling layer 105 is formed to a thickness of at least 20 kPa using a thermal oxidation method or a radical oxidation method.

도 2를 참조하면, 터널링층(105) 위에 핵생성층(110)을 형성한다. 구체적으로, 터널링층(105)이 형성된 반도체 기판(100)을 증착 장비 내에 배치한다. 여기서 증착 장비는 챔버(chamber) 타입 또는 튜브(tube) 타입의 증착 장비를 이용한다. 다음에 증착 장비 내에 반응 가스(reaction gas) 및 소스 가스(source gas)를 공급하면서 파워를 인가하여 플라즈마를 형성한다. 여기서 반응 가스는 암모늄(NH3) 가스 또는 질소(N2) 가스를 공급한다. 소스 가스는 실리콘(Si) 원자를 함유한 가스, 예를 들어 실란(SiH4), 디클로로실란(SiH2Cl2) 또는 디실란(Si2H6) 가스를 공급한다. 플라즈마는 증착 장비 내부에서 형성하거나 또는 증착 장비 외부에서 형성하는 리모트 플라즈마(remote plasma) 방법으로 형성할 수 있다. 반응 가스 및 소스 가스를 공급하여 플라즈마를 형성하면 질소(N) 라디칼과 실리콘(Si) 라디칼이 발생된다. 이렇게 발생된 질소 라디칼 및 실리콘 라디칼을 도 2에 도시한 바와 같이, 반도체 기판(100) 방향으로 유도하여 반도체 기판(100) 상에 형성된 터널링층(105)과 반응시킨다. 그러면 질소(N) 라디칼과 실리콘(Si) 라디칼의 활성화 정도가 높아 터널링층(105) 위에 균일하게 분포된 핵생성층(nucleation site, 110)이 시간 지연 없이 형성된다. Referring to FIG. 2, the nucleation layer 110 is formed on the tunneling layer 105. Specifically, the semiconductor substrate 100 on which the tunneling layer 105 is formed is disposed in the deposition equipment. Here, the deposition equipment uses a chamber type or a tube type deposition equipment. Next, a plasma is formed by applying power while supplying a reaction gas and a source gas into the deposition equipment. The reaction gas here supplies ammonium (NH 3 ) gas or nitrogen (N 2 ) gas. The source gas supplies a gas containing silicon (Si) atoms, for example silane (SiH 4 ), dichlorosilane (SiH 2 Cl 2 ) or disilane (Si 2 H 6 ) gas. The plasma may be formed inside the deposition apparatus or by a remote plasma method formed outside the deposition apparatus. When the reaction gas and the source gas are supplied to form a plasma, nitrogen (N) radicals and silicon (Si) radicals are generated. As shown in FIG. 2, the nitrogen and silicon radicals thus generated are guided toward the semiconductor substrate 100 and reacted with the tunneling layer 105 formed on the semiconductor substrate 100. Then, a high degree of activation of nitrogen (N) radicals and silicon (Si) radicals forms a nucleation site 110 uniformly distributed on the tunneling layer 105 without time delay.

일반적인 증착 방법으로 핵생성층(110)을 형성하게 되면, 도 3의 (a)에 도시한 바와 같이, 터널링층(105) 위에 핵생성층(200)이 고르게 형성되지 않는 지연 현상이 발생된다. 그리고 이와 같이 불균일하게 형성된 핵생성층(200)을 성장시키면 도면에서 화살표로 표시한 바와 같이, 성장 방향이 일정하지 않아 전하 트랩층(205)은 표면이 불균일하게 형성된다. 이에 대하여 본 발명에 따라 라디칼을 이용하여 핵생성층(110)을 형성하면, 도 3의 (b)에 도시한 바와 같이, 터널링층(105) 위에 핵생성층(110)이 균일하게 형성되고, 이후 일정한 방향으로 성장하게 된다. When the nucleation layer 110 is formed by a general deposition method, as illustrated in FIG. 3A, a delay phenomenon in which the nucleation layer 200 is not evenly formed on the tunneling layer 105 occurs. When the nonuniformly formed nucleation layer 200 is grown as shown by the arrow in the drawing, the growth direction is not constant, and thus the charge trap layer 205 has a nonuniform surface. In contrast, when the nucleation layer 110 is formed using radicals according to the present invention, as shown in FIG. 3B, the nucleation layer 110 is uniformly formed on the tunneling layer 105. After that, it grows in a certain direction.

도 4를 참조하면, 핵생성층(110)을 성장시켜 표면이 균일한 전하 트랩층(115)을 형성한다. 전하 트랩층(115)은 터널링층(105)을 관통하여 주입된 전자 또는 홀들을 트랩(trap)하는 층으로, 에너지 레벨이 균일하고 트랩 사이트가 많을수록 전하의 트랩이 잘 이루어져 소자의 프로그램 및 소거 속도가 증가한다. 구체적으로, 반도체 기판(100) 상에 실리콘(Si) 소스 및 나이트라이드(N) 소스 물질을 추가로 공급하여 전하 트랩층(115)을 증착한다. 여기서 실리콘(Si) 소스 및 나이트라이드(N) 소스의 공급 비율을 조절하여 실리콘과 나이트라이드의 조성비가 1:1인 실리콘 리치 나이트라이드막 또는 실리콘과 나이트라이드의 조성비가 1:1.5인 나이트라이드 리치 나이트라이드막으로 형성할 수 있다. 또는 두 박막을 조합하여 스택 구조로 형성할 수도 있다. 이와 같이 실리콘과 나이트라이드의 조성비를 조절하면 프로그램 속도 및 소거 속도를 향상시켜 데이터 보유 특성을 개선할 수 있다. 이때, 전하 트랩층(115)은 화학기상증착(CVD; Chemical Vapor Deposition) 방법 또는 원자층 증착(ALD; Atomic Layer Deposition) 방법을 이용하여 20Å 내지 60Å의 두께로 증착할 수 있다. 한편, 전하 트랩층(115)은 300℃ 이상의 온도에서 형성하여 수소 원자의 배기가 잘 이루어지게 한다. 전하 트랩층(115)을 플라즈마 강화 화학기상증착(PECVD; Plasma Enhanced CVD)방법으로 형성하는 대신에 300℃ 이상의 온도에서 화학기상증착방법 또는 원자층증착방법으로 형성하면, 막질 내의 수소 원자 함량이 상대적으로 감소된다. 다음에 반도체 기판(100) 상에 질소 어닐링을 진행하거나 급속열처리(RTP; Rapid Thermal Process)로 질소 어닐링 또는 아르곤 어닐링 을 진행하여 전하 트랩층(115) 표면에 존재하는 수소 원자를 제거하고, 전하 트랩층(115)의 막질을 치밀화(densify)한다. Referring to FIG. 4, the nucleation layer 110 is grown to form a charge trap layer 115 having a uniform surface. The charge trap layer 115 is a layer for trapping electrons or holes injected through the tunneling layer 105. The uniform energy level and the number of trap sites result in better trapping of charge, thereby increasing the program and erase speed of the device. Increases. Specifically, the charge trap layer 115 is deposited by further supplying a silicon (Si) source and a nitride (N) source material on the semiconductor substrate 100. Here, by adjusting the supply ratio of the silicon (Si) source and the nitride (N) source, a silicon rich nitride film having a composition ratio of silicon and nitride of 1: 1 or a nitride rich having a composition ratio of silicon and nitride of 1: 1.5 It may be formed of a nitride film. Alternatively, the two thin films may be combined to form a stack structure. By adjusting the composition ratio of silicon and nitride in this way, it is possible to improve data retention characteristics by improving program speed and erase speed. In this case, the charge trap layer 115 may be deposited to a thickness of 20 kPa to 60 kPa using a chemical vapor deposition (CVD) method or an atomic layer deposition (ALD) method. On the other hand, the charge trap layer 115 is formed at a temperature of 300 ℃ or more to facilitate the exhaust of the hydrogen atoms. If the charge trap layer 115 is formed by a chemical vapor deposition method or an atomic layer deposition method at a temperature of 300 ° C. or higher instead of the plasma enhanced chemical vapor deposition (PECVD) method, the content of hydrogen atoms in the film is relatively high. Is reduced. Next, nitrogen annealing is performed on the semiconductor substrate 100, or nitrogen annealing or argon annealing is performed by a rapid thermal process (RTP) to remove hydrogen atoms present on the surface of the charge trap layer 115, and the charge trapping is performed. Densify the film quality of layer 115.

상술한 바와 같이, 터널링층(105) 위에 균일하게 형성된 핵생성층(110)을 성장시키면 도 3의 (b)에 도시한 바와 같이 핵생성층(110)의 성장이 일정한 방향으로 진행되면서 표면이 균일한 전하 트랩층(115)이 형성된다. 이러한 균일한 표면의 전하 트랩층(115)은 이후 불휘발성 메모리 소자의 동작 도중에 국부적으로 전하 트랩층(115)에 높은 전기장이 발생하는 것을 감소시켜 데이터 보유 특성을 향상시킬 수 있다. As described above, when the nucleation layer 110 uniformly formed on the tunneling layer 105 is grown, the surface of the nucleation layer 110 proceeds in a constant direction as shown in FIG. Uniform charge trap layer 115 is formed. The uniform surface of the charge trap layer 115 may subsequently reduce the occurrence of a high electric field in the charge trap layer 115 during the operation of the nonvolatile memory device to improve data retention characteristics.

다음에 전하 트랩층(115) 위에 차폐층(120)을 형성한다. 차폐층(120)은 전하 트랩층(115)으로부터 후속 형성될 컨트롤게이트전극 쪽으로 전하가 이동하는 것을 차단하는 역할을 하며, 셀의 동작 속도를 향상시키기 위하여 고유전물질로 형성하는 것이 바람직하다. 이러한 차폐층(120)은 고유전율을 갖는 금속계 절연물질, 예를 들어 알루미늄산화막(Al2O3)을 포함하여 형성할 수도 있다. 여기서 차폐층(120)은 50Å 내지 300Å의 두께로 형성한다. 이때, 차폐층(120)은 화학기상증착(CVD)방법을 이용하여 산화막으로 형성할 수도 있다. 이러한 차폐층(120)을 형성한 다음에 반도체 기판(100) 상에 급속열처리(RTP; Rapid Thermal Process)를 진행하여 차폐층(120)의 막질을 치밀화(densify)한다. Next, the shielding layer 120 is formed on the charge trap layer 115. The shielding layer 120 serves to block charge from moving from the charge trap layer 115 toward the control gate electrode to be formed later, and is preferably formed of a high dielectric material to improve the operation speed of the cell. The shielding layer 120 may include a metal-based insulating material having a high dielectric constant, for example, aluminum oxide (Al 2 O 3 ). Here, the shielding layer 120 is formed to a thickness of 50 kPa to 300 kPa. In this case, the shielding layer 120 may be formed of an oxide film using a chemical vapor deposition (CVD) method. After forming the shielding layer 120, a rapid thermal process (RTP) is performed on the semiconductor substrate 100 to densify the film quality of the shielding layer 120.

도 5를 참조하면, 차폐층(120) 위에 컨트롤게이트전극(125)을 형성한다. 컨트롤게이트전극(125)은 반도체 기판(100)의 채널영역으로부터 전자들이나 홀들이 전하 트랩층(115) 내의 트랩 사이트로 트랩되도록 일정한 크기의 바이어스를 인가하는 역할을 한다. 컨트롤게이트전극(125)은 폴리실리콘(polysilicon)막 또는 금속막, 예를 들어 탄탈륨나이트라이드(TaN)막으로 형성할 수 있다. 여기서 폴리실리콘막은 불순물, 예를 들어, n형 불순물이 주입된 폴리실리콘(n+ poly-Si)막으로 형성하며, n형 불순물은 1E19 atom/㎤ 내지 5E20 atom/㎤의 농도로 주입하여 게이트 공핍 효과(gate depletion effect)가 최소화되도록 한다. 컨트롤게이트전극(125)을 폴리실리콘막으로 형성할 경우, 불휘발성 메모리 소자는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조로 형성된다. Referring to FIG. 5, the control gate electrode 125 is formed on the shielding layer 120. The control gate electrode 125 serves to apply a bias of a predetermined size so that electrons or holes are trapped from the channel region of the semiconductor substrate 100 to the trap site in the charge trap layer 115. The control gate electrode 125 may be formed of a polysilicon film or a metal film, for example, a tantalum nitride (TaN) film. Here, the polysilicon film is formed of a polysilicon (n + poly-Si) film in which an impurity, for example, n-type impurity is injected, and the n-type impurity is implanted at a concentration of 1E19 atom / cm 3 to 5E20 atom / cm 3, resulting in a gate depletion effect. Ensure that the gate depletion effect is minimized. When the control gate electrode 125 is formed of a polysilicon film, the nonvolatile memory device is formed of a silicon-oxide-nitride-oxide-silicon (SONOS) structure.

아울러 컨트롤게이트전극(125)을 금속막으로 형성할 경우에는, 금속 물질의 일함수(work function)가 4.5eV 이상 되는 물질을 이용하는 것이 바람직하다. 컨트롤게이트전극(125)을 금속막으로 형성하면, 불휘발성 메모리 소자는 MANOS(Metal-Aluminium Nitride-Oxide-Semiconductor) 구조로 형성된다. 컨트롤게이트전극(125)을 형성한 다음에 게이트 전극의 비저항을 낮추기 위해 컨트롤게이트전극(125) 위에 저저항층(130)을 형성할 수 있다. 여기서 컨트롤게이트전극(125)을 SONOS 구조의 폴리실리콘막으로 형성한 경우에는 컨트롤게이트전극(125) 위에 텅스텐나이트라이드(WN)막 또는 텅스텐실리사이드(WSi)막을 하나 이상 포함하여 저저항층(130)을 형성할 수 있다. 이때, 컨트롤게이트전극(125)을 MANOS 구조의 금속막으로 형성한 경우에는 컨트롤게이트전극(125) 위에 폴리실리콘, 텅스텐나이트라이드 및 텅스텐실리사이드막의 적층막으로 저저항층(130)을 형성할 수도 있다. In addition, when the control gate electrode 125 is formed of a metal film, it is preferable to use a material whose work function of the metal material is 4.5 eV or more. When the control gate electrode 125 is formed of a metal film, the nonvolatile memory device is formed of a metal-aluminum nitride-oxide-semiconductor (MANOS) structure. After forming the control gate electrode 125, the low resistance layer 130 may be formed on the control gate electrode 125 to lower the specific resistance of the gate electrode. When the control gate electrode 125 is formed of a polysilicon film having a SONOS structure, the low resistance layer 130 includes one or more tungsten nitride (WN) or tungsten silicide (WSi) films on the control gate electrode 125. Can be formed. In this case, when the control gate electrode 125 is formed of a metal film of MANOS structure, the low resistance layer 130 may be formed of a laminated film of polysilicon, tungsten nitride and tungsten silicide on the control gate electrode 125. .

도 6을 참조하면, 저저항층(130) 내지 터널링층(105)을 패터닝하여 반도체 기판(100) 상에 게이트 스택(160)을 형성한다. 구체적으로, 저저항층(130) 위에 게이트 스택 형성영역을 설정하는 마스크막 패턴(미도시함)을 형성한다. 다음에 이 마스크막 패턴을 마스크로 한 식각 공정을 진행하여 게이트 스택(160)을 형성한다. 여기서 게이트 스택(160)은 터널링층 패턴(155), 전하트랩층 패턴(150), 차폐층 패턴(145), 컨트롤게이트전극 패턴(140) 및 저저항층 패턴(135)을 포함하여 이루어진다. Referring to FIG. 6, the low resistance layer 130 to the tunneling layer 105 are patterned to form the gate stack 160 on the semiconductor substrate 100. Specifically, a mask film pattern (not shown) for setting the gate stack forming region is formed on the low resistance layer 130. Next, an etching process using the mask layer pattern as a mask is performed to form the gate stack 160. The gate stack 160 includes a tunneling layer pattern 155, a charge trap layer pattern 150, a shielding layer pattern 145, a control gate electrode pattern 140, and a low resistance layer pattern 135.

본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법은, 전하 트랩층을 형성하는 과정에서 라디칼을 이용하여 핵생성층을 형성함으로써 표면이 균일한 전하 트랩층을 형성할 수 있다. 이에 따라 불휘발성 메모리 소자의 동작에서 높은 전기장의 유발을 감소시켜 데이터 보유 특성을 향상시킬 수 있다. In the method of manufacturing a nonvolatile memory device having a charge trap layer according to the present invention, a charge trap layer having a uniform surface can be formed by forming a nucleation layer using radicals in the process of forming the charge trap layer. Accordingly, it is possible to reduce the induction of a high electric field in the operation of the nonvolatile memory device to improve data retention characteristics.

도 1 내지 도 6은 본 발명의 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 1 to 6 are diagrams for explaining a method of manufacturing a nonvolatile memory device having a charge trap layer according to an embodiment of the present invention.

Claims (7)

반도체 기판 상에 터널링층을 형성하는 단계;Forming a tunneling layer on the semiconductor substrate; 상기 반도체 기판 상에 질소 라디칼 및 실리콘 라디칼을 공급하여 상기 터널링층 위에 균일한 간격으로 배치된 핵생성층을 형성하는 단계;Supplying nitrogen radicals and silicon radicals on the semiconductor substrate to form a nucleation layer disposed at uniform intervals on the tunneling layer; 상기 핵생성층 상에 증착 소스를 공급하여 전하 트랩층을 형성하는 단계; Supplying a deposition source on the nucleation layer to form a charge trap layer; 상기 전하 트랩층 위에 차폐층, 컨트롤게이트전극을 형성하는 단계; 및 Forming a shielding layer and a control gate electrode on the charge trap layer; And 상기 컨트롤게이트전극, 차폐층, 전하트랩층 및 터널링층을 식각하여 게이트 스택을 형성하는 단계를 포함하는 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법.And forming a gate stack by etching the control gate electrode, the shielding layer, the charge trap layer, and the tunneling layer. 제1항에 있어서, 상기 핵생성층을 형성하는 단계는,The method of claim 1, wherein the forming of the nucleation layer comprises: 상기 반도체 기판을 증착 장비 내에 배치하는 단계;Placing the semiconductor substrate in deposition equipment; 상기 증착 장비 내에 질소를 함유하는 반응 가스 및 실리콘을 함유하는 소스 가스 공급하면서 파워를 인가하여 플라즈마를 형성하는 단계; 및Forming a plasma by applying power while supplying a reaction gas containing nitrogen and a source gas containing silicon in the deposition equipment; And 상기 플라즈마를 형성하면서 발생된 질소 라디칼 및 실리콘 라디칼을 상기 터널링층과 반응시켜 핵생성층을 형성하는 단계를 포함하는 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법.And forming a nucleation layer by reacting nitrogen and silicon radicals generated while forming the plasma with the tunneling layer. 제2항에 있어서, The method of claim 2, 상기 증착 장비는 챔버(chamber) 타입 또는 튜브(tube) 타입을 이용하는 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법.The deposition apparatus is a method of manufacturing a nonvolatile memory device having a charge trap layer using a chamber type or a tube type. 제2항에 있어서, The method of claim 2, 상기 반응 가스는 암모늄(NH3) 가스 또는 질소(N2) 가스를 포함하고, 상기 소스 가스는 실란(SiH4), 디클로로실란(SiH2Cl2) 또는 디실란(Si2H6) 가스를 포함하는 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법.The reaction gas includes ammonium (NH 3 ) gas or nitrogen (N 2 ) gas, and the source gas includes silane (SiH 4 ), dichlorosilane (SiH 2 Cl 2 ) or disilane (Si 2 H 6 ) gas. A method of manufacturing a nonvolatile memory device having a charge trap layer comprising a. 제1항에 있어서, The method of claim 1, 상기 증착 소스는 실리콘(Si) 함유 소스 및 나이트라이드(N) 함유 소스를 공급하면서 공급 비율을 조절하여, 실리콘과 나이트라이드의 조성비를 1:1 내지 1:1.5의 범위로 조절하는 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법.The deposition source adjusts the supply ratio while supplying a silicon (Si) -containing source and a nitride (N) -containing source, thereby controlling a charge trap layer for controlling the composition ratio of silicon and nitride in the range of 1: 1 to 1: 1.5. Method for manufacturing a nonvolatile memory device having a. 제1항에 있어서, The method of claim 1, 상기 전하 트랩층은 300℃ 이상의 온도에서 화학기상증착(CVD) 방법 또는 원자층 증착(ALD) 방법으로 형성하는 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법.And the charge trap layer is formed by a chemical vapor deposition (CVD) method or an atomic layer deposition (ALD) method at a temperature of 300 ° C. or higher. 제1항에 있어서, The method of claim 1, 상기 전하 트랩층을 형성하는 단계 이후에 상기 반도체 기판 상에 질소 어닐링을 진행하거나, 급속열처리(RTP)로 질소 어닐링 또는 아르곤 어닐링을 진행하는 단계를 더 포함하는 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법.After the step of forming the charge trap layer of the non-volatile memory device having a charge trap layer further comprising the step of performing nitrogen annealing on the semiconductor substrate, or nitrogen annealing or argon annealing by rapid thermal treatment (RTP) Manufacturing method.
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