KR20090122675A - Phase change memory device and manufacturing method thereof - Google Patents

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KR20090122675A KR1020080048611A KR20080048611A KR20090122675A KR 20090122675 A KR20090122675 A KR 20090122675A KR 1020080048611 A KR1020080048611 A KR 1020080048611A KR 20080048611 A KR20080048611 A KR 20080048611A KR 20090122675 A KR20090122675 A KR 20090122675A
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Abstract

PURPOSE: A phase change memory device and a manufacturing method thereof are provided to improve the uniformity of a storage node by forming two storage nodes between a top electrode and a bottom electrode with a phase change layer. CONSTITUTION: In a phase change memory device and a manufacturing method thereof, an interlayer insulating film(302) is formed on a semiconductor substrate(300). An upper line is formed on the interlayer insulating film, and a hard mask pattern(306) is formed on a lower line. A phase change pattern(310a) is formed on both sidewalls of the lower line. The top electrode(314) is formed on the interlayer insulating film, a hard mask pattern, and the phase change pattern. The top of the phase change pattern is higher than the top part of the lower line.

Description

상변화 메모리 소자 및 그의 제조 방법{Phase change memory device and manufacturing method thereof} Phase change memory device and manufacturing method thereof

본 발명은 상변화 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 하부전극 및 상부전극과 상변화막 간의 접촉면적을 증가시켜 전기적 특성을 향상시키기 위한 상변화 메모리 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase change memory device and a method of manufacturing the same, and more particularly, to a phase change memory device and a method of manufacturing the same for improving electrical characteristics by increasing a contact area between a lower electrode and an upper electrode and a phase change film.

상변화 메모리 소자(phase change memory device)는 비휘발성 메모리 소자의 하나로써 일반적으로 PRAM이라고 부른다. PRAM은 온도에 의해 반응하는 상변화막을 포함하는데, 구체적으로 설명하면 다음과 같다. A phase change memory device is one of nonvolatile memory devices and is generally called a PRAM. The PRAM includes a phase change film reacting with temperature, which will be described in detail below.

도 1은 상변화 메모리 소자의 원리를 설명하기 위한 도면이다.1 is a view for explaining the principle of the phase change memory device.

상변화 메모리 소자에서 스토리지(storage) 노드로 사용되는 상변화막은 비정질(amorphous) 상태 또는 결정(crystal) 상태로 상(phase) 변환이 가능한 물질로 형성하는 것이 바람직하다. 예를 들면, 상변화막에 리셋신호(reset signal)가 인가되어 상변화막의 녹는점(Tm)보다 높은 온도가 되면 상변화막은 비정질(amorphous) 상태가 될 수 있다. 한편, 상변화막에 셋신호(set signal)가 인가되어 상변화막의 결정화 온도(Tc)보다 높고 녹는점(Tm)보다 낮은 온도가 되면 상변화막은 결정(crystal) 상태가 될 수 있다. 이를 반도체 소자에 적용한 예를 설명하면 다음과 같다. The phase change layer, which is used as a storage node in the phase change memory device, is preferably formed of a material capable of converting a phase into an amorphous state or a crystal state. For example, when a reset signal is applied to the phase change film to reach a temperature higher than the melting point Tm of the phase change film, the phase change film may be in an amorphous state. On the other hand, when a set signal is applied to the phase change film to reach a temperature higher than the crystallization temperature Tc and lower than the melting point Tm of the phase change film, the phase change film may be in a crystal state. An example of applying this to a semiconductor device is as follows.

도 2는 종래의 상변화 메모리 소자를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a conventional phase change memory device.

상변화 메모리 소자는 신호에 따라 상(phase)이 변하는 상변화막(25)을 포함한다. 상변화막(25)의 하부에는 하부전극(23)이 전기적으로 접하며, 상부에는 상부전극(27a)이 전기적으로 접한다. 그리고, 상술하지 않은 도면부호 20은 반도체 기판이며, 21, 24, 및 26은 층간 절연막이다.The phase change memory device includes a phase change layer 25 in which a phase changes in accordance with a signal. The lower electrode 23 is in electrical contact with the lower portion of the phase change film 25, and the upper electrode 27a is in electrical contact with the upper part. Reference numeral 20 not mentioned above is a semiconductor substrate, and 21, 24, and 26 are interlayer insulating films.

이러한 구조의 상변화 메모리 소자는 다음과 같이 동작한다.The phase change memory device of this structure operates as follows.

상부전극(27a)을 통해 리셋신호 또는 셋신호가 상변화막(25)에 인가되면, 각각의 신호에 따라 상변화막(25)의 상(phase)이 변하게 된다. 예를 들면, 리셋신호가 인가되면 상변화막(25)이 녹아 비정질 상태가 되며, 이를 논리값 '1' 또는 오프(off) 상태로 정의할 수 있다. 또는, 셋신호가 인가되면 상변화막(25)이 결정 상태가 되며, 이를 논리값 '0' 또는 온(on) 상태로 정의할 수 있다. 이처럼, 상변화막(25)의 상태에 따른 비트(bit)를 콘택 플러그(27b)와 전기적으로 연결된 하부 전극(22)을 통하여 전달함으로써 데이터를 기록(write) 또는 독출(read)할 수 있다.When the reset signal or the set signal is applied to the phase change film 25 through the upper electrode 27a, the phase of the phase change film 25 is changed according to each signal. For example, when the reset signal is applied, the phase change film 25 is melted to become an amorphous state, which may be defined as a logic value '1' or an off state. Alternatively, when the set signal is applied, the phase change film 25 is in a crystal state, and may be defined as a logic value '0' or an on state. As described above, data may be written or read by transferring a bit according to the state of the phase change layer 25 through the lower electrode 22 electrically connected to the contact plug 27b.

상술한 바와 같이, 상변화막(25)의 하부전극 및 상부전극의 사이에 형성되므로 하나의 스토리지 노드를 적용하게 된다. 하지만, 상변화 메모리 소자에서 상변화막(25)은 전체가 상변이 되기가 어렵다. 예를 들면, 상변화막(25) 중에서도 하부 전극 또는 상부전극과 접하는 일부만이 상(phase) 변이될 수 있다. 하나의 스토리지 노드의 구조로는 접합면적을 넓히기가 어려울 수 있으므로 상변화 메모리 소자의 전기적 특성을 향상시키는데 한계가 있다.As described above, since the lower electrode and the upper electrode of the phase change layer 25 are formed, one storage node is applied. However, in the phase change memory device, it is difficult for the phase change film 25 to become a phase change as a whole. For example, only a portion of the phase change layer 25 in contact with the lower electrode or the upper electrode may be phase shifted. Since the structure of one storage node may be difficult to increase the junction area, there is a limit to improving the electrical characteristics of the phase change memory device.

본 발명이 해결하고자 하는 과제는, 각각의 하부전극 및 상부전극 사이에 상변화막으로 두 개의 스토리지 노드를 형성함으로써 상변이 면적을 증가시켜 상변화 메모리 소자의 전기적 특성을 향상시킬 수 있다.The problem to be solved by the present invention, by forming two storage nodes with a phase change layer between each of the lower electrode and the upper electrode can increase the phase change area to improve the electrical characteristics of the phase change memory device.

본 발명의 일 실시 예에 따른 상변화 메모리 소자는, 층간 절연막이 형성된 반도체 기판을 포함한다. 층간 절연막의 상부에 형성된 하부배선을 포함한다. 하부배선의 상부에 형성된 하드 마스크 패턴을 포함한다. 하부배선의 양 측벽에 형성된 상변화 패턴을 포함한다. 층간 절연막, 하드 마스크 패턴 및 상변화 패턴의 상부에 형성된 상부전극을 포함하는 상변화 메모리 소자로 이루어진다.A phase change memory device according to an embodiment of the present invention includes a semiconductor substrate on which an interlayer insulating film is formed. And a lower wiring formed over the interlayer insulating film. It includes a hard mask pattern formed on top of the lower wiring. It includes a phase change pattern formed on both sidewalls of the lower wiring. The phase change memory device includes an interlayer insulating layer, a hard mask pattern, and an upper electrode formed on the phase change pattern.

상변화 패턴의 최상부는 하부배선의 최상부보다 높고, 하드 마스크 패턴의 최상부보다 낮다. The top of the phase change pattern is higher than the top of the lower wiring and lower than the top of the hard mask pattern.

상변화 패턴은 켈코게나이드(chalcogenide; GexSbyTez)로 형성된다. 또한, 상변화 패턴은 켈코게나이드(GexSbyTez)에 셀레늄(selenium; Se), 비스무트(bismuth; Bi), 리드(lead; Pb), 안티몬(antimony; Sb), 아세닉(arsenic; As), 서퍼(sulfur; S), 포스포러스(phosphorus; P), 니켈(nickel; Ni) 또는 팔라듐(palladium; Pd) 중 어느 하나 또는 두 가지 이상이 혼합되어 형성된다. 그리고, 하부전극과 상부전극 은 서로 전기적으로 접하지 않는다. The phase change pattern is formed of chalcogenide (Gel x Sb y Te z ). In addition, the phase change pattern is selenium (Se), bismuth (Bi), lead (Pb), antimony (Sb), arsenic in the chalcogenide (Ge x Sb y Te z ). At least one selected from As, surfers (S), phosphorus (P), nickel (Ni), and palladium (Pd). The lower electrode and the upper electrode do not electrically contact each other.

본 발명의 다른 실시 예에 따른 상변화 메모리 소자는, 제1 층간 절연막이 형성된 반도체 기판을 포함한다. 제1 층간 절연막의 상부에 형성된 제1 하부전극을 포함한다. 제1 하부전극의 일측에 형성된 콘택 플러그를 포함한다. 제1 하부전극의 타측에 형성된 제2 하부전극을 포함한다. 제2 하부전극의 상부에 형성된 절연막을 포함한다. 제1 층간 절연막 및 제1 하부전극의 상부에 형성되며, 제2 하부전극의 높이보다 낮게 형성된 제2 층간 절연막을 포함한다. 제2 층간 절연막의 상부로 돌출된 제2 하부전극의 양 측벽에 형성된 상변화 패턴들을 포함한다. 제2 층간 절연막, 상변화 패턴들 및 절연막의 상부에 형성된 상부전극을 포함하는 상변화 메모리 소자로 이루어진다.A phase change memory device according to another exemplary embodiment includes a semiconductor substrate on which a first interlayer insulating layer is formed. And a first lower electrode formed on the first interlayer insulating layer. It includes a contact plug formed on one side of the first lower electrode. It includes a second lower electrode formed on the other side of the first lower electrode. And an insulating layer formed on the second lower electrode. And a second interlayer insulating layer formed on the first interlayer insulating layer and the first lower electrode and lower than the height of the second lower electrode. Phase change patterns formed on both sidewalls of the second lower electrode protruding to the upper portion of the second interlayer insulating layer. And a phase change memory device including a second interlayer insulating layer, phase change patterns, and an upper electrode formed on the insulating layer.

본 발명의 실시 예에 따른 상변화 메모리 소자의 제조 방법은, 반도체 기판 상에 제1 층간 절연막을 형성한다. 제1 층간 절연막의 상부에 도전막 및 하드 마스크 패턴을 형성한다. 하드 마스크 패턴에 따라 도전막을 패터닝하여 하부배선들을 형성한다. 하부배선들의 사이에 제2 층간 절연막을 형성한다. 각각의 하부배선들의 양 측벽에 상변화 패턴을 형성한다. 제2 층간 절연막, 하드 마스크 패턴 및 상변화 패턴의 상부에 상부전극들을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조 방법으로 이루어진다.In the method of manufacturing a phase change memory device according to an embodiment of the present invention, a first interlayer insulating film is formed on a semiconductor substrate. A conductive film and a hard mask pattern are formed on the first interlayer insulating film. The conductive layers are patterned according to the hard mask pattern to form lower interconnections. A second interlayer insulating film is formed between the lower wirings. Phase change patterns are formed on both sidewalls of the respective lower interconnections. And forming upper electrodes on the second interlayer insulating layer, the hard mask pattern, and the phase change pattern.

하부배선들은 Si, TiN, TiW 또는 TiAlN으로 형성하거나, N형 또는 P형의 열전 물질(thermoelectric material)로 형성한다. The lower interconnections may be formed of Si, TiN, TiW, or TiAlN, or thermoelectric materials of type N or P.

열전 물질은 n-Si 또는 n-SiGe으로 형성하거나, Sb2Te3와 Bi2Te3의 혼합물로 형성하거나, GeTe, SnTe, PbTe 또는 TeAgGeSb 중 어느 하나가 포함된 물질로 형성한다. 하드 마스크 패턴은 절연막으로 형성한다. The thermoelectric material is formed of n-Si or n-SiGe, a mixture of Sb 2 Te 3 and Bi 2 Te 3 , or a material containing any one of GeTe, SnTe, PbTe or TeAgGeSb. The hard mask pattern is formed of an insulating film.

상변화 패턴을 형성하는 단계는, 제2 층간 절연막, 하부배선들 및 하드 마스크 패턴의 표면을 따라 상변화막을 형성한다. 하드 마스크 패턴의 상부와 제2 층간 절연막의 중앙 상부에 형성된 상변화막을 제거하여 하부배선들의 양 측벽에 상변화 패턴을 잔류시키는 단계를 포함한다. In the forming of the phase change pattern, a phase change layer is formed along the surfaces of the second interlayer insulating layer, the lower interconnections, and the hard mask pattern. And removing the phase change layer formed on the upper portion of the hard mask pattern and the center of the second interlayer insulating layer to leave the phase change pattern on both sidewalls of the lower interconnections.

상변화막을 형성한 이후에, 상변화막을 셀 단위로 구분하기 위한 식각 공정을 실시하는 단계를 더 포함한다.After forming the phase change film, the method may further include performing an etching process for dividing the phase change film into cells.

상변화막은 게르마늄(germanium; Ge), 안티몬(antimony; Sb) 및 텔루르(tellurium; Te)를 포함한 켈코게나이드(chalcogenide; GexSbyTez)로 형성한다. 또는, 상변화막은 켈코게나이드(GexSbyTez)에 셀레늄(selenium; Se), 비스무트(bismuth; Bi), 리드(lead; Pb), 안티몬(antimony; Sb), 아세닉(arsenic; As), 서퍼(sulfur; S), 포스포러스(phosphorus; P), 니켈(nickel; Ni) 또는 팔라듐(palladium; Pd) 중 어느 하나 또는 두 가지 이상을 혼합하여 형성한다. The phase change film is formed of chalcogenide (Gel x Sb y Te z ) including germanium (Ge), antimony (Sb) and tellurium (Te). Alternatively, the phase change film may be formed of selenium (Se), bismuth (Bi), lead (Pb), antimony (Sb), or arsenic (also known as chalcogenide (Ge x Sb y Te z )). As, one of surfers (S), phosphorus (P), nickel (Ni), or palladium (Pd) is formed by mixing any one or two or more.

상변화 패턴의 최상부의 높이는 하부배선들의 최상부보다 높고, 하드 마스크 패턴의 최상부보다는 낮게 형성한다.The top of the phase change pattern is formed higher than the top of the lower interconnections and lower than the top of the hard mask pattern.

본 발명은, 각각의 하부전극 및 상부전극 사이에 상변화막으로 두 개의 스토리지 노드를 형성함으로써 상변이 면적을 증가시킬 수 있다. 이로 인해, 각각의 메모리 셀 간의 임계치수 차이가 발생하더라도 스토리지 노드의 균일도를 개선할 수 있다. 또한, 접촉면적의 증가로 전류 소모량을 감소시킬 수 있으며, 전기적 반응 속도를 빠르게 향상시킬 수 있다.According to the present invention, a phase change area can be increased by forming two storage nodes as phase change layers between each of the lower and upper electrodes. As a result, even if a threshold dimension difference occurs between memory cells, the uniformity of the storage node may be improved. In addition, it is possible to reduce the current consumption by increasing the contact area, it is possible to quickly improve the electrical reaction speed.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 3a 내지 도 3f는 본 발명의 1 실시 예에 따른 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도이고, 도 4a 내지 도 4f는 본 발명의 1 실시 예에 따른 상변화 메모리 소자의 제조 방법을 설명하기 위한 평면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention, and FIGS. 4A to 4F illustrate a method of manufacturing a phase change memory device according to an embodiment of the present invention. It is a top view for demonstrating.

도 3a 및 도 4a를 참조하면, 반도체 기판(300)의 상부에 하부 구조를 포함한 제1 층간 절연막(302)을 형성한다. 예를 들면, 하부 구조는 금속배선들 및 게이트 라인들로 이루어질 수 있다. 제1 층간 절연막(302)은 산화막으로 형성할 수 있다. 제1 층간 절연막(302)의 상부에 하부전극(304)용 도전막을 형성하고, 도전막의 상부에 하부전극(304)용 패턴이 형성된 하드 마스크 패턴(306)을 형성한다. 하부전 극(304)용 도전막은 Si, TiN, TiW 또는 TiAlN으로 형성할 수 있으며, N형 또는 P형의 열전 물질(thermoelectric material)로 형성할 수도 있다. 예를 들면, 열전 물질은 n-Si 또는 n-SiGe으로 형성하거나, Sb2Te3와 Bi2Te3의 혼합물로 형성하거나, GeTe, SnTe, PbTe 또는 TeAgGeSb 중 어느 하나가 포함된 물질로 형성할 수 있다. 이어서, 하드 마스크 패턴(306)에 따라 도전막을 패터닝하여 하부전극(304)을 형성한다. 예를 들면, 하부전극(304)은 워드라인(word line)으로 사용될 수 있으며, 20nm 내지 800nm의 두께가 되도록 형성할 수 있다. 이때, 하드 마스크 패턴(306)을 잔류시켜 하부전극(304)과 후속 형성할 상부전극이 전기적으로 서로 연결되지 않도록 한다. 바람직하게는, 하드 마스크 패턴(306)은 10nm 내지 300nm의 두께로 잔류되도록 한다.3A and 4A, a first interlayer insulating layer 302 including a lower structure is formed on the semiconductor substrate 300. For example, the underlying structure may consist of metallizations and gate lines. The first interlayer insulating film 302 may be formed of an oxide film. A conductive film for the lower electrode 304 is formed on the first interlayer insulating layer 302, and a hard mask pattern 306 having a pattern for the lower electrode 304 is formed on the conductive film. The conductive film for the lower electrode 304 may be formed of Si, TiN, TiW or TiAlN, or may be formed of an N-type or P-type thermoelectric material. For example, the thermoelectric material may be formed of n-Si or n-SiGe, a mixture of Sb 2 Te 3 and Bi 2 Te 3 , or a material containing any one of GeTe, SnTe, PbTe, or TeAgGeSb. Can be. Subsequently, the conductive film is patterned according to the hard mask pattern 306 to form the lower electrode 304. For example, the lower electrode 304 may be used as a word line, and may be formed to have a thickness of 20 nm to 800 nm. At this time, the hard mask pattern 306 is left so that the lower electrode 304 and the upper electrode to be subsequently formed are not electrically connected to each other. Preferably, the hard mask pattern 306 is left to a thickness of 10nm to 300nm.

도 3b 및 도 4b를 참조하면, 제1 층간 절연막(302) 및 하드 마스크 패턴(306)의 상부에 제2 층간 절연막(308)을 형성한다. 제2 층간 절연막(308)은 SOD(spin on dielectric)막, PSZ(perhydro-polysilazne)막, HARP막, TEOS(tetra ethyl ortho silicate)막 또는 HTO(high temperature oxide)막으로 형성할 수 있다. 제2 층간 절연막(308)은 하부전극(304)의 사이를 충분히 채우기 위해 하드 마스크 패턴(306)이 모두 덮이도록 형성하는 것이 바람직하다. 이어서, 제2 층간 절연막(308)의 높이를 낮추어 하부전극(304)의 일부를 노출시킨다. 예를 들면, 하드 마스크 패턴(306)이 드러나도록 평탄화 공정을 실시한 후 식각 공정을 실시하여 제2 층간 절연막(308)의 높이를 낮추거나, 전면식각 공정을 실시하여 제2 층간 절연 막(308)의 높이를 낮출 수 있다.3B and 4B, a second interlayer insulating layer 308 is formed on the first interlayer insulating layer 302 and the hard mask pattern 306. The second interlayer insulating layer 308 may be formed of a spin on dielectric (SOD) film, a perhydro-polysilazne (PSZ) film, a HARP film, a tetra ethyl ortho silicate (TEOS) film, or a high temperature oxide (HTO) film. The second interlayer insulating film 308 is preferably formed so as to cover all of the hard mask patterns 306 to sufficiently fill the gaps between the lower electrodes 304. Next, the height of the second interlayer insulating layer 308 is lowered to expose a portion of the lower electrode 304. For example, the planarization process may be performed to expose the hard mask pattern 306, and then an etching process may be performed to lower the height of the second interlayer insulating layer 308, or the front surface etching process may be performed to perform the second interlayer insulating layer 308. Can lower the height.

도 3c 및 도 4c를 참조하면, 제2 층간 절연막(308), 하드 마스크 패턴(306) 및 노출된 하부전극(304)의 표면을 따라 상변화막(310)을 형성한다. 상변화막(310)은 온도에 따라 상(phase) 변이되는 물질로써, 예를 들면 비정질(amorphous) 또는 결정질(crystal) 물질로 상 변이가 될 수 있는 물질로 형성할 수 있다. 구체적으로, 상변화막(310)은 게르마늄(germanium; Ge), 안티몬(antimony; Sb) 및 텔루르(tellurium; Te)를 포함한 켈코게나이드(chalcogenide; GexSbyTez)라는 물질을 사용할 수 있다. 또는, 켈코게나이드(GexSbyTez) 물질에 셀레늄(selenium; Se), 비스무트(bismuth; Bi), 리드(lead; Pb), 안티몬(antimony; Sb), 아세닉(arsenic; As), 서퍼(sulfur; S), 포스포러스(phosphorus; P), 니켈(nickel; Ni) 또는 팔라듐(palladium; Pd) 중 어느 하나 또는 두 가지 이상을 혼합하여 형성할 수도 있다. 이때, 하부전극(304) 및 하드 마스크 패턴(306)의 측벽에 형성된 상변화막(310) 간의 사이(S)가 움푹 들어갈 수 있도록 상병화막(310)의 두께를 조절하는 것이 바람직하며, 예를 들면 상변화막(310)은 10nm 내지 300nm의 두께로 형성할 수 있다.3C and 4C, the phase change layer 310 is formed along the surfaces of the second interlayer insulating layer 308, the hard mask pattern 306, and the exposed lower electrode 304. The phase change layer 310 may be formed of a material that may be phase-transformed with, for example, an amorphous or crystalline material. Specifically, the phase change film 310 may use a material called chalcogenide (chalcogenide; Ge x Sb y Te z ) including germanium (Ge), antimony (Sb), and tellurium (Te). have. Alternatively, selenium (Se), bismuth (Bi), lead (Pb), antimony (Sb), arsenic (As) in the chalcogenide (Ge x Sb y Te z ) material It may be formed by mixing any one or two or more of a surfer (S), phosphorus (P), nickel (Ni), and palladium (Pd). In this case, it is preferable to adjust the thickness of the image-parallel layer 310 so that the gap S between the lower electrode 304 and the phase-change layer 310 formed on the sidewall of the hard mask pattern 306 can be recessed. For example, the phase change layer 310 may be formed to a thickness of 10nm to 300nm.

도 3d 및 도 4d를 참조하면, 상변화막(310)의 상부에 상변화막(310)을 셀 단위로 구분하기 위한 패턴이 형성된 포토레지스트 패턴(312)을 형성한다. 포토레지스트 패턴(312)에 따라 노출된 영역(312a)의 상변화막(310)을 제거하여 하드 마스크 패턴(306) 및 제2 층간 절연막(308)을 노출시킨다. 또는, 상변화막(310)의 상부에 하드 마스크막(미도시)을 형성한 후, 하드 마스크막(미도시)의 상부에 포토레지 스트 패턴(312)을 형성할 수도 있다. 이때, 하드 마스크막(미도시)은 SOD막, PSZ막 또는 HARP막으로 형성할 수 있다.Referring to FIGS. 3D and 4D, a photoresist pattern 312 having a pattern for dividing the phase change layer 310 in units of cells is formed on the phase change layer 310. The hard mask pattern 306 and the second interlayer insulating layer 308 are exposed by removing the phase change layer 310 of the exposed area 312a along the photoresist pattern 312. Alternatively, after the hard mask film (not shown) is formed on the phase change film 310, the photoresist pattern 312 may be formed on the hard mask film (not shown). In this case, the hard mask film (not shown) may be formed of an SOD film, a PSZ film, or a HARP film.

도 3e 및 도 4e를 참조하면, 포토레지스트 패턴(도 3d의 312)을 제거한다. 이어서, 제2 층간 절연막(308)의 상부에 형성된 상변화막(도 3d의 310)의 일부를 제거하여 상변화 패턴(310a)을 형성한다. 구체적으로 설명하면, 하부전극(304) 간의 사이에 형성된 상변화막(도 3d의 310) 중, 측벽보다 중앙 부분의 두께가 더 얇기 때문에 식각 공정을 실시하면 중앙 부분이 제거되면서 하부전극(304)의 양 측벽에 각각 상변화 패턴(310a)이 잔류된다. 특히, 상변화 패턴(310a)을 형성하는 식각 공정 시, 하부전극(304)이 노출되지 않도록 한다. 이는, 하부전극(304)과 후속 형성할 상부전극을 전기적으로 격리시키기 위함이다.3E and 4E, the photoresist pattern 312 of FIG. 3D is removed. Subsequently, a part of the phase change film 310 of FIG. 3D formed on the second interlayer insulating film 308 is removed to form a phase change pattern 310a. Specifically, since the thickness of the center portion is thinner than the sidewalls of the phase change film (310 of FIG. 3D) formed between the lower electrodes 304, the lower electrode 304 may be removed when the etching process is performed. The phase change pattern 310a remains on both sidewalls of the substrate. In particular, during the etching process of forming the phase change pattern 310a, the lower electrode 304 is not exposed. This is to electrically isolate the lower electrode 304 from the upper electrode to be subsequently formed.

도 3f 및 도 4f를 참조하면, 상변화 패턴(310a), 노출된 하드 마스크 패턴(306) 및 제2 층간 절연막(308)의 상부에 상부전극(314)용 도전막(또는, 금속막)을 형성한다. 이어서, 도전막을 패터닝하여 상부전극(314)을 형성한다. 상부전극(314)은 예를 들면 비트라인으로 사용할 수 있다. 특히, 상부전극(314)은 상변화 패턴(310a)이 형성된 영역 상에 형성하며, 하부전극(304)과는 전기적으로 연결되지 않도록 한다. 이는, 하드 마스크 패턴(306)의 두께를 두껍게 형성할수록 하부전극(304)과 상부전극(314) 간의 브릿지를 방지하기가 용이해 진다. 즉, 하드 마스크 패턴(306)의 두께가 두꺼울수록 잔류하는 상변화 패턴(310a)의 높이도 높아지기 때문이다. 예를 들면, 상변화 패턴(310a)의 상부와 하부전극(304)의 상부의 높이 차를 5nm 내지 250nm가 되도록 하는 것이 바람직하다. 3F and 4F, a conductive film (or metal film) for the upper electrode 314 is disposed on the phase change pattern 310a, the exposed hard mask pattern 306, and the second interlayer insulating film 308. Form. Subsequently, the conductive film is patterned to form the upper electrode 314. The upper electrode 314 may be used as a bit line, for example. In particular, the upper electrode 314 is formed on the region where the phase change pattern 310a is formed, and is not electrically connected to the lower electrode 304. The thicker the hard mask pattern 306 is, the easier it is to prevent the bridge between the lower electrode 304 and the upper electrode 314. That is, the thicker the hard mask pattern 306 is, the higher the height of the remaining phase change pattern 310a is. For example, the height difference between the upper portion of the phase change pattern 310a and the upper portion of the lower electrode 304 may be 5 nm to 250 nm.

이때, 도 5를 참조하여 도 4f의 B-B' 방향에 대한 단면을 설명하면 다음과 같다. 반도체 기판(300)의 상부에 제1 층간 절연막(302)이 형성되며, 그 상부에 하부 전극(304) 및 하드 마스크 패턴(306)이 형성된다. 그리고, 하드 마스크 패턴(306)의 상부에 상부전극(314)이 형성된다.In this case, referring to FIG. 5, the cross section of the B-B 'direction of FIG. 4F is as follows. The first interlayer insulating layer 302 is formed on the semiconductor substrate 300, and the lower electrode 304 and the hard mask pattern 306 are formed on the semiconductor substrate 300. The upper electrode 314 is formed on the hard mask pattern 306.

상술한 기술에 따라, 하나의 하부전극(워드라인; W)에 두 개의 상변화 패턴들(스토리지 노드; P1 및 P2)을 형성하므로, 하나의 스토리지 노드 구조보다 전기적으로 접하는 면적이 증가하게 된다. 이로써, 스토리지 노드(P1 및 P2)의 전기적 특성 저하를 방지할 수 있고, 전류 소모량을 감소시킬 수 있다. 또한, 전기적 반응 속도를 향상시킬 수 있으므로, 상변화 메모리 소자의 동작(기록 또는 독출) 속도를 향상시킬 수 있다.According to the above-described technique, since two phase change patterns (storage nodes P1 and P2) are formed on one lower electrode (word line) W, the area of electrical contact with one storage node structure increases. As a result, deterioration of electrical characteristics of the storage nodes P1 and P2 can be prevented, and current consumption can be reduced. In addition, since the electrical reaction speed can be improved, the operation (writing or reading) speed of the phase change memory device can be improved.

도 6은 본 발명의 2 실시 예에 따른 상변화 메모리 소자를 설명하기 위한 단면도이다.6 is a cross-sectional view for describing a phase change memory device according to example embodiments of the inventive concept.

도 6을 참조하면, 상변화 메모리 소자는 제1 하부전극(604), 제2 하부전극(606), 상변화 패턴(612), 상부전극(616a) 및 콘택 플러그(616b)를 포함한다. 그리고, 600은 반도체 기판, 602는 제1 층간 절연막, 608은 하드 마스크 패턴, 610은 제2 층간 절연막, 614는 제3 층간 절연막을 나타낸다. 상변화 패턴(612)은 하나의 제2 하부전극(606)과 하나의 상부전극(616a)의 사이에서 두 개의 스토리지 노드(storage node)로 형성될 수 있다. Referring to FIG. 6, the phase change memory device includes a first lower electrode 604, a second lower electrode 606, a phase change pattern 612, an upper electrode 616a, and a contact plug 616b. Reference numeral 600 designates a semiconductor substrate, 602 designates a first interlayer insulating film, 608 designates a hard mask pattern, 610 designates a second interlayer insulating film, and 614 designates a third interlayer insulating film. The phase change pattern 612 may be formed of two storage nodes between one second lower electrode 606 and one upper electrode 616a.

이에 따라, 상변화 패턴(612)과 하부전극(606) 및 상부전극(616a) 간의 접합 면적을 증가시킬 수 있으므로, 상변화 패턴(612)의 일정 지역에 상 변이 영역이 집 중되는 현상을 억제할 수 있다. 또한, 접촉 면적의 증가로 전류 소모량을 감소시킬 수 있으며 전기적인 반응 속도도 향상시킬 수 있다. Accordingly, the junction area between the phase change pattern 612, the lower electrode 606, and the upper electrode 616a can be increased, thereby suppressing a phenomenon in which the phase change region is concentrated in a predetermined region of the phase change pattern 612. can do. In addition, increasing the contact area can reduce current consumption and improve the electrical reaction rate.

도 7a 및 도 7b는 본 발명의 3 실시 예에 따른 상변화 메모리 소자를 설명하기 위한 평면도이다.7A and 7B are plan views illustrating a phase change memory device according to example embodiments of the inventive concept.

도 7a를 참조하면, 도 4a 내지 도 4c까지 동일한 공정으로 진행한 후에, 전면식각 공정을 실시하여 하드 마스크 패턴(306) 및 그 하부에 노출된 하부전극(도 3c의 304)의 측벽에 상변화 패턴(310a)을 잔류시킨다. 이때, 상변화 패턴(310a)은 하드 마스크 패턴(306)이 형성된 라인(line)을 따라 라인(line) 형태로 형성된다.Referring to FIG. 7A, after the same process is performed from FIGS. 4A to 4C, the entire surface etching process may be performed to change phases on sidewalls of the hard mask pattern 306 and the lower electrode 304 exposed in the bottom. The pattern 310a is left. In this case, the phase change pattern 310a is formed in a line shape along a line on which the hard mask pattern 306 is formed.

도 7b를 참조하면, 제2 층간 절연막(308), 하드 마스크 패턴(306) 및 상변화 패턴(310a)의 상부에 상부전극(314)을 형성한다. 이때, 상변화 패턴(310a)이 서로 다른 상부전극(314)의 하부와 연결되더라도, 상변화 패턴(310a)의 특성상 하부 및 상부에 전기가 공급되는 부분에서 전기적으로 연결이 되기 때문에 서로 다른 상부전극(314)과 전기적으로 연결되지는 않는다.Referring to FIG. 7B, an upper electrode 314 is formed on the second interlayer insulating layer 308, the hard mask pattern 306, and the phase change pattern 310a. At this time, even if the phase change pattern 310a is connected to the lower portions of the different upper electrodes 314, the upper electrode differs because the phase change pattern 310a is electrically connected to the lower and upper portions of the upper electrode 314. It is not electrically connected to 314.

도 8은 본 발명의 4 실시 예에 따른 상변화 메모리 소자를 설명하기 위한 평면도이다. 8 is a plan view illustrating a phase change memory device according to an exemplary embodiment of the present invention.

도 8을 참조하면, 하부전극(도 3c의 304)의 측벽에 잔류하는 상변화 패턴(310a)을 각각 사용하기 위하여 상부전극(미도시)을 패드(P)로 각각 분리하여 전기적으로 연결시킬 수도 있다. 예를 들면, 서로 교호적으로 배열된 상변화 패턴(310a)을 각각 이븐 패턴(PHe) 또는 오드 패턴(PHo)이라 하고, 상부전극이 형성된 영역을 각각 이븐 전극(Me) 또는 오드 전극(Mo)이라고 정의한다. 오드 패 턴(PHo) 및 이븐 전극(Me)이 중첩하는 영역의 상변화 패턴(310a)과, 이븐 패턴(PHe) 및 오드 전극(Mo)이 중첩하는 영역의 상변화 패턴(310a) 간을 패드(P)로 연결할 수도 있다. 상변화 패턴(310a)과 패드(P)를 전기적으로 연결하기 위하여 콘택 플러그(CP)를 형성하는 것이 바람직하다. 이때, 콘택 플러그(CP) 및 상변화 패턴(310a)의 사이를 절연막으로 채우는 것이 바람직하다. 또한, 각각의 패드를 상부전극(미도시)과 전기적으로 각각 연결하면 하부전극(도 3c의 304)의 측벽에 잔류하는 상변화 패턴(310a)을 각각 사용할 수 있다. 이에 따라, 반도체 소자의 집적도를 향상시킬 수 있다.Referring to FIG. 8, in order to use the phase change pattern 310a remaining on the sidewalls of the lower electrode 304, the upper electrode (not shown) may be separated and electrically connected to the pad P, respectively. have. For example, the phase change patterns 310a alternately arranged with each other are called an even pattern PHe or an odd pattern PHo, and regions where an upper electrode is formed are respectively an even electrode Me or an odd electrode Mo. It is defined as. A pad is disposed between the phase change pattern 310a of the region where the odd pattern PHo and the even electrode Me overlap and the phase change pattern 310a of the region where the even pattern PHe and the odd electrode Mo overlap. You can also connect with (P). In order to electrically connect the phase change pattern 310a and the pad P, it is preferable to form a contact plug CP. In this case, it is preferable to fill the insulating film between the contact plug CP and the phase change pattern 310a. In addition, when each pad is electrically connected to the upper electrode (not shown), the phase change pattern 310a remaining on the sidewall of the lower electrode 304 may be used. As a result, the degree of integration of the semiconductor device can be improved.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 상변화 메모리 소자의 원리를 설명하기 위한 도면이다.1 is a view for explaining the principle of the phase change memory device.

도 2는 종래의 상변화 메모리 소자를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a conventional phase change memory device.

도 3a 내지 도 3f는 본 발명의 1 실시 예에 따른 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention.

도 4a 내지 도 4f는 본 발명의 1 실시 예에 따른 상변화 메모리 소자의 제조 방법을 설명하기 위한 평면도이다.4A to 4F are plan views illustrating a method of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

도 5는 도 4f의 B-B' 방향에 대한 상변화 메모리 소자를 설명하기 위한 단면도이다.FIG. 5 is a cross-sectional view illustrating a phase change memory device in a direction B-B ′ of FIG. 4F.

도 6은 본 발명의 2 실시 예에 따른 상변화 메모리 소자를 설명하기 위한 단면도이다.6 is a cross-sectional view for describing a phase change memory device according to example embodiments of the inventive concept.

도 7a 및 도 7b는 본 발명의 3 실시 예에 따른 상변화 메모리 소자를 설명하기 위한 평면도이다.7A and 7B are plan views illustrating a phase change memory device according to example embodiments of the inventive concept.

도 8은 본 발명의 4 실시 예에 따른 상변화 메모리 소자를 설명하기 위한 평면도이다.8 is a plan view illustrating a phase change memory device according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

300 : 반도체 기판 302 : 제1 층간 절연막300 semiconductor substrate 302 first interlayer insulating film

304 : 하부전극 306 : 하드 마스크 패턴304: lower electrode 306: hard mask pattern

308 : 제2 층간 절연막 310 : 상변화막308: Second interlayer insulating film 310: Phase change film

310a : 상변화 패턴 312 : 포토레지스트 패턴310a: phase change pattern 312: photoresist pattern

314 : 상부전극 314: upper electrode

600 : 반도체 기판 602 : 제1 층간 절연막600 semiconductor substrate 602 first interlayer insulating film

604 : 제1 하부전극 606 : 제2 하부전극604: first lower electrode 606: second lower electrode

608 : 하드 마스크 패턴 610 : 제2 층간 절연막608 hard mask pattern 610 second interlayer insulating film

612 : 상변화 패턴 614 : 제3 층간 절연막612: Phase change pattern 614: Third interlayer insulating film

616a : 상부전극 616b : 콘택 플러그616a: upper electrode 616b: contact plug

Claims (15)

층간 절연막이 형성된 반도체 기판;A semiconductor substrate having an interlayer insulating film formed thereon; 상기 층간 절연막의 상부에 형성된 하부배선;A lower wiring formed on the interlayer insulating film; 상기 하부배선의 상부에 형성된 하드 마스크 패턴;A hard mask pattern formed on the lower wiring; 상기 하부배선의 양 측벽에 형성된 상변화 패턴; 및Phase change patterns formed on both sidewalls of the lower interconnection; And 상기 층간 절연막, 하드 마스크 패턴 및 상기 상변화 패턴의 상부에 형성된 상부전극을 포함하는 상변화 메모리 소자.And a top electrode formed on the interlayer insulating layer, the hard mask pattern, and the phase change pattern. 제 1 항에 있어서,The method of claim 1, 상기 상변화 패턴의 최상부는 상기 하부배선의 최상부보다 높고, 상기 하드 마스크 패턴의 최상부보다 낮은 상변화 메모리 소자.The top of the phase change pattern is higher than the top of the lower wiring, the phase change memory device lower than the top of the hard mask pattern. 제 1 항에 있어서,The method of claim 1, 상기 상변화 패턴은 켈코게나이드(chalcogenide; GexSbyTez)로 형성된 상변화 메모리 소자.The phase change pattern is formed of chalcogenide (chalcogenide; Ge x Sb y Te z ). 제 3 항에 있어서,The method of claim 3, wherein 상기 상변화 패턴은 상기 켈코게나이드(GexSbyTez)에 셀레늄(selenium; Se), 비스무트(bismuth; Bi), 리드(lead; Pb), 안티몬(antimony; Sb), 아세닉(arsenic; As), 서퍼(sulfur; S), 포스포러스(phosphorus; P), 니켈(nickel; Ni) 또는 팔라듐(palladium; Pd) 중 어느 하나 또는 두 가지 이상이 혼합되어 형성된 상변화 메모리 소자.The phase change pattern may include selenium (Se), bismuth (Bi), lead (Pb), antimony (Sb), and arsenic in the chalcogenide (Ge x Sb y Te z ). A phase change memory device formed by mixing any one or two or more of As, surfer (S), phosphorus (P), nickel (Ni), and palladium (Pd). 제 1 항에 있어서,The method of claim 1, 상기 하부전극과 상기 상부전극은 서로 전기적으로 접하지 않는 상변화 메모리 소자.And the lower electrode and the upper electrode are not in electrical contact with each other. 제1 층간 절연막이 형성된 반도체 기판;A semiconductor substrate having a first interlayer insulating film formed thereon; 상기 제1 층간 절연막의 상부에 형성된 제1 하부전극;A first lower electrode formed on the first interlayer insulating layer; 상기 제1 하부전극의 일측에 형성된 콘택 플러그;A contact plug formed on one side of the first lower electrode; 상기 제1 하부전극의 타측에 형성된 제2 하부전극;A second lower electrode formed on the other side of the first lower electrode; 상기 제2 하부전극의 상부에 형성된 절연막;An insulating layer formed on the second lower electrode; 상기 제1 층간 절연막 및 상기 제1 하부전극의 상부에 형성되며, 상기 제2 하부전극의 높이보다 낮게 형성된 제2 층간 절연막;A second interlayer insulating layer formed on the first interlayer insulating layer and the first lower electrode and lower than the height of the second lower electrode; 상기 제2 층간 절연막의 상부로 돌출된 상기 제2 하부전극의 양 측벽에 형성된 상변화 패턴들; 및Phase change patterns formed on both sidewalls of the second lower electrode protruding above the second interlayer insulating layer; And 상기 제2 층간 절연막, 상기 상변화 패턴들 및 상기 절연막의 상부에 형성된 상부전극을 포함하는 상변화 메모리 소자.And a top electrode formed on the second interlayer insulating layer, the phase change patterns, and the insulating layer. 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;Forming a first interlayer insulating film on the semiconductor substrate; 상기 제1 층간 절연막의 상부에 도전막 및 하드 마스크 패턴을 형성하는 단계;Forming a conductive film and a hard mask pattern on the first interlayer insulating film; 상기 하드 마스크 패턴에 따라 상기 도전막을 패터닝하여 하부배선들을 형성하는 단계;Patterning the conductive layer according to the hard mask pattern to form lower interconnections; 상기 하부배선들의 사이에 제2 층간 절연막을 형성하는 단계;Forming a second interlayer insulating film between the lower interconnections; 각각의 상기 하부배선들의 양 측벽에 상변화 패턴을 형성하는 단계; 및Forming a phase change pattern on both sidewalls of each of the lower interconnections; And 상기 제2 층간 절연막, 하드 마스크 패턴 및 상기 상변화 패턴의 상부에 상부전극들을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조 방법.And forming upper electrodes on the second interlayer insulating layer, the hard mask pattern, and the phase change pattern. 제 7 항에 있어서,The method of claim 7, wherein 상기 하부배선들은 Si, TiN, TiW 또는 TiAlN으로 형성하거나, N형 또는 P형의 열전 물질(thermoelectric material)로 형성하는 상변화 메모리 소자의 제조 방법.The lower interconnections may be formed of Si, TiN, TiW, TiAlN, or N-type or P-type thermoelectric material. 제 8 항에 있어서,The method of claim 8, 상기 열전 물질은 n-Si 또는 n-SiGe으로 형성하거나, Sb2Te3와 Bi2Te3의 혼합물로 형성하거나, GeTe, SnTe, PbTe 또는 TeAgGeSb 중 어느 하나가 포함된 물질로 형성하는 상변화 메모리 소자의 제조 방법.The thermoelectric material may be formed of n-Si or n-SiGe, a mixture of Sb 2 Te 3 and Bi 2 Te 3 , or a phase change memory formed of a material including any one of GeTe, SnTe, PbTe, or TeAgGeSb. Method of manufacturing the device. 제 7 항에 있어서,The method of claim 7, wherein 상기 하드 마스크 패턴은 절연막으로 형성하는 상변화 메모리 소자의 제조 방법.And the hard mask pattern is formed of an insulating film. 제 7 항에 있어서, 상기 상변화 패턴을 형성하는 단계는,The method of claim 7, wherein the forming of the phase change pattern, 상기 제2 층간 절연막, 상기 하부배선들 및 상기 하드 마스크 패턴의 표면을 따라 상변화막을 형성하는 단계; 및Forming a phase change layer along surfaces of the second interlayer insulating layer, the lower interconnections, and the hard mask pattern; And 상기 하드 마스크 패턴의 상부와 상기 제2 층간 절연막의 중앙 상부에 형성된 상기 상변화막을 제거하여 상기 하부배선들의 양 측벽에 상기 상변화 패턴을 잔류시키는 단계를 포함하는 상변화 메모리 소자의 제조 방법.And removing the phase change layer formed on an upper portion of the hard mask pattern and a center upper portion of the second interlayer insulating layer to leave the phase change pattern on both sidewalls of the lower interconnections. 제 11 항에 있어서,The method of claim 11, 상기 상변화막을 형성한 이후에, 상기 상변화막을 셀 단위로 구분하기 위한 식각 공정을 실시하는 단계를 더 포함하는 상변화 메모리 소자의 제조 방법.And forming an etch process for dividing the phase change film into cell units after the phase change film is formed. 제 11 항에 있어서,The method of claim 11, 상기 상변화막은 게르마늄(germanium; Ge), 안티몬(antimony; Sb) 및 텔루르(tellurium; Te)를 포함한 켈코게나이드(chalcogenide; GexSbyTez)로 형성하는 상변화 메모리 소자의 제조 방법.The phase change film is formed of a chalcogenide (chalcogenide; Ge x Sb y Te z ) including germanium (Ge), antimony (Sb), and tellurium (Te). 제 13 항에 있어서,The method of claim 13, 상기 상변화막은 상기 켈코게나이드(GexSbyTez)에 셀레늄(selenium; Se), 비스무트(bismuth; Bi), 리드(lead; Pb), 안티몬(antimony; Sb), 아세닉(arsenic; As), 서퍼(sulfur; S), 포스포러스(phosphorus; P), 니켈(nickel; Ni) 또는 팔라듐(palladium; Pd) 중 어느 하나 또는 두 가지 이상을 혼합하여 형성하는 상변화 메모리 소자의 제조 방법.The phase change film is selenium (Se), bismuth (Bi), lead (Pb), antimony (Sb), arsenic (arsenic) in the chalcogenide (Ge x Sb y Te z ) Method for manufacturing a phase change memory device formed by mixing any one or two or more of As), surfer (S), phosphorus (P), nickel (Ni), or palladium (Pd) . 제 7 항에 있어서,The method of claim 7, wherein 상기 상변화 패턴의 최상부의 높이는 상기 하부배선들의 최상부보다 높고, 상기 하드 마스크 패턴의 최상부보다는 낮게 형성하는 상변화 메모리 소자의 제조 방법.The height of the top of the phase change pattern is higher than the top of the lower wirings, and lower than the top of the hard mask pattern manufacturing method of a phase change memory device.
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* Cited by examiner, † Cited by third party
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CN108228079A (en) * 2016-12-21 2018-06-29 伊姆西Ip控股有限责任公司 Memory management method and equipment

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