KR101178835B1 - Method of manufacturing phase change RAM device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000011229 interlayer Substances 0.000 claims abstract description 55
- 238000000034 method Methods 0.000 claims abstract description 50
- 239000010410 layer Substances 0.000 claims abstract description 41
- 238000005530 etching Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 21
- 239000012782 phase change material Substances 0.000 claims description 14
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 230000003667 anti-reflective effect Effects 0.000 claims 2
- 238000006243 chemical reaction Methods 0.000 abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
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Abstract
본 발명은 공정 단순화를 이룸과 아울러 공정 진행이 용이하도록 할 수 있는 상변환 기억 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 상변환 기억 소자의 제조방법은, 하부패턴을 구비한 반도체기판을 제공하는 단계와, 상기 하부패턴을 덮도록 기판 전면 상에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막 내에 하부패턴과 콘택하는 콘택플러그를 형성하는 단계와, 상기 콘택플러그를 포함한 제1층간절연막 상에 제1도전막과 절연막을 차례로 형성하는 단계와, 상기 절연막 내에 제1도전막을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 상변환막을 형성하는 단계와, 상기 상변환막을 포함한 절연막 상에 제2도전막을 형성하는 단계와, 하나의 식각 마스크를 이용하여 상기 제2도전막과 상기 절연막 및 상기 제1도전막을 식각하여 절연막을 사이에 두고 분리되는 상부 전극 및 하부전극을 형성하는 단계와, 상기 상부전극을 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계와, 상기 제2층간절연막 상에 상부전극과 콘택하는 비트라인을 형성하는 단계를 포함한다.The present invention discloses a method of manufacturing a phase change memory device that can simplify the process and facilitate the process. According to an aspect of the present invention, there is provided a method of fabricating a phase change memory device, the method including: providing a semiconductor substrate having a lower pattern, forming a first interlayer insulating film on an entire surface of the substrate so as to cover the lower pattern; Forming a contact plug in contact with the lower pattern in the interlayer insulating film, sequentially forming a first conductive film and an insulating film on the first interlayer insulating film including the contact plug, and exposing a first conductive film in the insulating film. Forming a hole, forming a phase conversion film in the contact hole, forming a second conductive film on the insulating film including the phase conversion film, and using the etching mask, the second conductive film and the Etching the insulating film and the first conductive film to form an upper electrode and a lower electrode separated with the insulating film interposed therebetween, and cutting the first layer including the upper electrode. And the step of film forming the second interlayer insulating film on, and forming a bit line contact with the upper electrode formed on the second interlayer insulating film.
Description
도 1은 종래의 상변환 기억 소자를 도시한 단면도. 1 is a cross-sectional view showing a conventional phase change memory element.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도. 2A to 2F are cross-sectional views of processes for explaining a method of manufacturing a phase change memory device according to an embodiment of the present invention.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도. 3A to 3D are cross-sectional views illustrating processes for manufacturing a phase change memory device according to another exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 반도체기판 22 : 제1층간절연막21
23 : 콘택플러그 24 : 하부전극용 도전막23
25 : 절연막 26 : 상변환 물질막25
26a : 상변환막 27 : 상부전극용 도전막26a: phase change film 27: conductive film for upper electrode
27a : 상부전극 28 : 반사방지막27a: upper electrode 28: antireflection film
30 : 상변환 셀 31 : 제2층간절연막30
32 : 비트라인32: bit line
본 발명은 상변환 기억 소자의 제조방법에 관한 것으로, 보다 상세하게는, 공정 단순화를 이룸과 아울러 공정 진행이 용이하도록 할 수 있는 상변환 기억 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a phase change memory element, and more particularly, to a method of manufacturing a phase change memory element that can simplify the process and facilitate the process.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory; RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory; ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다. The memory device is a volatile random access memory (RAM) device that loses input information when the power supply is cut off, and a read only memory (ROM) device that maintains the storage state of the input information even when the power supply is turned off. It is largely divided. The volatile RAM devices may include DRAM and SRAM, and the nonvolatile ROM devices may include flash memory devices such as EEPROM (Elecrtically Erasable and Programmable ROM). have.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.However, although the DRAM has a very good memory device as is well known, high charge storage capability is required, and for this purpose, it is difficult to achieve high integration since the electrode surface area must be increased. In addition, the flash memory device requires a high operating voltage compared to a power supply voltage in connection with a structure in which two gates are stacked, and thus requires a separate boost circuit to form a voltage required for write and erase operations. Therefore, there is a difficulty in high integration.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로서, 최근들어 상변환 기억 소자(Phase Change RAM)가 제안되었다. Accordingly, many studies have been conducted to develop a new memory device having the characteristics of the nonvolatile memory device and having a simple structure. For example, in recent years, a phase change memory device (Phase) has been developed. Change RAM) has been proposed.
상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. 다시말해, 상기 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울 열에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.The phase change memory device utilizes a difference in resistance between crystalline and amorphous phases due to the phase change of the phase conversion film interposed between the electrodes from the crystal state to the amorphous state through the current flow between the lower electrode and the upper electrode. It is a storage element for determining stored information. In other words, the phase conversion memory device uses a chalcogenide film as a phase conversion film. The chalcogenide film is a compound film composed of germanium (Ge), stevidium (Sb), and tellurium (Te). Phase change occurs between the amorphous state and the crystalline state due to the applied current, that is, the joule heat, from which the resistivity of the phase change film having an amorphous state is higher than that of the phase change film having a crystalline state. In the read mode, the current flowing through the phase change layer is sensed to determine whether the information stored in the phase change memory cell is logic '1' or logic '0'.
도 1은 종래의 상변환 기억 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다. 1 is a cross-sectional view illustrating a conventional phase change memory device, which will be described below.
도시된 바와 같이, 소자분리막에 의해 한정된 반도체기판(1)의 액티브영역 상에 게이트들(4)이 형성되어져 있고, 상기 게이트(4) 양측의 기판 표면 내에는 접합영역(도시안됨)이 형성되어 있다. As shown, gates 4 are formed in the active region of the semiconductor substrate 1 defined by the isolation layer, and a junction region (not shown) is formed in the substrate surface on both sides of the gate 4. have.
상기 게이트들(4)을 덮도록 기판(1)의 전면 상에 층간절연막(5)이 형성되어져 있고, 상변환 셀이 형성될 영역과 접지전압이 인가될 영역의 층간절연막 부분 내에는 각각 제1콘택플러그(6a)과 제2콘택플러그(6b)가 형성되어져 있다. An
상기 제1 및 제2콘택플러그(6a, 6b)를 포함한 층간절연막(5) 상에 제1산화막 (7)이 형성되어져 있으며, 공지의 다마신(Damascene) 공정에 따라 상변환 셀이 형성될 영역에는 제1콘택플러그(6a)와 콘택하게 금속패드(8)가 형성되어 있고, 아울러, 접지전압이 인가될 영역에는 제2콘택플러그(6b)와 콘택하게 바(bar) 형태의 접지전압라인(9)이 형성되어 있다. A
금속패드(8) 및 접지라인(9)을 포함한 제1산화막(7) 상에는 제2산화막(10)이 형성되어져 있으며, 상변환 셀이 형성될 영역의 제2산화막(10) 내에는 금속패드(8)와 콘택하게 플러그 형태로 하부전극(11)이 형성되어 있다. The
상기 상변환 셀이 형성될 제2산화막 부분 상에 하부전극(11)과 콘택하게 패턴 형태로 상변환막(12)과 상부전극(13)이 적층되어져 있고, 이를 통해, 플러그 형태의 하부전극(11)과 그 위에 적층된 상변환막(12) 및 상부전극(13)을 포함하는 상변환 셀이 구성되어 있다. The
그리고, 상기 상변환 셀을 덮도록 제2산화막(10) 상에 제3산화막(14)이 형성되어져 있으며, 상기 제3산화막(14) 내에는 상부전극(13)과 콘택하게 플러그 형태의 상부전극콘택(15)이 형성되어 있고, 상기 제3산화막(14) 상에는 상기 상부전극콘택(15)과 콘택하는 금속배선(15)이 형성되어 있다.In addition, a
그러나, 전술한 종래의 상변환 기억 소자는 금속패드를 다마신 공정을 통해 형성하게 되는데, 자세하게 도시하고 설명하지는 않았지만, 이는 제1산화막을 식각하여 금속패드가 형성될 영역을 한정한 후, 금속막을 증착하고, 그런다음, 상기 금속막을 CMP해야 하는 등 공정 자체가 복잡할 뿐만 아니라, 금속패드가 형성될 영역 을 한정하기 위한 제1산화막의 식각시 하부의 제1콘택플러그까지 식각되는 등 공정상의 어려움이 존재한다. However, the above-described conventional phase-change memory device is formed through a damascene process. Although not shown and described in detail, it defines an area where the metal pad is to be formed by etching the first oxide film, and then the metal film is formed. The process itself is complicated, such as depositing and then CMP of the metal film, and also process difficulties such as etching down to the first contact plug under the etching of the first oxide film for defining the region where the metal pad is to be formed. This exists.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 공정 단순화를 이룸과 아울러 공정 진행이 용이하도록 할 수 있는 상변환 기억 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for manufacturing a phase change memory device which can be easily solved and can be easily processed.
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상기와 같은 목적을 달성하기 위하여, 본 발명은, 하부패턴을 구비한 반도체기판을 제공하는 단계; 상기 하부패턴을 덮도록 기판 전면 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 내에 하부패턴과 콘택하는 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 제1층간절연막 상에 제1도전막과 절연막을 차례로 형성하는 단계; 상기 절연막 내에 제1도전막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 상변환막을 형성하는 단계; 상기 상변환막을 포함한 절연막 상에 제2도전막을 형성하는 단계; 하나의 식각 마스크를 이용하여 상기 제2도전막, 절연막 및 제1도전막을 식각하여 절연막을 사이에 두고 분리되는 상부전극 및 하부전극을 형성하는 단계; 상기 상부전극을 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 및 상기 제2층간절연막 상에 상부전극과 콘택하는 비트라인을 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다. In order to achieve the above object, the present invention provides a semiconductor substrate having a lower pattern; Forming a first interlayer insulating film on an entire surface of the substrate to cover the lower pattern; Forming a contact plug in the first interlayer insulating layer to contact the lower pattern; Sequentially forming a first conductive film and an insulating film on the first interlayer insulating film including the contact plug; Forming a contact hole in the insulating film to expose a first conductive film; Forming a phase change film in the contact hole; Forming a second conductive film on the insulating film including the phase change film; Etching the second conductive film, the insulating film, and the first conductive film by using an etching mask to form an upper electrode and a lower electrode separated from each other with the insulating film interposed therebetween; Forming a second interlayer insulating film on the first interlayer insulating film including the upper electrode; And forming a bit line in contact with an upper electrode on the second interlayer insulating film.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 하부패턴을 구비한 반도체기판을 제공하는 단계; 상기 하부패턴을 덮도록 기판 전면 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 내에 하부패턴과 콘택하는 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 제1층간절연막 상에 제1도전막과 절연막을 차례로 형성하는 단계; 상기 절연막 내에 제1도전막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 절연막 상에 상변환 물질막을 형성하는 단계; 상기 상변환 물질막 상에 제2도전막을 형성하는 단계; 하나의 식각 마스크를 이용하여 상기 제2도전막과 상변환 물질막 및 제1도전막을 식각하여 각각 상부전극과 상변환막 및 하부전극을 형성하는 단계; 상기 상부전극을 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 및 상기 제2층간절연막 상에 상부전극과 콘택하는 비트라인을 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다. In addition, in order to achieve the above object, the present invention provides a semiconductor substrate having a lower pattern; Forming a first interlayer insulating film on an entire surface of the substrate to cover the lower pattern; Forming a contact plug in the first interlayer insulating layer to contact the lower pattern; Sequentially forming a first conductive film and an insulating film on the first interlayer insulating film including the contact plug; Forming a contact hole in the insulating film to expose a first conductive film; Forming a phase change material film on the insulating film including the contact hole; Forming a second conductive film on the phase change material film; Etching the second conductive layer, the phase change material layer, and the first conductive layer using one etching mask to form an upper electrode, a phase change layer, and a lower electrode, respectively; Forming a second interlayer insulating film on the first interlayer insulating film including the upper electrode; And forming a bit line in contact with an upper electrode on the second interlayer insulating film.
여기서, 상기한 본 발명의 상변환 기억 소자의 제조방법은, 상기 상변환막은 콘택플러그와 동일 축 상에 배치되게 형성한다. In the above-described method for manufacturing a phase change memory device of the present invention, the phase change film is formed to be disposed on the same axis as the contact plug.
상기 제2도전막과 상변환 물질막 및 제1도전막은 단일 식각마스크를 이용해서 연속하여 식각하며, 상기 상부전극과 하부전극은 동일 폭을 갖도록 형성한다. The second conductive layer, the phase change material layer, and the first conductive layer are sequentially etched using a single etching mask, and the upper electrode and the lower electrode are formed to have the same width.
상기 제2도전막을 형성하는 단계 후, 그리고, 상기 제2도전막을 식각하는 단계 전, 상기 제2도전막 상에 반사방지막을 형성하는 단계를 더 포함하며, 상기 반사방지막은 Ti막으로 형성하고, 상기 제2도전막은 TiN막, Al막 및 W막으로 구성된 그룹으로부터 선택되는 어느 하나의 금속막으로 형성한다. Forming an anti-reflection film on the second conductive film after forming the second conductive film and before etching the second conductive film, wherein the anti-reflection film is formed of a Ti film, The second conductive film is formed of any one metal film selected from the group consisting of a TiN film, an Al film, and a W film.
상기 비트라인은 제2층간절연막 내에 상부전극과 콘택하도록 형성된 플러그 부분을 포함하도록 형성하며, 이때, 플러그 부분과 제2층간절연막 상에 배치되는 부분을 일체형으로 형성하거나, 또는, 분리하여 형성한다. The bit line is formed to include a plug portion formed in contact with the upper electrode in the second interlayer insulating layer. In this case, the plug portion and the portion disposed on the second interlayer insulating layer may be integrally formed or separately formed.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 2A to 2F are cross-sectional views for each process for explaining a method of manufacturing a phase change memory device according to the present invention.
도 2a를 참조하면, 트랜지스터를 포함한 하부패턴(미도시)이 형성된 반도체기판(21) 상에 상기 하부패턴을 덮도록 제1층간절연막(22)을 형성한다. 그런다음, 상기 제1층간절연막(22)을 식각하여 하부패턴, 구체적으로, 트랜지스터의 접합영역을 노출시키는 제1콘택홀을 형성한 후, 상기 제1콘택홀 내에 실리콘막 또는 금속막과 같은 도전막을 매립시켜 콘택플러그(23)를 형성한다. Referring to FIG. 2A, a first
도 2b를 참조하면, 콘택플러그(23)를 포함한 제1층간절연막(22) 상에 하부전극용 도전막(24)과 절연막(25)을 차례로 형성한다. Referring to FIG. 2B, the lower electrode
도 2c를 참조하면, 절연막(25)을 식각하여 하부전극용 도전막(24)을 노출시키는 제2콘택홀을 형성한다. 그런다음, 상기 제2콘택홀을 매립하도록 절연막(25) 상에 상변환 물질막을 증착한 후, 상기 절연막(25)이 노출되도록 상변환 물질막을 에치백(etch-back) 또는 CMP(Chemical Mechanical Polishing)해서 제2콘택홀 내에 상변환막(26)을 형성한다. Referring to FIG. 2C, the insulating
여기서, 본 발명은 제2콘택홀을 콘택플러그(23)와 동일 축(on-axis) 상에 배치되도록 형성함으로써 전류 경로(path)를 최단거리가 되도록 하여 주울열을 높일 수 있게 되며, 따라서, 제조 완료된 상변환 기억 소자에서 상변환막의 상변화에 필요한 쓰기 전류를 낮출 수 있다. In the present invention, the second contact hole is formed to be disposed on the same axis as the
또한, 본 발명은 하부전극용 도전막과 절연막을 차례로 형성한 후, 이들을 식각하여 제2콘택홀을 형성하고, 그런다음, 상기 제2콘택홀 내에 상변환 물질막을 매립시켜 상변환막을 형성하기 때문에 상기 상변환막의 두께를 CMP 공정으로 조절하는 종래 기술과 비교해 안정적으로 공정을 진행할 수 있다. In addition, according to the present invention, since the conductive film for the lower electrode and the insulating film are sequentially formed, the second contact hole is formed by etching them, and then, the phase change material film is embedded in the second contact hole to form a phase change film. Compared to the conventional technology of controlling the thickness of the phase conversion film by the CMP process, the process may be stably performed.
도 2d를 참조하면, 상변환막(26)을 포함한 절연막(25) 상에 상부전극용 도전막(27)과 반사방지막(28)을 차례로 형성한다. 여기서, 상기 상부전극용 도전막(27)으로서는 바람직하게 TiN, Al 또는 W 등과 같은 금속막을 형성하며, 상기 반사방지막(28)으로서는 Ti막을 형성한다. Referring to FIG. 2D, an upper electrode
도 2e를 참조하면, 공지의 포토리소그라피 공정에 따라 반사방지막(28) 상에 상부전극 형성 영역을 가리는 감광막패턴(도시안됨)을 형성한 다음, 상기 감광막패턴을 식각마스크로 이용해 그 아래의 반사방지막을 식각한 후, 상부전극용 도전막을 식각하여 상부전극(27a)을 형성하고, 연이어, 절연막을 식각한 후, 하부전극용 도전막을 식각하여 하부전극(24a)을 형성하여 상변환 셀(30)을 구성한다. Referring to FIG. 2E, a photoresist pattern (not shown) covering the upper electrode formation region is formed on the
여기서, 본 발명은 상기 상부전극(27a)과 하부전극(24a)을 하나의 식각마스크를 이용한 1회의 식각을 통해 형성하기 때문에 각각을 개별 형성하는 종래 기술 과 비교해서 공정 단순화를 이룰 수 있으며, 또한, 콘택플러그(23)와 일정 간격으로 오버랩을 줌으로써 중첩 문제도 해결할 수 있다. In the present invention, since the
그다음, 공지의 공정에 따라 상기 식각마스크로 이용된 감광막패턴을 제거한다. Then, the photoresist pattern used as the etching mask is removed according to a known process.
도 2f를 참조하면, 상변환 셀(30)을 포함한 제1층간절연막(22) 상에 상기 상변환 셀을 덮도록 제2층간절연막(31)을 형성한 후, CMP 공정을 통해 그 표면을 평탄화시킨다. 그런다음, 상기 제2층간절연막(31)을 식각하여 상변환 셀의 상부전극(27a)을 노출시키는 제3콘택홀을 형성한 후, 상기 제3콘택홀을 포함한 제2층간절연막(31) 상에 금속막을 증착하고, 이어서, 상기 금속막을 식각하여 상부전극(27a)과 콘택되는 콘택플러그를 포함한 금속배선, 즉, 비트라인(32)을 형성한다. Referring to FIG. 2F, after forming the second
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 상변환 기억 소자의 제조를 완성한다. Then, although not shown, a series of known subsequent steps are sequentially performed to complete the manufacture of the phase change memory device according to the present invention.
전술한 바와 같은 본 발명에 따른 상변환 기억 소자는 금속패드의 형성을 생략하기 때문에 그에 해당하는만큼 공정 단순화를 이룰 수 있으며, 또한, 공정상의 어려움을 해결할 수 있다. Since the phase change memory device according to the present invention as described above omits the formation of the metal pad, the process simplification can be achieved as much as it corresponds, and the process difficulties can be solved.
또한, 상부전극과 하부전극을 하나의 마스크를 이용해서 동시에 형성함으로써 더욱더 공정 단순화를 이룰 수 있다. In addition, by simultaneously forming the upper electrode and the lower electrode using a single mask it is possible to further simplify the process.
한편, 전술한 본 발명의 일실시예에서는 비트라인을 콘택플러그를 포함하는 형태로 형성하였지만, 상기 콘택플러그와 비트라인을 분리하여 형성하는 것도 가능하다. Meanwhile, in the above-described embodiment of the present invention, the bit line is formed to include a contact plug, but the contact plug and the bit line may be formed separately.
또한, 전술한 본 발명의 일실시예에서는 상변환막을 플러그의 형태로 형성하였지만, 패드를 포함한 형태로 형성하는 것도 가능하다. In addition, in the above-described embodiment of the present invention, the phase conversion film is formed in the form of a plug, but may be formed in the form including a pad.
구체적으로, 도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 여기서, 도면 및 설명은 이전 실시예와 상이한 부분에 대해서만 하도록 하며, 도 2a 내지 도 2f와 동일한 부분은 동일한 도면부호로 나타낸다. Specifically, FIGS. 3A to 3D are cross-sectional views illustrating processes of manufacturing a phase change memory device according to another exemplary embodiment of the present invention. Here, the drawings and the description will be made only for parts different from the previous embodiment, the same parts as in Figs. 2a to 2f are denoted by the same reference numerals.
도 3a를 참조하면, 콘택플러그(23)를 포함한 제1층간절연막(22) 상에 하부전극용 도전막(24)과 절연막(25)을 차례로 형성한 후, 상기 절연막(25)을 식각하여 하부전극용 도전막(24)을 노출시키는 제2콘택홀을 형성한다. 그런다음, 상기 제2콘택홀을 포함한 절연막(25) 상에 상변환 물질막을 증착한 후, CMP 공정을 행하여 그 표면을 평탄화시킨다. Referring to FIG. 3A, after the lower
도 3b를 참조하면, 상변환 물질막(26) 상에 TiN, Al 또는 W 등과 같은 금속막으로 이루어진 상부전극용 도전막(27)과 Ti막으로 이루어진 반사방지막(28)을 차례로 형성한다. Referring to FIG. 3B, an upper electrode
도 3c를 참조하면, 공지의 포토리소그라피 공정에 따라 반사방지막(28) 상에 상부전극 형성 영역을 가리는 감광막패턴(도시안됨)을 형성한다. 그런다음, 상기 감광막패턴을 식각마스크로 이용해 그 아래의 반사방지막을 식각한 후, 상부전극용 도전막을 식각하여 상부전극(27a)을 형성하고, 이어서, 상변환 물질막을 식각하여 절연막(25) 상에 배치되는 패드를 포함하는 형태의 상변환막(26a)을 형성하며, 연이어, 하부전극용 도전막을 식각하여 하부전극(24a)을 형성하여 상변환 셀(30)을 구성한다. Referring to FIG. 3C, a photoresist pattern (not shown) covering the upper electrode formation region is formed on the
도 3d를 참조하면, 상변환 셀(30)을 포함한 제1층간절연막(22) 상에 상기 상변환 셀을 덮도록 제2층간절연막(31)을 형성한 후, CMP 공정을 통해 그 표면을 평탄화시킨다. 그런다음, 상기 제2층간절연막(31)을 식각하여 상변환 셀의 상부전극(27a)을 노출시키는 제3콘택홀을 형성한 후, 상기 제3콘택홀을 포함한 제2층간절연막(31) 상에 금속막을 증착하고, 이어서, 상기 금속막을 식각하여 상부전극(27a)과 콘택되는 콘택플러그를 포함한 비트라인(32)을 형성한다. Referring to FIG. 3D, the second
이후, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 상변환 기억 소자의 제조를 완성한다. Thereafter, a series of well-known subsequent steps are carried out in order to complete the manufacture of the phase change memory device according to the present invention.
이 실시예의 경우, 이전 실시예와 비교해 상부전극과 평탄하게 계면을 이루게 되는 바, 쓰기 전류가 높게 형성될 수 있다. 물론, 이 실시예의 경우도 이전 실시예와 마찬가지로 공정 단순화를 이룸과 아울러 공정 진행을 용이하게 할 수 있다. In this embodiment, since the interface with the upper electrode is flat compared to the previous embodiment, the write current can be formed high. Of course, this embodiment can also simplify the process and facilitate the process as in the previous embodiment.
이상에서와 같이, 본 발명은 금속패드 형성 공정을 생략함으로써 공정 단순화를 이룰 수 있음은 물론 하부층의 원치않는 식각이 일어나는 것을 방지할 수 있어서 공정 진행이 용이하도록 할 수 있다. As described above, the present invention can simplify the process by omitting the metal pad forming process, as well as to prevent the unwanted etching of the lower layer can be made to facilitate the process.
또한, 본 발명은 상변환막이 하부전극과 상부전극 사이에 플러그의 형태로 배치되도록 함으로써 주울열을 높혀서 상기 상변환막의 상변화에 필요한 쓰기 전류를 낮출 수 있다. In addition, the present invention can increase the Joule heat by disposing the phase conversion film in the form of a plug between the lower electrode and the upper electrode, thereby reducing the write current required for the phase change of the phase conversion film.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.Hereinbefore, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and those skilled in the art to which the present invention pertains have many modifications and variations without departing from the spirit of the present invention. It will be appreciated that it can be added.
Claims (38)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050132230A KR101178835B1 (en) | 2005-12-28 | 2005-12-28 | Method of manufacturing phase change RAM device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050132230A KR101178835B1 (en) | 2005-12-28 | 2005-12-28 | Method of manufacturing phase change RAM device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070069767A KR20070069767A (en) | 2007-07-03 |
KR101178835B1 true KR101178835B1 (en) | 2012-09-03 |
Family
ID=38505351
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050132230A KR101178835B1 (en) | 2005-12-28 | 2005-12-28 | Method of manufacturing phase change RAM device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101178835B1 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20090108479A (en) | 2008-04-11 | 2009-10-15 | 삼성전자주식회사 | Method of forming a phase-change memory unit, method of manufacturing a phase-change memory device using the same, and phase-change memory device manufactured using the same |
US20090283739A1 (en) * | 2008-05-19 | 2009-11-19 | Masahiro Kiyotoshi | Nonvolatile storage device and method for manufacturing same |
-
2005
- 2005-12-28 KR KR1020050132230A patent/KR101178835B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20070069767A (en) | 2007-07-03 |
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