KR101078718B1 - Phase change RAM device and method of manufacturing the same - Google Patents
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Abstract
본 발명은 상변환 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변환 기억 소자는, 하부패턴이 구비된 반도체기판; 상기 하부패턴을 덮도록 반도체기판 상에 형성된 제1절연막; 상기 제1절연막 내에 하부패턴과 콘택하도록 형성된 콘택플러그; 상기 제1절연막 상에 형성되며, 콘택플러그를 노출시키는 트렌치를 구비한 제2절연막; 상기 트렌치 내에 형성된 금속패드; 상기 금속패드를 포함한 제2절연막 상에 형성되며, 상기 금속패드를 노출시키는 콘택홀을 구비한 제3절연막; 상기 콘택홀의 측벽 및 이에 인접한 금속패드 부분 상에 형성된 링 형태의 하부전극; 상기 하부전극을 포함하여 콘택홀 내에 매립된 제4절연막; 및 상기 제4절연막을 포함한 링 형태의 하부전극과 이에 인접한 제3절연막 부분 상에 차례로 형성된 상변환막과 상부전극;을 포함하는 것을 특징으로 한다. The present invention discloses a phase change memory device and a method of manufacturing the same. The phase change memory device according to the present invention includes a semiconductor substrate having a lower pattern; A first insulating layer formed on the semiconductor substrate to cover the lower pattern; A contact plug formed in the first insulating layer to contact the lower pattern; A second insulating layer formed on the first insulating layer and having a trench for exposing a contact plug; A metal pad formed in the trench; A third insulating layer formed on the second insulating layer including the metal pad and having a contact hole exposing the metal pad; A lower electrode in a ring shape formed on the sidewall of the contact hole and a metal pad portion adjacent thereto; A fourth insulating layer embedded in the contact hole including the lower electrode; And a phase conversion film and an upper electrode sequentially formed on a ring-shaped lower electrode including the fourth insulating layer and a portion of the third insulating layer adjacent thereto.
Description
도 1은 하부전극의 크기에 따른 세트 저항 및 리세트 저항의 의존도를 설명하기 위한 그래프. 1 is a graph for explaining the dependence of the set resistance and the reset resistance according to the size of the lower electrode.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도. 2A through 2G are cross-sectional views illustrating processes of manufacturing a phase change memory device according to an embodiment of the present invention.
도 3은 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 단면도. 3 is a cross-sectional view illustrating a method of manufacturing a phase change memory device according to another embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
20 : 반도체기판 21 : 제1절연막20
22 : 콘택플러그 23 : 제1질화막22
24 : 제2절연막 25 : 트렌치24: second insulating film 25: trench
26 : 금속패드 27 : 제3절연막26
28 : 콘택홀 29 : 하부전극용 도전막28: contact hole 29: conductive film for lower electrode
29a : 하부전극 30 : 제2질화막29a: lower electrode 30: second nitride film
30a : 질화막 스페이서 31 : 제4절연막30a: nitride film spacer 31: fourth insulating film
32 : 상변환막 33 : 상부전극32: phase conversion film 33: upper electrode
본 발명은 상변환 기억 소자에 관한 것으로, 보다 상세하게는, 센싱 마진을 확보할 수 있는 상변환 기억 소자 및 그의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase change memory element, and more particularly, to a phase change memory element capable of securing a sensing margin and a manufacturing method thereof.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory; RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory; ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다. The memory device is a volatile random access memory (RAM) device that loses input information when the power supply is cut off, and a read only memory (ROM) device that maintains the storage state of the input information even when the power supply is turned off. It is largely divided. The volatile RAM devices may include DRAM and SRAM, and the nonvolatile ROM devices may include flash memory devices such as EEPROM (Elecrtically Erasable and Programmable ROM). have.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.However, although the DRAM has a very good memory device as is well known, high charge storage capability is required, and for this purpose, it is difficult to achieve high integration since the electrode surface area must be increased. In addition, the flash memory device requires a high operating voltage compared to a power supply voltage in connection with a structure in which two gates are stacked, and thus requires a separate boost circuit to form a voltage required for write and erase operations. Therefore, there is a difficulty in high integration.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로서 상변환 기억 소자(Phase Change RAM)가 제안되었다. Accordingly, many studies are being conducted to develop a new memory device having a characteristic of the nonvolatile memory device and having a simple structure, and as an example, a phase change memory device (Phase Change RAM) Was proposed.
상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. 다시말해, 상기 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울 열에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.The phase change memory device utilizes a difference in resistance between crystalline and amorphous phases due to the phase change of the phase conversion film interposed between the electrodes from the crystal state to the amorphous state through the current flow between the lower electrode and the upper electrode. It is a storage element for determining stored information. In other words, the phase conversion memory device uses a chalcogenide film as a phase conversion film. The chalcogenide film is a compound film composed of germanium (Ge), stevidium (Sb), and tellurium (Te). Phase change occurs between the amorphous state and the crystalline state due to the applied current, that is, the joule heat, from which the resistivity of the phase change film having an amorphous state is higher than that of the phase change film having a crystalline state. In the read mode, the current flowing through the phase change layer is sensed to determine whether the information stored in the phase change memory cell is logic '1' or logic '0'.
이와 같은 상변환 기억 소자는, 도시하지는 않았으나, 반도체기판 상에 세트(SET) 트랜지스터와 리세트(RESET) 트랜지스터를 형성한 후, 각 트랜지스터와 콘택되게 콘택플러그를 형성하고, 그런다음, 다마신(Damascene) 공정을 통해 각 콘택플러그 상에 금속패드를 형성한 후, 상기 금속패드 상에 플러그의 형태로 하부전극을 형성하며, 이어서, 상기 하부전극 상에 상변환막과 상부전극을 차례로 형성해서 제조한다. Although not shown, such a phase conversion memory element is formed with a set transistor and a reset transistor on a semiconductor substrate, and then contact plugs are formed in contact with each transistor, and then damascene ( After forming a metal pad on each contact plug through a Damascene process, a lower electrode is formed in the form of a plug on the metal pad, and then a phase conversion film and an upper electrode are sequentially formed on the lower electrode. do.
한편, 상기한 상변환 기억 소자는 상변환막의 안정적인 상변화를 위해서 1㎃ 이상의 전류 흐름을 필요로 한다. 이에, 현재는 하부전극과 상변환막간 접촉면적을 작게 하여 상변환막의 상변화에 필요한 전류를 낮추도록 하고 있으며, 이를 위해, 하부전극의 크기를 줄이는 방법을 이용하고 있다. On the other hand, the phase change memory device requires a current flow of 1 mA or more for stable phase change of the phase change film. Accordingly, the current required for the phase change of the phase change film is reduced by reducing the contact area between the bottom electrode and the phase change film. To this end, a method of reducing the size of the bottom electrode is used.
그런데, 기존의 스택 구조에서, 상변환막의 계면을 작게 하기 위해 하부전극의 크기를 줄이는 방법은, 도 1에서 볼 수 있는 바와 같이, 셀 크기가 작아짐에 따라 하부전극의 크기가 40㎚ 이하로 감소될 경우, 결정질에서 비정질로의 리세트 전류(RESET Current; Ireset)는 작아지지만, 세트 저항이 급격하게 증가하게 되고, 상기 세트 저항이 증가함에 따라 리세트 저항과 세트 저항 차이가 줄어듦으로써 센싱 마진(Sensing margin)이 저하될 수 밖에 없다.However, in the conventional stack structure, the method of reducing the size of the lower electrode in order to reduce the interface of the phase conversion film, as shown in Figure 1, the size of the lower electrode is reduced to 40nm or less as the cell size is smaller In this case, the reset current from crystalline to amorphous becomes small, but the set resistance increases rapidly, and as the set resistance increases, the difference between the reset resistance and the set resistance decreases. Sensing margin) is inevitably lowered.
결국, 종래의 상변환 기억 소자는 고집적화에 따른 센싱 마진을 확보함에 어려움이 있다. As a result, the conventional phase change memory device has difficulty in securing a sensing margin due to high integration.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 고집적화에도 불구하고 센싱 마진을 확보할 수 있는 상변환 기억 소자 및 그의 제조방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a phase change memory device capable of securing a sensing margin despite high integration, and a method of manufacturing the same.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 하부패턴이 구비된 반도체기판; 상기 하부패턴을 덮도록 반도체기판 상에 형성된 제1절연막; 상기 제1절연막 내에 하부패턴과 콘택하도록 형성된 콘택플러그; 상기 제1절연막 상에 형성되며, 콘택플러그를 노출시키는 트렌치를 구비한 제2절연막; 상기 트렌치 내에 형성된 금속패드; 상기 금속패드를 포함한 제2절연막 상에 형성되며, 상기 금속패드를 노출시키는 콘택홀을 구비한 제3절연막; 상기 콘택홀의 측벽 및 이에 인접한 금속패드 부분 상에 형성된 링 형태의 하부전극; 상기 하부전극을 포함하여 콘택홀 내에 매립된 제4절연막; 및 상기 제4절연막을 포함한 링 형태의 하부전극과 이에 인접한 제3절연막 부분 상에 차례로 형성된 상변환막과 상부전극;을 포함하는 상변환 기억 소자를 제공한다. In order to achieve the above object, the present invention, a semiconductor substrate provided with a lower pattern; A first insulating layer formed on the semiconductor substrate to cover the lower pattern; A contact plug formed in the first insulating layer to contact the lower pattern; A second insulating layer formed on the first insulating layer and having a trench for exposing a contact plug; A metal pad formed in the trench; A third insulating layer formed on the second insulating layer including the metal pad and having a contact hole exposing the metal pad; A lower electrode in a ring shape formed on the sidewall of the contact hole and a metal pad portion adjacent thereto; A fourth insulating layer embedded in the contact hole including the lower electrode; And a phase conversion film and an upper electrode sequentially formed on a ring-shaped lower electrode including the fourth insulating film, and a portion of the third insulating film adjacent thereto.
여기서, 본 발명의 상변환 기억 소자는 상기 제1절연막과 제2절연막 사이에 개재된 질화막을 더 포함한다. The phase change memory device of the present invention further includes a nitride film interposed between the first insulating film and the second insulating film.
또한, 본 발명의 상변환 기억 소자는 상기 하부전극과 제4절연막 사이에 개재된 질화막 스페이서를 더 포함한다. The phase change memory device of the present invention further includes a nitride film spacer interposed between the lower electrode and the fourth insulating film.
상기 하부전극은 하부 폭이 상부 폭 보다 큰 링 형태를 갖는다. The lower electrode has a ring shape in which a lower width is larger than an upper width.
상기 콘택홀은 노광 한계 이상의 크기를 갖는다. The contact hole has a size above the exposure limit.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 하부패턴이 구비된 반도체기판을 마련하는 단계; 상기 하부패턴을 덮도록 기판 전면 상에 제1절연막을 형성하는 단계; 상기 제1절연막 내에 하부패턴과 콘택하도록 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 콘택플러그를 노출시키는 트렌치를 형성하는 단계; 상기 트렌치 내에 금속패드를 형성하는 단계; 상기 금속패드를 포함한 제2절연막 상에 제3절연막을 형성하는 단계; 상기 제3절연막을 식각하여 금속패드를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 제3절연막 상에 하부전극용 도전막과 질화막을 차례로 형성하는 단계; 상기 질화막을 전면 식각하여 콘택홀 측벽의 도전막 상에 질화막 스페이서를 형성하는 단계; 상기 도전막을 전면 식각하여 콘택 홀의 측벽 및 이에 인접한 금속패드 부분 상에 링 형태의 하부전극을 형성하는 단계; 상기 콘택홀 내에 제4절연막을 매립하는 단계; 및 상기 제4절연막을 포함한 링 형태의 하부전극 및 이에 인접한 제3절연막 상에 상변환막과 상부전극을 차례로 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다. In addition, in order to achieve the above object, the present invention, the step of providing a semiconductor substrate having a lower pattern; Forming a first insulating layer on an entire surface of the substrate to cover the lower pattern; Forming a contact plug in the first insulating layer to contact the lower pattern; Forming a second insulating film on the first insulating film including the contact plug; Etching the second insulating layer to form a trench for exposing a contact plug; Forming a metal pad in the trench; Forming a third insulating film on the second insulating film including the metal pad; Etching the third insulating layer to form a contact hole exposing a metal pad; Sequentially forming a lower electrode conductive film and a nitride film on the third insulating film including the contact hole; Etching the entire nitride film to form a nitride film spacer on the conductive film on the sidewall of the contact hole; Etching the entire conductive layer to form a ring-shaped lower electrode on the sidewall of the contact hole and the metal pad portion adjacent thereto; Embedding a fourth insulating layer in the contact hole; And sequentially forming a phase conversion film and an upper electrode on a ring-shaped lower electrode including the fourth insulating film and a third insulating film adjacent thereto.
여기서, 본 발명의 방법은, 상기 콘택플러그를 형성하는 단계 후, 그리고, 상기 제2절연막을 형성하는 단계 전, 질화막을 형성하는 단계를 더 포함한다. Here, the method further includes the step of forming a nitride film after the forming of the contact plug and before the forming of the second insulating film.
상기 콘택홀은 노광 한계 이상의 크기로 형성한다. The contact hole is formed to a size larger than the exposure limit.
상기 하부전극은 하부 폭이 상부 폭 보다 큰 크기를 갖는 링 형태로 형성한다. The lower electrode is formed in a ring shape having a lower width than the upper width.
상기 콘택홀 내에 제4절연막을 매립하는 단계는, 상기 콘택홀을 매립하도록 제4절연막을 형성하는 단계; 및 상기 제3절연막이 노출되도록 제4절연막을 CMP하는 단계;로 구성되며, 상기 제4절연막을 CMP하는 단계는, 제3절연막과 하부전극 및 질화막 스페이서의 일부 두께가 함께 제거되도록 수행한다. The filling of the fourth insulating layer in the contact hole may include forming a fourth insulating layer to fill the contact hole; And CMPing the fourth insulating layer to expose the third insulating layer, wherein the CMP of the fourth insulating layer is performed such that a part of the thickness of the third insulating layer, the lower electrode, and the nitride spacer is removed together.
본 발명의 방법은, 상기 하부전극을 형성하는 단계 후, 그리고, 상기 콘택홀 내에 제4절연막을 매립하는 단계 전, 상기 질화막 스페이서를 제거하는 단계를 더 포함한다. The method may further include removing the nitride layer spacers after forming the lower electrode and before embedding a fourth insulating layer in the contact hole.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
우선, 종래의 구조로 256M급 이상의 상변환 기억 소자를 구현하는 경우, 상 변화에 필요한 전류량이 0.3㎃ 이하이면서 하부전극의 크기를 40㎚ 이하로 해야 할 것으로 예상되는데, 상기 하부전극의 크기를 40㎚ 이하로 하게 되면, 세트 저항이 증가하여 리세트 저항과의 저항 차이가 줄어들고, 이에 따라, 센싱 마진이 낮아지게 된다. First, in the case of implementing a phase conversion memory device of 256M or more with a conventional structure, it is expected that the amount of current required for phase change should be 0.3 mA or less and the size of the lower electrode should be 40 nm or less. When the thickness is less than or equal to nm, the set resistance is increased to decrease the resistance difference from the reset resistance, thereby lowering the sensing margin.
이에, 본 발명은 링(Ring) 구조로 상변환 셀을 형성한다. 이렇게 하면, 본 발명은 종래와 동일한 면적으로 상변환 셀을 형성하면서도 결정질에서 비정질로의 쓰기 전류(writing current)를 낮출 수 있으며, 또한, 본 발명은 플러그형의 하부전극을 40㎚ 이하의 크기로 형성하지 않고 일정 크기로 안정적으로 형성하면서도 상변환막과의 접촉 계면을 종래와 비슷하거나 작게 할 수 있으므로, 세트 저항이 증가하지 않도록 하여 센싱 마진을 확보하면서도 노광 한계에 영향을 받는 것으로부터 공정 마진도 확보할 수 있다. Accordingly, the present invention forms a phase change cell in a ring structure. In this way, the present invention can reduce the writing current from crystalline to amorphous while forming a phase conversion cell with the same area as in the prior art. The present invention also provides a plug-type lower electrode having a size of 40 nm or less. Since the contact interface with the phase change film can be made similar or smaller than the conventional one while forming stably in a certain size without forming, the process margin is also reduced from being affected by the exposure limit while securing the sensing margin by not increasing the set resistance. It can be secured.
자세하게, 도 2a 내지 도 2f는 본 발명에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. In detail, FIGS. 2A to 2F are cross-sectional views illustrating processes of manufacturing a phase change memory device according to the present invention.
도 2a를 참조하면, 트랜지스터를 포함한 하부패턴(미도시)이 형성된 반도체기판(20) 상에 상기 하부패턴을 덮도록 제1절연막(21)을 형성한다. 그런다음, 상기 제1절연막(21)을 식각하여 하부패턴, 구체적으로, 트랜지스터의 접합영역을 노출시키는 제1콘택홀을 형성한 후, 상기 제1콘택홀 내에 실리콘막 또는 금속막과 같은 도전막을 매립시켜 콘택플러그(22)를 형성한다. Referring to FIG. 2A, a first
다음으로, 상기 콘택플러그(22)를 포함한 제1절연막(22) 상에 제1질화막(23)과 제2절연막(24)을 차례로 형성한다. 그런다음, 상기 제2절연막(24)과 제1질화막 (23)을 식각하여 금속패드가 형성될 영역을 한정하는 트렌치(25)를 형성한다. Next, the
도 2b를 참조하면, 트렌치(25)를 포함한 제2절연막(24) 상에 금속막을 증착한 후, 제2절연막(24)이 노출되도록 금속막을 CMP(Chemical Mechanical Polishing)하여 상기 트렌치(25) 내에 금속패드(26)를 형성한다. Referring to FIG. 2B, after depositing a metal film on the second insulating
다음으로, 상기 금속패드(26)를 포함한 제2절연막(24) 상에 제3절연막(27)을 형성한 후, 상기 제3절연막(27)을 식각하여 금속패드(26)를 노출시키는 하부전극 형성용 제2콘택홀(28)을 형성한다. 이때, 상기 하부전극 형성용 제2콘택홀(28)은 노광 한계 이상의 크기, 예컨데, 100㎚ 이상의 크기를 갖도록 함으로써 안정적인 형성이 이루어지도록 한다. Next, after the third insulating
도 2c를 참조하면, 제2콘택홀(28)을 포함한 제3절연막(27) 상에 ALD(Atomic Layer Deposition) 공정 또는 MOCVD(Metal Organic CVD) 공정을 통해 하부전극용 도전막(29)을 얇게 증착한 후, 이러한 하부전극용 도전막(29) 상에 제2질화막(30)을 마찬가지로 얇게 증착한다. Referring to FIG. 2C, the
도 2d를 참조하면, 제2질화막에 대해 전면 식각을 행하여 제2콘택홀(28) 측벽의 하부전극용 도전막(29) 상에 질화막 스페이서(30a)를 형성한다. Referring to FIG. 2D, the
도 2e를 참조하면, 하부전극용 도전막에 대해 전면 식각을 행하고, 이를 통해, 제2콘택홀(28)의 표면 및 이에 인접한 금속패드 부분 상에 하부전극(29a)을 형성한다. 이때, 상기 하부전극용 도전막에 대한 식각시 질화막 스페이서(30a)가 식각저지막으로서 기능하는 바, 최종적으로 얻어지는 하부전극(29a)은 링 형태를 갖게 된다. Referring to FIG. 2E, the entire surface of the lower electrode conductive layer is etched, thereby forming the
여기서, 본 발명은 하부전극(29a)을 링 형태로 만들면서도 질화막 스페이서(30a)의 형성을 통해 하부가 상부 보다 폭이 넓은 형태가 되도록 하기 때문에 금속패드(28)와의 접촉계면을 안정적으로 형성할 수 있다. Here, since the
도 2f를 참조하면, 링 형태의 하부전극(29a)을 포함한 제3절연막(27) 상에 제2콘택홀(28)을 매립하도록 제4절연막(31)을 증착한 후, 상기 제2콘택홀(28) 내에만 잔류되도록 제4절연막(31)을 CMP한다. 이때, 상기 제4절연막(31)에 대한 CMP 공정은, 바람직하게, 상기 제3절연막(27)과 질화막 스페이서(30a) 및 하부전극(29a)의 일정 두께가 함께 제거되도록 수행하며, 이를 통해, 상기 하부전극(29a)을 형성하기 위한 식각 공정에서 뾰족(sharp)하게 형성된 질화막 스페이서 부분 및 하부전극 부분이 제거되도록 하고, 결과적으로, 후속에서 형성될 상변환막과의 접촉계면이 일정하도록 만든다. Referring to FIG. 2F, after depositing the fourth insulating
도 2g를 참조하면, 하부전극 및 질화막 스페이서를 포함한 제2절연막과 제4절연막 상에 상변환 물질막과 상부전극용 도전막을 차례로 형성한다. 그런다음, 상기 상부전극용 도전막을 식각하여 상부전극(33)을 형성하고, 연이어, 상변환 물질막을 식각하여 상변환막(32)을 형성함으로써, 링 구조의 상변환 셀을 형성한다. Referring to FIG. 2G, a phase change material film and an upper electrode conductive film are sequentially formed on the second insulating film and the fourth insulating film including the lower electrode and the nitride film spacer. Then, the
이후, 도시하지는 않았으나, 금속배선 공정을 포함한 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 상변환 기억 소자의 제조를 완성한다. Subsequently, although not shown, a series of known subsequent processes including a metallization process are sequentially performed to complete the manufacture of the phase change memory device according to the present invention.
전술한 바와 같은 본 발명의 상변환 기억 소자는 하부전극을 링 형태로 형성하면서 하부 폭이 상부 폭 보다 큰 폭을 갖도록 함으로써 금속패드와 안정적인 접촉계면을 형성하면서 상변화막과의 접촉계면 또한 효과적으로 줄일 수 있으며, 이 에 따라, 소자가 작아지면서 나타나는 세트 저항의 급격한 증가를 일어나지 않도록 할 수 있고, 그래서, 센싱 마진을 높일 수 있다. As described above, the phase change memory device of the present invention forms a lower electrode in a ring shape and has a lower width than the upper width, thereby forming a stable contact interface with the metal pad and effectively reducing the contact interface with the phase change film. In this way, it is possible to prevent a sudden increase in the set resistance which appears as the device becomes smaller, and thus, the sensing margin can be increased.
한편, 전술한 본 발명의 일시예에서는 링 형태의 하부전극 측벽에 질화막 스페이서를 잔류시킨 채로 제4절연막, 상변화막 및 상부전극을 형성하였지만, 본 발명의 다른 실시예로서, 도 3에 도시된 바와 같이, 질화막 스페이서를 습식식각으로 제거한 후, 제4절연막(31), 상변환막(32) 및 상부전극(33)을 형성할 수도 있다. Meanwhile, in the above exemplary embodiment of the present invention, the fourth insulating layer, the phase change layer, and the upper electrode are formed while the nitride spacer is left on the ring-shaped lower electrode sidewall, but as another embodiment of the present invention, shown in FIG. As described above, after the nitride film spacer is removed by wet etching, the fourth insulating
이 경우, 링 형태의 하부전극(29a)을 형성하는 과정에서 발생된 뾰족한 부분을 미리 제거해줌으로써 상변환막(31)과의 접촉계면을 보다 안정적으로 형성할 수 있다. In this case, it is possible to more stably form the contact interface with the
이상에서와 같이, 본 발명은 링 구조로 상변환 셀을 형성함으로써 하부전극과 상변환막간 접촉계면을 기존과 동일하게 하면서도 하부전극용 콘택홀을 안정적으로 형성할 수 있으며, 특히, 소자가 작아지면서 나타나는 세트 저항의 급격한 증가를 방지할 수 있으므로 센싱 마진을 높일 수 있다. As described above, according to the present invention, by forming a phase conversion cell in a ring structure, the contact interface between the lower electrode and the phase conversion film can be made stable, and the contact hole for the lower electrode can be stably formed. Sensing margin can be increased by avoiding a sudden increase in set resistance.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.Hereinbefore, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and those skilled in the art to which the present invention pertains have many modifications and variations without departing from the spirit of the present invention. It will be appreciated that it can be added.
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