KR20090120178A - 반도체 메모리 소자의 테스트 방법 - Google Patents

반도체 메모리 소자의 테스트 방법 Download PDF

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KR20090120178A
KR20090120178A KR1020080046085A KR20080046085A KR20090120178A KR 20090120178 A KR20090120178 A KR 20090120178A KR 1020080046085 A KR1020080046085 A KR 1020080046085A KR 20080046085 A KR20080046085 A KR 20080046085A KR 20090120178 A KR20090120178 A KR 20090120178A
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Abstract

본 발명은 반도체 메모리 소자의 테스트 방법에 관한 것이다.
본 발명의 실시예에 따른 반도체 메모리 소자의 테스트 방법은 타임 딜레이 기준값(tPD')을 설정하고 DC 테스트를 수행하는 단계와, 상기 DC 테스트로부터 측정된 문턱전압값, 세츄레이션(saturation) 전류값 및 게이트 옥사이드 캐패시턴스값을 이용하여 하이로우 전파지연값(tPHL) 및 로우하이 전파지연값(tPLH)을 계산하는 단계와, 상기 하이로우 전파지연값과 상기 로우하이 전파지연값을 이용하여 타임 딜레이 평균값(tPD)을 산출하는 단계와, 상기 타임 딜레이 평균값을 상기 타임 딜레이 기준값과 비교하여 AC 특성을 검출하는 단계를 포함하는 것을 특징으로 한다.
상기와 같이, 본 발명은 별도의 링 오실레터 등의 회로 구현없이 DC 테스트를 통해 얻은 데이터를 이용하여 타임 딜레이 평균값을 계산함으로써 AC 특성을 검증하여 테스트 시간 및 비용을 감소시키는 효과가 있다
테스트, AC 특성, 딜레이 타임, tPHL, tPLH

Description

반도체 메모리 소자의 테스트 방법{METHOD FOR TESTING SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자의 테스트 방법에 관한 것으로, 더욱 상세하게는 별도의 링 오실레이터 등의 회로 구현없이 DC 테스트를 통해 얻은 데이터를 이용하여 타임 딜레이 평균값을 계산하여 AC 특성을 검증함으로써 테스트 시간 및 비용을 감소시키는 반도체 메모리 소자의 테스트 방법에 관한 것이다.
일반적으로 수많은 미세 셀 중 어느 한 개의 미세 셀에 결함이 발생할 경우 디램 및 SRAM 등의 반도체 소자는 제구실을 하지 못하게 되어 불량품으로 처리된다. 하지만, 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높은데도 불구하고 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다.
이에 따라, 통상적인 디램은 그 제조공정시 이상유무를 시험할 수 있는 테스트 패턴을 구비한다. 상술된 테스트 패턴은 디램을 구성하는 각각의 소자들의 전기적 특성을 분석하여 디램 제작 공정시의 이상유무를 검출한다.
현재는 디램 공정 후 테스트 패턴에서 DC 테스트를 수행하여 트랜지스터 등 의 모델 특성을 검증하고 있으나, DC 테스트는 모델에 사용되는 문턱전압, 전류, 저항 등을 추출하는데는 용이할 뿐 프린지 캐패시턴스(fringe capacitance) 및 기생 캐패시턴스(parasitic capacitance)등으로 인한 AC 특성 검증은 어려운 한계점이 있었다.
즉, 도 1a 및 도 1b와 같은 엔모스 트랜지스터 NM과 피모스 트랜지스터 PM으로 구성된 인버터를 여러개 연결한 인버터 체인지 사이에 구비되는 프린지 캐패시턴스(Fringe cap;미도시)와 저항(미도시)등의 기생효과(parasitic effect)로 의한 도 1c와 같이 타임 딜레이(time delay)가 발생된다.
이러한 타임 딜레이 등과 같은 AC 특성이 이상적으로는 일정해야 하나, 실제 프린지 캐패시턴스(fringe capacitance) 및 기생 캐패시턴스(parasitic capacitance)등으로 인해 그 AC 특성값이 달라지게 되어 실제 AC 특성을 검출하는게 중요하다.
이에, 이러한 타임 딜레이 등과 같은 AC 특성 측정이 필요한데 DC 테스트 만으로는 이러한 타임 딜레이 측정이 어렵다. 여기서, 타임 딜레이는 도 1c 및 도 1d에 도시된 바와 같이, 하이레벨에서 로우레벨로 변하는 시점의 하이로우 전파지연시간(tPHL)과 로우레벨에서 하이레벨로 변하는 시점의 로우하이 전파지연시간(tPLH)을 의미한다. 이때, 도 1c는 인버터의 입출력 파형도이고, 도 1d는 엔모스 트랜지스터의 턴온시의 동작상태를 나타내는 그래프이다.
이에, 종래에는 링 오실레이터(ring oscillator)와 같은 별도의 인버터 체인 패턴을 구현하여 주파수(frequency) 측정을 통해 AC 특성을 별도로 측정해야 하는 번거로움이 있었다.
이와같이, 종래에는 AC 특성 검증을 위해 인버터 체인 회로를 테스트 패턴에 따로 구현해야 하므로 새로운 테스트 장비 투자를 위한 비용 소모와 테스트 시간 증가의 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 별도의 링 오실레터 등의 회로 구현없이 DC 테스트를 통해 얻은 데이터를 이용하여 타임 딜레이 평균값을 계산하여 AC 특성을 검증함으로써 테스트 시간 및 비용을 감소시키는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 소자의 테스트 방법은 타임 딜레이 기준값(tPD')을 설정하고 DC 테스트를 수행하는 단계와, 상기 DC 테스트로부터 측정된 문턱전압값, 세츄레이션(saturation) 전류값 및 게이트 옥사이드 캐패시턴스값을 이용하여 하이로우 전파지연값(tPHL) 및 로우하이 전파지연값(tPLH)을 계산하는 단계와, 상기 하이로우 전파지연값과 상기 로우하이 전파지연값을 이용하여 타임 딜레이 평균값(tPD)을 산출하는 단계와, 상기 타임 딜레이 평균값을 상기 타임 딜레이 기준값과 비교하여 AC 특성을 검출하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 타임 딜레이 평균값에 코릴레이션 팩터를 곱하여 상기 타임 딜레이 평균값과 상기 타임 딜레이 기준값의 차이값을 보정하는 단계를 더 포함하는 것을 특징으로 한다.
상기와 같이 본 발명은 별도의 링 오실레터 등의 회로 구현없이 DC 테스트를 통해 얻은 데이터를 이용하여 타임 딜레이 평균값을 계산하여 AC 특성을 검증함으로써 테스트 시간 및 비용을 감소시키는 효과가 있다.
이하, 본 발명에 따른 반도체 메모리 소자의 테스트 방법을 첨부된 도 2 및 도 3을 참조하여 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 테스트 방법을 나타내는 순서도이다.
본 발명에서는 타임 딜레이 기준값(tPD')으로 미리 설정해둠을 전제로 하고, 타임 딜레이 기준값(tPD')은 오실레이터 등의 테스트 장비를 이용하여 검출된 타임 딜레이 평균값 또는 이상적인 타임 딜레이 값 즉 AC 특성값으로 설정하는 것이 바람직하다.
먼저, DC 테스트를 수행하여 문턱전압(Vt), 세츄레이션 전류(Idsat) 및 게이트 옥사이드 캐패시턴스 값(Cox)을 측정한다(S100).
그 후, 상기 과정 S100으로부터 측정된 문턱전압(Vt), 세츄레이션 전류(Idsat) 및 게이트 옥사이드 캐패시턴스 값(Cox)을 이용하여 하이로우 전파지연값(tPHL) 및 로우하이 전파지연값(tPLH)을 계산한다(S200). 이때, 계산식은 아래 수학식 1 내지 수학식 5와 같다.
Figure 112008035233615-PAT00001
여기서, CL은 게이트 옥사이드 캐패시턴스, 프린지 캐패시턴스 및 기생캐패시턴스를 모두 포함한 총 캐패시턴스 값이다. 이때, 게이트 옥사이드 캐패시턴스(Cox) 값은 DC 테스트로부터 측정되었으나 프린지 캐패시턴스 및 기생캐패시턴스 값은 측정되지 않아 모르는 값이므로, 총 캐패시턴스값(CL)= 게이트 옥사이드 캐패시턴스값(Cox) + α(프린지 캐패시턴스값+기생캐패시턴스값)가 된다.
또한, Coxsnmos는 게이트 옥사이드 캐패시턴스,
Figure 112008035233615-PAT00002
은 모빌리티 값, Wn은 게이트 폭(width), Ln은 게이트 길이(length), Vdd는 전원전압, Vtsnmos는 문턱전압을 의미한다.
이때, 세츄레이션 전류(Idsatspmos)는 아래 수학식 2와 같으므로,
Figure 112008035233615-PAT00003
상기 수학식 2의 세츄레이션 전류값을 상기 수학식 1에 대입하면 아래 수학 식 3과 같이 나온다.
Figure 112008035233615-PAT00004
상기 수학식 3에 개시된 바와 같이, 하이로우 전파지연값(tPHL)은 총캐패시턴스값(CL), 세츄레이션 전류값(Idsatspmos), 문턱전압(Vt) 및 전원전압(Vdd) 값을 이용하여 계산된다.
한편, 로우하이 전파지연값(tPLH)은 아래 수학식 4와 같으며,
Figure 112008035233615-PAT00005
수학식 4에 상기 수학식 2의 세츄레이션 전류값(Idsatspmos)을 대입하여 아래 수학식 5를 도출한다.
Figure 112008035233615-PAT00006
상기 수학식 5에 개시된 바와 같이, 로우하이 전파지연값(tPLH)은 총 캐패시턴스값(CL), 세츄레이션 전류값(Idsatspmos), 문턱전압(Vt) 및 전원전압(Vdd) 값을 이용하여 계산된다.
그 후, 아래 수학식 6 및 수학식 7과 같이 하이로우 전파지연값(tPHL) 및 로우하이 전파지연값(tPLH)의 타임 딜레이 평균값(tPD)을 산출하여 AC 특성을 구한다.
Figure 112008035233615-PAT00007
즉, 타임 딜레이 평균값(tPD)은 하이로우 전파지연값(tPHL)과 로우하이 전파 지연값(tPLH)을 합하여 2로 나누어 구한다.
그런데, 총 캐패시턴스값(CL)= 게이트 옥사이드 캐패시턴스값(Cox) + α(프린지 캐패시턴스값+기생캐패시턴스값)이므로, 계산된 평균값(tPD)과 미리 설정해둔 AC 특성 기준값(tPD')을 비교하면, 그 차이값이 α값 즉 프린지 캐패시턴스값+기생캐패시턴스값이 된다. 즉, 본 발명은 계산된 타임 딜레이값과 이상적인 타임 딜레이 값을 비교하여 프린지 캐패시턴스 및 기생 캐패시턴스에 의한 타임 딜레이값을 구할 수 있게 된다. 도 3은 본 발명에 따른 계산된 타임 딜레이 평균값(tPD)과 타임 딜레이 기준값(tPD')을 나타내는 그래프이다.
그 후, 상기 수학식 6을 수학식 7과 같이 전개시킨 후, 타임 딜레이 평균값(tPD)이 미리 설정해둔 AC 특성 기준값(tPD')과 일치되도록 코릴레이션 팩터(correlation factor) δ값을 설정하여, AC 특성 보정할 수 있도록 한다.
Figure 112008035233615-PAT00008
수학식 6에 개시된 바와 같이, 타임 딜레이 평균값(tPD)은 타임 딜레이 평균값(tPD)은 하이로우 전파지연값(tPHL)과 로우하이 전파지연값(tPLH)을 합하여 2로 나누어 계산될 수 있고, 미리 설정해둔 기준값과 비교함으로써 AC 특성 즉 프린지 캐패시턴스 및 기생 캐패시턴스값을 구할 수 있다. 또한, 코릴레이션 팩터를 곱하여 AC 특성을 보정할 수 있도록 한다.
본 발명은 엔모스 트랜지스터와 피모스 트랜지스터의 단일 조합인 인버터 회로에 관한 예를 개시하고 있으나, NOR 체인 또는 NAND 체인 회로에서도 구현이 가능하다.
이와같이, 본 발명은 DC 테스트 장비를 통해 측정된 문턱전압, 세츄레이션 전류, 게이트 옥사이드 캐패시턴스 값을 이용하여 별도의 AC 테스트 장비 필요없이 수치적으로 계산을 통해 딜레이 타임 평균값을 구함으로써 AC 특성을 추출할 수 있다.
도 1a 및 도 1b는 본 발명에 적용된 인버터 및 그 세부 회로도.
도 1c는 도 1a의 인버터의 입출력 파형도
도 1d는 도 1b의 엔모스 트랜지스터 턴온 시의 동작 상태도.
도 2는 본 발명의 실시예에 따른 AC 특성 검출방법을 나타내는 순서도.
도 3은 본 발명에 따른 계산된 타임 딜레이 평균값(tPD)과 타임 딜레이 기준값(tPD')을 나타내는 그래프.

Claims (5)

  1. 타임 딜레이 기준값(tPD')을 설정하고 DC 테스트를 수행하는 단계;
    상기 DC 테스트로부터 측정된 문턱전압값, 세츄레이션(saturation) 전류값 및 게이트 옥사이드 캐패시턴스값을 이용하여 하이로우 전파지연값(tPHL) 및 로우하이 전파지연값(tPLH)을 계산하는 단계;
    상기 하이로우 전파지연값과 상기 로우하이 전파지연값을 이용하여 타임 딜레이 평균값(tPD)을 산출하는 단계; 및
    상기 타임 딜레이 평균값을 상기 타임 딜레이 기준값과 비교하여 AC 특성을 검출하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 테스트 방법.
  2. 제 1 항에 있어서,
    상기 타임 딜레이 평균값에 코릴레이션 팩터를 곱하여 상기 타임 딜레이 평균값과 상기 타임 딜레이 기준값의 차이값을 보정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 테스트 방법.
  3. 제 2항에 있어서,
    상기 하이로우 전파지연값(tPHL)은 아래 수학식 1을 통해 구하고, 상기 로우하이 전파지연값(tPLH)은 아래 수학식 2를 통해 구하는 것을 특징으로 하는 반도체 메모리 소자의 테스트 방법.
    [수학식 1]
    Figure 112008035233615-PAT00009
    [수학식 2]
    Figure 112008035233615-PAT00010
    여기서, CL은 게이트 옥사이드 캐패시턴스, 프린지 캐패시턴스 및 기생캐패시턴스를 모두 포함한 총 캐패시턴스 값이고, Coxsnmos는 게이트 옥사이드 캐패시턴스,
    Figure 112008035233615-PAT00011
    은 모빌리티 값, Wn은 게이트 폭(width), Ln은 게이트 길이(length), Vdd는 전원전압, Vtsnmos는 문턱전압을 의미한다.
  4. 제 3항에 있어서,
    상기 타임 딜레이 평균값(tPD)은 아래 수학식 3을 통해 계산되는 것을 특징으로 하는 반도체 메모리 소자의 테스트 방법.
    [수학식 3]
    Figure 112008035233615-PAT00012
  5. 제 2항에 있어서, 상기 차이값을 보정하는 단계는 아래 수학식 4와 같이 코릴레이션 팩터(δ)를 곱하여 보정하는 것을 특징으로 하는 반도체 메모리 소자의 테스트 방법.
    [수학식 4]
    Figure 112008035233615-PAT00013
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KR101447612B1 (ko) * 2012-12-03 2014-10-13 마산대학교산학협력단 멀티 디바이스 테스터

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