KR20090110440A - 우선순위 큐 - Google Patents

Abstract

본 발명은 우선순위 큐에 관한 것이다.

더욱 상세하게는 입력데이터와 출력데이터에 따라 제어신호를 출력하는 제어부 및 상기 제어부의 제어에 따라 입력데이터를 저장하거나 저장위치를 변경하며 저장된 데이터를 출력하는 하나이상의 시프트 레지스터를 포함하는 우선순위 큐에 관한 것이다.

본 발명은 우선순위 큐의 확장성을 만족시키고 우선순위의 수가 늘어나도 구조의 변화를 필요로 하지 않게 하는 효과가 있다.

또한 데이터의 입출력에 적은 사이클이 소모되고 동시에 여러 개의 출력부를 제어할 수 있는 효과가 있다.

우선순위 큐, 시프트레지스터, 포인터, 카운터

Description

우선순위 큐{PRIORITY QUEUE}

본 발명은 우선순위 큐에 관한 것이다.

더욱 상세하게는 보다 높은 면적의 효율성과 확장성을 갖고 빠른 데이터처리속도를 갖는 우선순위 큐에 관한 것이다.

일반적으로 QoS(Quality of Service)란 사용자 또는 어플리케이션의 중요도에 따라 서비스 수준을 차등화 하여 한정된 대역폭에서 트래픽과 대역폭을 정책적으로 관리하는 것을 말한다.

QoS를 보장하기 위한 방법에는 QoS보장기술과 QoS모니터링 기술이 있으며, QoS 보장 기술 중 큐 관리 기술이 QoS의 보장에 많은 부분을 차지한다.

우선순위 큐(Priority Queue)는 큐 관리 기술 중 가장 많이 사용되고 있는 구조로, 입력되는 데이터에 우선순위를 두어 높은 우선순위의 데이터를 먼저 처리하는 큐이다.

현재 여려 가지의 우선순위 큐들이 사용되고 있으며, 각 구조들은 몇 가지의 단점을 가지고 있다.

우선 Binary Tree 우선순위 큐는 같은 우선순위의 데이터를 제대로 처리하지 못하고, 확장성을 만족하지 못하며 FIFO우선순위 큐는 간단한 구조이지만, 우선순위가 많아질수록 저장소의 수가 많아지고 구조도 복잡해지는 문제점이 있었다.

또한 시프트레지스터(Shift Register) 우선순위 큐는 확장성을 만족하지만, 버스로딩문제를 일으키며 시스토릭 어레이(Systoric Array)우선순위 큐는 버스로딩 문제를 일으키지 않지만 시프트레지스터(Shift Register) 우선순위 큐보다 많은 면적을 차지하는 문제점이 있었다.

이에 더하여 멀티플 시스토릭 어레이(Multiple Systoric Array)우선순위 큐는 입출력에 많은 사이클이 소요되는 문제점이 있었다.

본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 우선순위 큐의 확장성을 만족하고 우선순위의 수가 늘어나도 구조의 변화가 필요하지 않으며, 또한 데이터의 입출력에 적은 사이클이 소모되고 동시에 여러 개의 출력부를 제어할 수 있는 우선순위 큐를 제공하는 데 그 목적이 있다.

전술한 본 발명의 목적은 입력데이터와 출력데이터에 따라 제어신호를 출력하는 제어부 및 상기 제어부의 제어에 따라 입력데이터를 저장하거나 저장위치를 변경하며 저장된 데이터를 출력하는 하나이상의 시프트 레지스터를 포함하는 우선순위 큐를 제공함으로써 달성된다.

본 발명의 바람직한 특징에 따른 우선순위 큐는 출력부 번호에 따른 데이터중 가장 높은 우선순위 데이터를 저장하는 상기 시프트 레지스트에 대한 정보를 전송하는 포인터와, 상기 출력부 번호에 따른 데이터의 수를 계수하여 전송하는 카운터 및 상기 포인터와 상기 카운터로 부터 전송된 제어정보에 따라 상기 시프트레지스터를 제어하는 신호제어부를 포함하는 것을 특징으로 하는 상기 제어부를 포함한다.

본 발명의 바람직한 특징에 따른 우선순위 큐는 상기 포인터와 상기 카운터는 상기 출력부와 동일한 수로 이루어지는 것을 특징으로 한다.

본 발명의 바람직한 특징에 따른 우선순위 큐는 둘이상의 상기 시프트레지스터를 동시에 제어하는 것을 특징으로 하는 상기 제어부를 포함한다.

본 발명의 바람직한 특징에 따른 우선순위 큐는 상기 시프트레지스터를 통한 데이터 출력시 1사이클의 주기를 갖는 것을 특징으로 하는 상기 제어부를 포함한다.

본 발명의 바람직한 특징에 따른 우선순위 큐는 데이터를 저장하는 저장레지스터, 임시저장레지스터 및 상기 제어부로부터 제어신호를 전송받아 입력되는 데이터에 대한 저장, 저장위치변경 및 데이터출력을 제어하는 데이터제어부를 포함하는 것을 특징으로 하는 상기 시프트레지스터를 포함한다.

본 발명의 바람직한 특징에 따른 우선순위 큐는 상기 하나이상의 시프트레지스터중 하나의 시프트레지스터에 저장된 데이터가 오버플로우된 경우 다음 단의 시프트레지스터에 오버플로우된 데이터가 저장되는 것을 특징으로 한다.

상술한 바와 같은 본 발명인 우선순위 큐는 우선순위 큐의 확장성을 만족시키고 우선순위의 수가 늘어나도 구조의 변화를 필요로 하지 않게 하는 효과가 있다.

또한 데이터의 입출력에 적은 사이클이 소모되고 동시에 여러 개의 출력부를 제어할 수 있는 효과가 있다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예에 따른 우선순위 큐에 대해 상세히 설명한다.

도 1은 본 발명의 바람직한 실시예에 따른 우선순위 큐의 구성을 나타낸 도면이고 도 3은 본 발명의 실시예에 따른 제어부의 구성을 나타낸 도면이다

도 1 및 도 3을 참조하면 본 발명은 제어부(100), 하나 이상의 시프트레지스터(200)를 포함한다.

상기 제어부(100)는 본 발명의 우선순의 큐에 입력되는 데이터와 출력되는 데이터에 따라 제어신호를 출력한다.

이때 상기 제어부(100)는 각각의 제어신호를 상기 시프트레지스터(200) 각각에 출력하여 하나이상의 시프트레지스터(200)를 제어하게 된다.

또한 상기 제어부(100)는 포인터(101), 카운터(103), 신호제어부(105)를 포함하며, 상기 카운터(103)와 포인터(101)는 출력부의 수와 동일하게 구성된다.

본 발명에 따라 우선순위 큐에 입력되는 입력데이터는 각 데이터에 표시되어 있는 출력부번호와 우선순위에 따라 정렬되며 따라서 동일한 출력부번호를 가지는 데이터가 서로 모여 있게 되고 모인데이터들은 우선순위에 따라 정렬되게 된다.

예를 들어 가장 오른쪽에는 출력부번호0을 가진 데이터 중 가장 높은 우선순위를 가진 데이터가 저장되고, 출력부번호0을 가진 데이터 중 가장 낮은 우선순위를 가지는 데이터 왼쪽에 출력부 1을 가진 데이터들이 우선순위에 따라 정렬된다.

상기 포인터(101)는 각 출력부번호에 따른 데이터 중 가장 높은 우선순위 데 이터가 저장된 블럭을 나타낸다.

상기 포인터(101)는 데이터가 입력되거나 출력될 때를 위한 것으로, 입력동작이 이루어 질 때 입력되는 데이터의 출력부 번호와 동일한 포인터(101)가 나타내고 있는 상기 시프트레지스터(200)에 데이터를 저장하여 우선순위에 따라 데이터가 왼쪽의 시프트레지스터(200)로 이동하면서 정렬되게 된다.

데이터 출력 시에는 가장 높은 우선순위를 가진 데이터를 출력하게 되므로, 출력요청이 들어온 출력부번호의 포인터(101)가 나타내는 시프트레지스터(200)의 데이터를 출력하면 된다.

상기 카운터(103)는 각 출력부번호에 따른 데이터의 수를 계수한다.

상기 카운터(103)에 의한 데이터수의 계수는 상기 포인터(101)의 위치와 카운터(103)에 의해 계수된 데이터의 수를 이용하여 다른 출력부 번호를 가진 데이터를 저장할 시프트레지스터(200)의 위치를 알기 위해서 이다.

즉 출력부 번호0의 포인터(101)가 0번째 시프트레지스터(200)를 가리키고 있고 카운터(103)가 3이라면 출력부 번호 1을 가진 데이터들은 3번째 시프트레지스터(200)에 저장되게 된다.

상기 신호제어부(105)는 상기 포인터(101)와 상기 카운터(103)의 값, 입력으로 들어오는 라이트(write), 리드(read)신호에 따라 제어신호를 각 시프트레지스터(200)블럭에 전송한다. 이때 상기 제어신호는 시프트_라이트(shift_right), 시프트_레프트(shift_left), 라이트(write), 리드(read)등에 해당한다.

도 2는 본 발명의 실시예에 따른 수정된 멀티플 시스토릭 어레이 블럭을 나 타낸 도면이며 도 2에 나타난 바와 같이 본 발명은 시스토릭 어레이 구조의 형태를 이루게 된다.

도 4은 본 발명의 실시예에 따른 포인터(101)의 위치와 카운터(103)의 값을 나타낸 도면이다.

도 4를 참조하면, 포인터(101)0는 항상 가장 오른쪽 저장블록을 가리키고 포인터(101)1은 초기화 된 후에는 저장블록1의 위치를 가리킨다.

카운터(103)0의 값이 1이상일 때 카운터(103)0+ 1번째 시프트레지스터(200)를 가리킨다.

포인터(101)2는 초기화 된 후에는 시프트레지스터(200)2를 가리키고 카운터(103)1의 값이 1이상일 때 포인터(101)1+카운터(103)1+시프트레지스터(200)1을 가리킨다.

포인터(101)3부터 포인터(101)n까지는 위와 같은 방법으로 계산한다.

상기 카운터(103)의 계산은 입력 동작 시에는 입력되는 데이터의 출력부 번호에 해당하는 카운터(103)의 값을 증가 시키며 출력 동작 시에는 출력되는 데이터의 출력부 번호에 해당하는 카운터(103)의 값을 감소시킨다.

이때 입력은 두 가지 동작을 하게 된다. 데이터가 저장될 자리를 생성하기 위한 시프팅(shifting)동작과 입력될 데이터의 우선순위를 비교하여 데이터가 우선순위에 따라 정렬되는 동작이다.

입력이 들어오면 상기 포인터(101)와 상기 카운터(103)의 값을 이용하여 시프팅(shifting)할 블록들을 결정하여 시프팅 레프트(shifting left)신호를 보내 데 이터를 입력 받을 자리를 마련한 후 데이터를 저장한다.

도 4와 같이 초기화 상태에서 데이터가 입력되면, 저장된 데이터가 존재하지 않기 때문에 시프팅(shifting)은 이루어 지지 않고, 해당 출력부번호를 가진 포인터(101)가 나타내는 위치에 데이터가 저장되는 동작만 수행되게 된다.

만일 각 출력부번호를 가진 데이터들이 상기 시프트레지스터(200)에 저장되어있을 때, 출력부번호0이나 1 또는 2를 가진 데이터가 입력이 된다면 시프팅(shifting)이 이루어진다. (즉 출력부번호가 가장 큰 데이터가 입력되면 시프팅(shifting)은 수행되지 않는다)

예를 들어, 상기 제어부(100)는 출력부번호0인 데이터가 입력될 경우, 포인터(101)0의 위치에 라이트(write)신호를 보내고 포인터(101)1부터 포인터(101)3 + 카운터(103)1 부터 카운터(103)3까지의 시프트레지스터(200)(shift register)에 시프트레프트(shift left)신호를 보낸다.

그 후 데이터를 시프트레지스터(200)(shift register)0 블록에 입력을 하면 시프트레지스터(200)(shift register)0 블록에 저장되어 있는 데이터와 우선순위를 비교한 뒤, 우선순위가 높은 데이터를 시프트레지스터(200)(shift register)0 블록에, 우선순위가 낮은 데이터를 시프트레지스터(200)(shift register)1 블록에 저장하게 된다.

출력은 출력한 출력부번호의 상기 포인터(101)가 나타내는 시프트레지스터(200)에 출력 신호를 보낸 뒤 출력을 하고 나머지 데이터들은 한 블록씩 오른쪽으로 이동한다.

출력부번호1인 데이터의 출력신호가 발생하면, 출력부번호1보다 오른쪽에 있는 데이터들(출력부번호가 0인 데이터들)은 아무런 동작을 하지 않고 왼쪽에 있는 데이터들(출력부번호2,3인 데이터들)은 출력 후 오른쪽으로 한 블록씩 이동을 하여 빈 블록이 없도록 한다.

도 5는 본 발명의 일실시예에 따른 시프트레지스터(200)블럭을 나타낸 도면이다.

도 5를 참조하면, 상기 시프트레지스터(200)블럭은 라이트(write)신호가 입력되면 해당 출력 번호로 입력되는 데이터를 저장하고 리드(read)신호가 들어오면 해당 출력번호 버스(bus)로 데이터를 출력한다.

시프트라이트(shift right)신호가 입력이 되면 저장되어 있는 데이터를 오른쪽 시프트레지스터(200)(shift register)블럭으로 전송하고 시프트레프트(shift left)신호가 입력되면 저장되어 있는 데이터를 왼쪽 시프트레지스터(200)(shift register)블럭으로 전송한다.

또한 입력 동작 시에 데이터가 저장이 되면 우선순위를 자체적으로 판단해 저장할 것인지 왼쪽시프트레지스터(200)(shift register)블럭으로 전송할 것인지를 판단한다.

<실험예>

본 발명에 따른 우선순위 큐는 RTL수준으로 구현하여 시뮬레이션 및 합성을 하였다.

종래의 우선순위 큐들과의 크기를 비교하기 위하여, 시프트레지스터(shift register)(200) 우선순위큐, 시스토릭 어레이(Systoric Array) 우선순위큐, 멀티풀 시스토릭 어레이(Multiple Systoric Array) 우선순위큐의 저장소 크기를 32개로 정하여 합성한 후 본 발명에 따른 수정된 멀티플 시스토릭 어레이(Modifide Multiple Systoric Array) 우선순위 큐와 트랜지스터의 수를 비교하였다.

아래 그래프에 나타난 바와 같이 출력부가 한 개 일 때는 멀티플 시스토릭 어레이(Multiple Systoric Array) 우선순위큐와 본 발명에 따른 수정된 멀티플 시스토릭 어레이(Modifide Multiple Systoric Array) 우선순위 큐의 면적이 크지만 출력부의 수가 많아질수록 시프트레지스터(Shift Register) 우선순위 큐, 시스토릭 어레이(Systoric Array) 우선순위 큐 , 수정된 시스토릭 어레이(Modifide Systoric Array) 우선순위 큐, 그리고 본 발명에 따른 수정된 멀티플 시스토릭 어레이(Modifide Multiple Systoric Array) 우선순위 큐는 출력부의 수와 상관없이 일정한 크기를 가진다.

대부분의 패킷 스케줄러는 1개 이상의 출력부를 가지기 때문에 멀티플 시스토릭 어레이 우선순위 큐(Multiple Systoric Array)와 본 발명인 수정된 멀티플 시스토릭 어레이(Modifide Multiple Systoric Array) 우선순위 큐는 다른 우선순위 큐보다 면적에서 효율적인 구조이다.

멀티플 시스토릭 어레이(Multiple Systoric Array) 우선순위 큐와 본 발명에 따른 수정된 멀티플 시스토릭 어레이(Modifide Multiple Systoric Array) 우선순위 큐의 성능을 비교하기 위해서 출력부가 1개일 때와 4개일 경우를 구분하여 시뮬레이션 하였다.

아래의 표1은 하나의 수정된 멀티플 시스토릭 어레이(Modifide Multiple Systoric Array) 우선순위 큐 블럭만을 사용하였을 때의 경우이다.

만약, 확장을 위해 수정된 멀티플 시스토릭 어레이(Modifide Multiple Systoric Array) 우선순위 큐 블럭을 더 연결한다면 입력과 출력에 걸리는 사이클은 연결한 블록의 수만큼 늘어나게 된다.

멀티플 시스토릭 어레이(Multiple Systoric Array) 우선순위 큐와 본 발명에 따른 수정된 멀티플 시스토릭 어레이(Modifide Multiple Systoric Array) 우선순위 큐를 비교 했을때, 아래의 표1과 같이 출력부의 수가 달라져도 입출력 사이클은 변함이 없는 것은 동일했지만 수정된 멀티플 시스토릭 어레이(Modifide Multiple Systoric Array) 우선순위 큐가 입출력 모두에 1사이클만 소요됨으로써 더 빠른 속도로 동작함을 확인 할 수 있었다.

이 결과는 각각의 블록이 데이터의 우선순위를 판단하여 정렬하는 멀티플 시스토릭 어레이(Multiple Systoric Array) 우선순위 큐보다 제어블록을 이용하여 데이터를 입출력하는 수정된 멀티플 시스토릭 어레이(Modifide Multiple Systoric Array) 우선순위 큐가 좀 더 빠른 성능을 나타낸다고 할 수 있다.

또한 ISE를 이용하여 합성한 결과 제어장치는 전체 수정된 멀티플 시스토릭 어레이(Modifide Multiple Systoric Array) 우선순위 큐 면적의 5%만을 차지하는 것을 알 수 있었다.

표 1. 출력부의 수를 다르게 했을 경우, 입출력에 걸리는 사이클의 수 비교

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있고, 상기 실시예를 적절히 변형하여 동일하게 응용 할 수 있음이 명확하다. 따라서 상기 기재내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

도 1은 본 발명의 바람직한 실시예에 따른 우선순위 큐의 개략적인 구성을 나타낸 도면.

도 2는 본 발명의 실시예에 따른 시스토릭 어레이 블럭을 나타낸 도면.

도 3은 본 발명의 실시예에 따른 제어부의 구성을 나타낸 도면.

도 4는 본 발명의 실시예에 따른 포인터의 위치와 카운터의 값을 나타낸 도면이다.

도 5는 본 발명의 실시예에 따른 시프트레지스터블럭을 나타낸 도면.

Claims (7)

1. 입력데이터와 출력데이터에 따라 제어신호를 출력하는 제어부; 및

   상기 제어부의 제어에 따라 입력데이터를 저장하거나 저장위치를 변경하며 저장된 데이터를 출력하는 하나이상의 시프트 레지스터를 포함하는 우선순위 큐.
2. 제1항에 있어서, 상기 제어부는,

   출력부 번호에 따른 데이터 중 가장 높은 우선순위 데이터를 저장하는 상기 시프트 레지스터에 대한 정보를 전송하는 포인터;

   상기 출력부 번호에 따른 데이터의 수를 계수하여 전송하는 카운터; 및

   상기 포인터와 상기 카운터로 부터 전송된 제어정보에 따라 상기 시프트레지스터를 제어하는 신호제어부를 포함하는 것을 특징으로 하는 우선순위 큐.
3. 제2항에 있어서,

   상기 포인터와 상기 카운터는 상기 출력부와 동일한 수로 이루어지는 것을 특징으로 하는 우선순위 큐.
4. 제2항에 있어서, 상기 제어부는,

   둘이상의 상기 시프트레지스터를 동시에 제어하는 것을 특징으로 하는 우선순위 큐.
5. 제4항에 있어서, 상기 제어부는,

   상기 시프트레지스터를 통한 데이터 출력 시 1사이클의 주기를 갖는 것을 특징으로 하는 우선순위 큐.
6. 제1항에 있어서, 상기 시프트레지스터는,

   데이터를 저장하는 저장레지스터, 임시저장레지스터 및 상기 제어부로부터 제어신호를 전송받아 입력되는 데이터에 대한 저장, 저장위치변경 및 데이터출력을 제어하는 데이터제어부를 포함하는 것을 특징으로 하는 우선순위 큐.
7. 제1항에 있어서,

   상기 하나이상의 시프트레지스터중 하나의 시프트레지스터에 저장된 데이터가 오버플로우된 경우 다음 단의 시프트레지스터에 오버플로우된 데이터가 저장되는 것을 특징으로 하는 우선순위 큐.

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