KR20090109700A

KR20090109700A - Apparatus for synchronizing memory test board

Info

Publication number: KR20090109700A
Application number: KR1020080035069A
Authority: KR
Inventors: 윤여운; 노동수; 현병철
Original assignee: 프롬써어티 주식회사
Priority date: 2008-04-16
Filing date: 2008-04-16
Publication date: 2009-10-21
Also published as: KR100959628B1

Abstract

PURPOSE: An apparatus for synchronizing memory test board is provided to perform the synchronization of the test board. CONSTITUTION: The apparatus for synchronizing memory test board includes the first line, the second line and the comparison unit(120). The first line is connected to the output terminal of the test elements. The second line is connected to the output terminal of the test elements in parallel with the first line. The comparison unit is outputted from two test elements selected out of a plurality of the test elements. The comparison unit receives the test signal through the first line or the second line. The comparison unit compares the time delay difference of the inputted test signal.

Description

Apparatus for synchronizing memory test board

본 발명은 메모리 테스트 시스템에 관한 것으로, 보다 구체적으로 메모리 테스트 시스템에 장착되어 테스트 신호를 발생하는 테스트 보드의 테스트 소자를 서로 동기화시키기 위한 장치에 관한 것이다.The present invention relates to a memory test system, and more particularly, to an apparatus for synchronizing test elements of a test board mounted on a memory test system to generate a test signal.

최근 메모리 설계 기법과 공정 기술의 급격한 발달로 메모리의 집적도가 크게 향상되고 있다. 예를 들어, DRAM 칩의 개발 과정을 살펴보면, 1985년 1Mb의 DRAM 칩이 개발된 이후, 1994년에는 64Mb 칩이, 1998년에는 1Gb 칩이 개발되었다. 이러한 메모리 집적도의 증가뿐만 아니라 메모리 속도를 향상시키기 위한 설계 기법의 개발은 앞으로도 계속될 전망이다.Recently, memory density has been greatly improved due to the rapid development of memory design techniques and process technologies. For example, in the development of DRAM chips, since 1Mb DRAM chips were developed in 1985, 64Mb chips were developed in 1994, and 1Gb chips were developed in 1998. In addition to the increase in memory density, development of design techniques for improving memory speed is expected to continue.

메모리의 용량과 성능은 크게 증가한 반면 메모리를 테스트하기 위한 공정은 더욱 복잡해지고 어려워지고 있으며, 따라서 메모리를 테스트하는데 소요되는 비용이 전체 메모리 생산 비용 중 많은 비율을 차지하고 있다. 따라서 빠른 시간에 정확하게 메모리의 불량 여부를 판단하기 위한 테스트 방법 및 장비의 중요성이 점점 부각되고 있다.While the capacity and performance of memory has increased significantly, the process for testing memory is becoming more complex and difficult, so the cost of testing memory accounts for a large percentage of the total memory production cost. Therefore, the importance of test methods and equipment for accurately determining whether a memory is defective at an early time is increasing.

메모리의 테스트는 크게 조립되기 전 웨이퍼 상태에서 이루어지는 웨이퍼 테스트와 조립 공정 이후에 패키지 상태에서 이루어지는 패키지 테스트로 구분할 수 있다. 웨이퍼 테스트는 다시 레이저 수리(laser repair) 공정 전에 이루어지는 레이저전 테스트와 레이저 수리 후에 이루어지는 EDS(electronic die sorting) 테스트로 구분된다.The test of the memory can be divided into a wafer test performed in a wafer state before large assembly and a package test performed in a package state after the assembly process. The wafer test is further divided into a pre-laser test before the laser repair process and an electronic die sorting (EDS) test after the laser repair.

EDS 테스트에서 합격 판정을 받은 다이는 조립 공정을 거쳐 패키지 상태의 메모리로 완성된다. 패키지 상태의 메모리는 다시 일련의 패키지 테스트를 거쳐게 된다. 즉, 먼저 조립 공정에서의 이상 유무를 판단하기 위한 DC 테스트를 실시한 후, 번인 테스트(burn-in test)를 실시하고 고온 패키지 테스트와 저온 패키지 테스트를 진행하는 순서를 거친다. 테스트의 효율성을 위해 최근에는 웨이퍼 상태에서 번인 테스트, DC 테스트를 수행하기도 한다.Dies that pass the EDS test are assembled into a packaged memory. The packaged memory is again subjected to a series of package tests. That is, first, a DC test is performed to determine whether there is an abnormality in the assembly process, a burn-in test is performed, and a high temperature package test and a low temperature package test are performed. Recently, burn-in tests and DC tests have been performed on wafers for efficiency.

도 1은 이러한 메모리의 테스트를 수행하는 장비 중 웨이퍼 상태에서 메모리를 테스트하기 위한 시스템의 일 예를 간략하게 도시하고 있는 기능 블록도이다.FIG. 1 is a functional block diagram briefly illustrating an example of a system for testing a memory in a wafer state among equipment for testing such a memory.

도 1을 참고로 살펴보면, 웨이퍼 테스트 시스템은 크게 컴퓨터, 메인 테스트 장치, 테스트 헤더, 탐침 스테이션으로 구성되어 있다. 컴퓨터(10)는 웨이퍼 테스트 시스템의 전반적인 동작을 제어하고 모니터링할 수 있는 워크스테이션 또는 PC이며 메인 테스트 장치(20)는 다수의 테스트 보드들(25-1, 25-2,...25-n)를 장착하고 있으며, 장착된 각 테스트 보드에서는 웨이퍼 테스트를 수행하기 위한 각종 테스트 신호가 생성된다. 탐침 스테이션(40)은 다수의 웨이퍼를 적재하여 테스트할 웨이퍼를 순차적으로 로딩하는 장치이며, 테스트 헤더(30)는 구비된 다수개의 접속 핀을 통해 웨이퍼 상의 다수의 메모리 소자(Device Under Test,DUT)와 접속되며 메인 테스트 장치(20)로부터 발생된 테스트 신호를 각 메모리 소자에 인가하는 기능을 수행한다.Referring to FIG. 1, the wafer test system is largely composed of a computer, a main test apparatus, a test header, and a probe station. The computer 10 is a workstation or PC capable of controlling and monitoring the overall operation of the wafer test system and the main test device 20 is a plurality of test boards 25-1, 25-2, ... 25-n ), And each test board generates various test signals for performing a wafer test. The probe station 40 is a device that sequentially loads a wafer to be tested by loading a plurality of wafers, and the test header 30 is a plurality of memory devices on the wafer through a plurality of connection pins provided. And a test signal generated from the main test device 20 to each memory device.

사용자는 컴퓨터(10)를 이용하여 테스트 조건 및 테스트 명령을 입력하게 되며, 메인 테스트 장치(20)는 입력된 테스트 조건과 테스트 명령에 상응하는 소정의 테스트 신호를 생성한다. 메인 테스트 장치(20)로부터 생성된 테스트 신호는 테스트 헤더(30)를 통해 탐침 스테이션에 로딩된 웨이퍼로 입력되어 웨이퍼 상의 메모리 소자를 테스트한다. 테스트 결과 신호는 다시 메인 테스트 장치(20)를 거쳐 컴퓨터(10)로 전달되며, 사용자는 컴퓨터(10)를 통해 메모리 소자의 테스트를 결과를 모니터링할 수 있다.The user inputs a test condition and a test command by using the computer 10, and the main test apparatus 20 generates a predetermined test signal corresponding to the input test condition and the test command. The test signal generated from the main test apparatus 20 is input to the wafer loaded into the probe station through the test header 30 to test the memory device on the wafer. The test result signal is transmitted to the computer 10 via the main test device 20 again, and the user may monitor the test result of the memory device through the computer 10.

정확한 메모리 테스트를 위하여 웨이퍼의 메모리 소자로 전달되는 테스트 신호는 서로 동기화되어야 한다. 그러나 통상적으로 테스트 보드는 PCB(Printed Circuit Board)로 제작되는데 PCB 자체 성분, PCB에 실장되는 전자 소자들 사이의 간섭, 외부 환경 등에 의해 테스트 보드에 실장되는 테스트 소자들은 서로 동기화되지 않게 된다. For accurate memory testing, the test signals delivered to the memory elements of the wafer must be synchronized with each other. However, the test board is generally manufactured as a printed circuit board (PCB), and the test devices mounted on the test board are not synchronized with each other due to PCB components, interference between electronic devices mounted on the PCB, and external environment.

따라서 메인 테스트 장치(20)에 장착되는 테스트 보드들(25-1, 25-2,...25-n)은 실제 메인 테스트 장치(20)에 장착되기 전, 또는 메인 테스트 장치(20)에 장착된 후 주기적으로 동기화 테스트를 수행하여, 메모리 소자로 입력되는 테스트 신호들이 서로 동기화되도록 보정하여야 한다.Therefore, the test boards 25-1, 25-2,..., 25-n mounted on the main test device 20 are not mounted on the main test device 20, or the main test device 20. After mounting, the synchronization test is periodically performed to correct test signals input to the memory device to be synchronized with each other.

도 2는 종래 메인 테스트 장치(20)에 장착되는 테스트 보드들(25-1, 25- 2,...25-n)의 동기화를 수행하는 장치를 설명하기 위한 도면이다.FIG. 2 is a diagram for describing an apparatus for performing synchronization of test boards 25-1, 25-2,... 25-n mounted in the conventional main test apparatus 20.

도 2를 참고로 살펴보면, 디버그 스테이션(debug station, 50)의 보드 삽입구(51)에 동기화를 수행하고자 하는 테스트 보드(60)와 보정(calibration) 보드(70)를 차례로 삽입한다. 디버그 스테이션(50)의 보드 삽입구(51) 끝 단에서 테스트 보드(60)와 디버그 스테인션은 암/수 소켓(미도시)을 통해 서로 전기적으로 접속된다. 한편, 테스트 보드(60)와 보정 보드(70)는 각각 암소켓(61)과 수소켓(71)을 구비하고 있으며, 암소켓(61)과 수소켓(71)의 체결을 통해 테스트 보드(60)와 보정 보드(70)는 서로 전기적으로 접속된다.Referring to FIG. 2, a test board 60 and a calibration board 70 to be synchronized are sequentially inserted into a board insertion hole 51 of a debug station 50. At the end of the board insert 51 of the debug station 50, the test board 60 and the debug station are electrically connected to each other through a male / female socket (not shown). On the other hand, the test board 60 and the calibration board 70 is provided with a cowcket 61 and the hydrogen ket 71, respectively, the test board 60 through the fastening of the cowcket 61 and the hydrogen ket 71 ) And the correction board 70 are electrically connected to each other.

컴퓨터(80)를 통해 테스트 보드(60)의 동기화를 수행하기 위한 사용자 명령이 입력되는 경우, 사용자 명령에 상응하는 동기화 신호는 디버그 스테이션(50)을 통해 테스트 보드(60)로 입력된다. 즉, 디버그 스테인션(50)은 컴퓨터(80)에서 생성한 동기화 신호를 테스트 보드(60)로 입력시켜 주기 위한 인터페이스로 동작한다. 입력된 동기화 제어 신호는 테스트 보드(60)에 구비되어 있는 다수의 테스트 소자들에 입력되며, 다수의 테스트 소자들은 입력된 동기화 신호에 따른 테스트 신호를 출력한다. 출력된 테스트 신호는 다시 보정 보드(70)를 통해 출력된다. 테스트 보드에는 테스트 신호를 생성하기 위한 다수의 테스트 소자들이 실장되어 있다. 예를 들어, 펄스 구동기(Pulse Driver, PD), IO(Input/Output) 소자 등이 테스트 보드에 장작되어 있다.When a user command for performing synchronization of the test board 60 is input through the computer 80, a synchronization signal corresponding to the user command is input to the test board 60 through the debug station 50. That is, the debug station 50 operates as an interface for inputting the synchronization signal generated by the computer 80 to the test board 60. The input synchronization control signal is input to a plurality of test elements provided in the test board 60, and the plurality of test elements output a test signal according to the input synchronization signal. The output test signal is again output through the calibration board 70. The test board is equipped with a number of test devices for generating test signals. For example, a pulse driver (PD), an input / output (IO) device, and the like are mounted on a test board.

보정 보드(70)에는 각 테스트 소자에서 출력되는 테스트 신호를 측정하기 위한 다수의 출력 단자들이 구비되어 있다. 사용자는 오실로스코프와 같은 신호 측 정 장치를 보정 보드(70)의 출력 단자에 접속시켜 각 테스트 신호를 신호 측정 장치를 통해 모니터링함으로써, 테스트 보드(60)에 실장되어 있는 테스트 소자들이 서로 동기화되었는지 확인할 수 있다.The calibration board 70 is provided with a plurality of output terminals for measuring the test signal output from each test element. The user can check whether the test elements mounted on the test board 60 are synchronized with each other by connecting a signal measuring device such as an oscilloscope to the output terminal of the calibration board 70 and monitoring each test signal through the signal measuring device. have.

도 3은 테스트 보드(60)와 접속되는 종래 보정 보드(70)의 일 예에 대한 회로도를 간략하게 도시하고 있다.3 briefly illustrates a circuit diagram of an example of a conventional calibration board 70 connected to a test board 60.

도 3을 참고로 살펴보면, 테스트 보드(60)에는 다수의 테스트 소자(PD, IO)들이 실장되어 있다. 컴퓨터(80)를 통해 테스트 보드(60)의 동기화를 수행하기 위한 사용자 명령이 입력되는 경우, 컴퓨터(80)는 사용자 명령에 상응하는 동기화 신호를 생성하고 생성한 동기화 신호를 디버그 스테이션(50)을 통해 테스트 보드(60)로 제공한다. Referring to FIG. 3, a plurality of test devices PD and IO are mounted on the test board 60. When a user command for synchronizing the test board 60 is input through the computer 80, the computer 80 generates a synchronization signal corresponding to the user command and transmits the generated synchronization signal to the debug station 50. Through the test board 60 is provided.

컴퓨터(80)에서 생성된 동기화 신호는 테스트 보드(60)에 실장되어 있는 다수의 테스트 소자들이 서로 동기화되었는지 테스트하기 위한 신호로 선택 제어 명령 또는 테스트 신호 출력 명령을 포함한다. 동기화 신호의 선택 제어 명령에 따라 테스트 보드(60)에 실장되어 있는 다수의 테스트 소자들 중 동기화 테스트를 수행하고자 하는 테스트 소자가 선택된다. 또한 동기화 신호의 테스트 신호 출력 명령에 따라 선택된 테스트 소자는 테스트 신호를 출력한다. The synchronization signal generated by the computer 80 is a signal for testing whether a plurality of test elements mounted on the test board 60 are synchronized with each other and includes a selection control command or a test signal output command. According to a control command for selecting a synchronization signal, a test device for performing a synchronization test is selected from among a plurality of test devices mounted on the test board 60. In addition, the test device selected according to the test signal output command of the synchronization signal outputs a test signal.

한편, 보정(Calibration) 보드(70)는 커넥터(C)를 통해 디버그 스테이션(50)에서 테스트 보드(60)의 출력단과 접속되어 있다. 선택된 테스트 보드(60)의 테스트 소자로부터 출력된 테스트 신호는 커넥터(C0)를 통해 보정 보드(70)로 입력된다. 보정 보드(70)는 다수의 릴레이(R)와 하나의 비교부(75)를 구비하고 있으며, 각 테스트 소자와 접속되는 보정 보드(70)의 커넥터(C1)로부터 비교부(75)까지의 라인 길이는 모두 동일하다.On the other hand, the calibration board 70 is connected to the output terminal of the test board 60 in the debug station 50 through the connector (C). The test signal output from the test element of the selected test board 60 is input to the calibration board 70 through the connector C0. The correction board 70 includes a plurality of relays R and one comparison unit 75, and a line from the connector C1 to the comparison unit 75 of the correction board 70 connected to each test element. The lengths are all the same.

동기화 신호의 선택 제어 명령에 따라 온/오프 제어되는 릴레이(R)를 통해 선택된 테스트 소자로부터 출력된 테스트 신호는 비교부(75)로 입력된다. 한편, 선택된 테스트 소자와 동기화되어 있는, 일정 주기를 가지는 구형 파형의 기준 신호가 비교부(75)로 입력된다. 기준 신호는 테스트 소자의 출력단에서 비교부(75)까지의 라인 길이를 감안하여 시간 지연시킨 신호이다. 사용자는 비교부(75)의 출력단에 오실로스코프의 양 단자를 접속시켜 선택된 테스트 소자와 기준 신호가 서로 동기화되었는지 판단하고 선택된 테스트 소자의 테스트 신호에 시간 지연이 있는 경우 이를 보정한다. 테스트 보드(60)에 구비되어 있는 다수의 테스트 소자들에 대해 위와 동일한 동기화 테스트 방법을 반복하여 각 테스트 소자에 대한 동기화를 수행한다.The test signal output from the test element selected through the relay R on / off controlled according to the selection control command of the synchronization signal is input to the comparator 75. On the other hand, the reference signal of a square waveform having a certain period, which is synchronized with the selected test element, is input to the comparator 75. The reference signal is a signal delayed in time in consideration of the line length from the output terminal of the test element to the comparator 75. The user connects both terminals of the oscilloscope to the output terminal of the comparator 75 to determine whether the selected test device and the reference signal are synchronized with each other, and corrects the test signal of the selected test device if there is a time delay. The same synchronization test method is repeated with respect to the plurality of test devices provided in the test board 60 to perform synchronization for each test device.

예를 들어, 선택된 테스트 소자(PD1)의 동기화를 수행하기 위한 동기화 명령에 따라 보정 보드(70)에 구비되어 있는 릴레이들(R1, R2, R3, R4)은 선택적으로 온 제어되어, 선택된 테스트 소자(PD1)로부터 출력된 테스트 신호가 비교부(75)로 입력되도록 한다. 비교부(75)로는 테스트 소자(PD1)로부터 출력된 테스트 신호와 함께 기준 신호가 입력되며, 사용자는 테스트 신호와 기준 신호를 오실로스코프로 모니터링하여 테스트 소자(PD1)의 동기화를 수행할 수 있다. For example, the relays R1, R2, R3, and R4 included in the compensation board 70 are selectively turned on according to a synchronization command for performing synchronization of the selected test device PD1 to select the test device. The test signal output from PD1 is input to the comparator 75. The comparison unit 75 receives a reference signal together with a test signal output from the test device PD1, and a user may monitor the test signal and the reference signal with an oscilloscope to synchronize the test device PD1.

종래 테스트 보드의 동기화를 수행하기 위해서는 디버그 스테이션이라는 별도의 장치와 보정 보드가 필요하였다. 따라서 종래 테스트 보드의 동기화를 수행하기 위해서는 메모리 테스트 시스템의 설치 또는 조립 전 메모리 테스트 시스템에 장착되는 모든 테스트 보드를 디버그 스테이션과 보정 보드를 이용하여 미리 동기화하거나 메모리 테스트 시스템의 사용 중 주기적으로 메모리 테스트 시스템에서 테스트 보드를 분해하여 디버그 스테이션이 구비되어 있는 장소로 운반하여 각 테스트 보드의 동기화를 수행하여야 한다는 불편함이 있었다.Conventional test board synchronization required a separate device called a debug station and a calibration board. Therefore, in order to perform the synchronization of the conventional test board, all test boards mounted on the memory test system before the installation or assembly of the memory test system are synchronized in advance using the debug station and the calibration board, or the memory test system periodically during the use of the memory test system. It was inconvenient to disassemble the test board and transport it to the place where the debug station is provided to perform synchronization of each test board.

또한, 테스트 보드의 동기화를 위하여 별도의 디버그 스테이션과 보정 보드를 사용하여야 하기 때문에, 디버그 스테이션 또는 보정 보드 자체의 시간 지연으로 인해 테스트 보드의 동기화 여부를 정확하게 테스트하기 곤란하다는 문제점이 있다.In addition, since a separate debug station and a calibration board must be used for synchronizing the test board, it is difficult to accurately test whether the test board is synchronized due to a time delay of the debug station or the calibration board itself.

테스트 보드의 동기화는 외부 환경 요인, 조립되는 메모리 테스트 시스템의 다른 보드와 테스트 보드 사이의 상호 연관 요인, 또는 테스트 보드 자체의 요인 등에 의해 조립 완성된 메모리 테스트 시스템에서, 메모리 테스트 시스템이 설치되는 장소에서 수행되는 것이 가장 바람직하다. Synchronization of the test board is performed in a memory test system assembled by an external environmental factor, a correlation factor between another board of the memory test system to be assembled and the test board, or a factor of the test board itself. Most preferably.

본 발명은 위에서 언급한 종래 동기화 방법의 문제점 또는 불편함을 해결하고 가장 바람직하게 테스트 보드의 동기화를 수행할 수 있는 장치를 제공하는 것을 목적으로 하는바, 구체적으로 별도의 디버그 스테이션 또는 보정 보드 없이도 테스 트 보드의 동기화를 수행할 수 있는 장치를 제공하는 것이다.The present invention aims to solve the problems or inconveniences of the conventional synchronization method mentioned above, and most preferably to provide a device capable of performing synchronization of the test board, specifically test without a separate debug station or calibration board. To provide a device that can perform synchronization of the board.

본 발명이 이루고자 하는 다른 목적은 조립 완성된 메모리 테스트 시스템에서 그리고 메모리 테스트 시스템이 설치되는 장소에서 직접 테스트 보드의 동기화를 수행할 수 있는 장치를 제공하는 것이다. Another object of the present invention is to provide an apparatus capable of performing synchronization of a test board directly in an assembled memory test system and at a place where a memory test system is installed.

위에서 설명한 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 메모리 테스트 보드의 동기화 장치는 다수의 테스트 소자의 출력단 각각에 접속되어 있는 제 1 라인과, 제1 라인과 병렬로 다수의 테스트 소자의 출력단 각각에 접속되어 있는 제2 라인 및 다수의 테스트 소자들 중 선택된 2개의 테스트 소자로부터 출력되는 테스트 신호를 제1 라인 또는 제2 라인을 통해 입력받으며 입력된 테스트 신호들의 시간 지연 차이를 비교하는 비교부를 포함하는 것을 특징으로 하는 한다.In order to achieve the object of the present invention described above, a synchronization device of a memory test board according to an embodiment of the present invention includes a first line connected to each output terminal of a plurality of test elements, and a plurality of tests in parallel with the first line. The test signal output from two test elements selected from the second line and the plurality of test elements connected to each output terminal of the device is input through the first line or the second line, and the time delay difference between the input test signals is compared. Characterized in that it comprises a comparison unit.

본 발명의 목적을 달성하기 위하여 본 발명의 제2 실시예에 따른 메모리 테스트 보드의 동기화 장치는 다수의 테스트 소자들 중 선택된 2개의 테스트 소자로부터 출력되는 테스트 신호의 시간 지연 차이를 비교하는 비교부와, 비교한 시간 지연 차이가 선택된 2개의 테스트 소자와 비교부 사이의 거리 차이를 감안하여 결정되는 임계 오차 범위인지 판단하는 판단부 및 판단부의 판단 결과 테스트 신호의 시간 지연 차이가 임계 오차 범위를 벗어나는 경우, 선택된 2개의 테스트 소자들 중 하나의 테스트 소자로부터 출력되는 테스트 신호를 기준 신호로 하여 나머지 다른 하나의 테스트 소자로부터 출력되는 테스트 신호를 기준 신호에 동기화되도록 제어하는 동기화 제어부를 구비하는 것을 특징으로 하는 한다.In order to achieve the object of the present invention, a synchronization device for a memory test board according to a second embodiment of the present invention includes a comparison unit for comparing the time delay difference of the test signal output from two test elements selected from among a plurality of test elements; When the difference in the time delay of the test signal is determined by the determination unit and the determination unit determining whether the compared time delay difference is a threshold error range determined in consideration of the difference in distance between the selected two test elements and the comparison unit. And a synchronization controller configured to control the test signal output from the other test device to be synchronized with the reference signal by using the test signal output from one of the selected two test devices as a reference signal. do.

본 발명에 따른 메모리 테스트 보드의 동기화 장치는 아래와 기술한 다양한 효과를 가진다.The synchronization device of the memory test board according to the present invention has various effects as described below.

첫째, 본 발명에 따른 메모리 테스트 보드의 동기화 장치는 메모리 테스트 시스템에 장착되는 테스트 보드에 간단한 동기화 장치를 추가함으로써, 별도의 디버그 스테이션, 보정 보드 없이도 테스트 보드의 동기화를 수행할 수 있다.First, the synchronization device of the memory test board according to the present invention can perform the synchronization of the test board without a separate debug station and a correction board by adding a simple synchronization device to the test board mounted in the memory test system.

둘째, 본 발명에 따른 메모리 테스트 보드의 동기화 장치는 메모리 테스트 시스템에 장착되는 테스트 보드의 동기화를 조립 완성된 메모리 테스트 시스템에서 그리고 메모리 테스트 시스템이 설치된 장소에서 직접 수행할 수 있다.Second, the synchronization device of the memory test board according to the present invention can directly perform the synchronization of the test board mounted on the memory test system in the assembled memory test system and at the place where the memory test system is installed.

셋째, 본 발명에 따른 메모리 테스트 보드의 동기화 장치는 별도의 디버그 스테이션 또는 보정 보드를 사용하지 않고 메모리 테스트 시스템에서 직접 테스트 보드의 동기화를 수행함으로써 정확하게 테스트 보드의 동기화를 수행할 수 있다Third, the synchronization device of the memory test board according to the present invention can accurately synchronize the test board by performing the synchronization of the test board directly in the memory test system without using a separate debug station or a calibration board.

이하 첨부한 도면을 참고로 본 발명에 따른 메모리 테스트 보드의 동기화 장치를 보다 구체적으로 살펴본다.Hereinafter, a synchronization device of a memory test board according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 일 실시예에 따른 메모리 테스트 보드의 동기화 장치(100)를 도시하고 있다.4 illustrates a synchronization device 100 of a memory test board according to an embodiment of the present invention.

도 4를 참고로 살펴보면, 테스트 보드에 실장되어 있는 다수의 테스트 소자(PD, IO)들 각각의 출력단에는 제1 라인(103)과 제2 라인(105)이 서로 병렬로 접 속되어 있다. 비교부(120)는 제1 라인(103)과 제2 라인(105)을 통해 테스트 소자의 출력단과 접속된다. 바람직하게, 다수의 테스트 소자의 출력단에는 메모리의 측정 파라미터를 측정하기 위한 유닛(110, Parametric Measurement Unit(PMU))을 접속시키기 위한 접속 라인이 구비되어 있으며 제1 라인(103)과 제2 라인(105)은 상기 접속 라인인 것을 특징으로 한다.Referring to FIG. 4, the first line 103 and the second line 105 are connected to each other in parallel at an output terminal of each of the plurality of test devices PD and IO mounted on the test board. The comparator 120 is connected to the output terminal of the test device through the first line 103 and the second line 105. Preferably, the output terminal of the plurality of test elements is provided with a connection line for connecting a unit 110 (Parametric Measurement Unit (PMU)) for measuring the measurement parameters of the memory, the first line 103 and the second line ( 105 is the connection line.

테스트 보드에 실장되어 있는 테스트 소자들의 동기화를 수행하기 위한 사용자 명령이 입력되는 경우, 컴퓨터는 사용자 명령에 상응하는 동기화 신호를 생성하고 생성한 동기화 신호를 테스트 보드로 제공한다. 컴퓨터에서 생성된 동기화 신호는 테스트 보드에 실장되어 있는 다수의 테스트 소자들이 서로 동기화되었는지 테스트하기 위한 신호로 선택 명령 또는 테스트 신호 출력 명령을 포함한다. When a user command for performing synchronization of test elements mounted on the test board is input, the computer generates a synchronization signal corresponding to the user command and provides the generated synchronization signal to the test board. The synchronization signal generated by the computer is a signal for testing whether a plurality of test elements mounted on the test board are synchronized with each other and includes a selection command or a test signal output command.

동기화 신호의 선택 명령에 따라 테스트 보드에 실장되어 있는 다수의 테스트 소자들 중 동기화를 수행하고자 하는 테스트 소자가 선택된다. 동기화 신호의 선택 명령에 따라 다수의 테스트 소자들 중 동기화를 수행하기 위한 2개의 테스트 소자들이 선택된다. 선택된 2개의 테스트 소자들 중 제1 테스트 소자는 기준 테스트 소자로서, 선택된 2개의 테스트 소자들 중 제2 테스트 소자를 제1 테스트 소자에 동기화하기 위한 소자로 사용된다. 동기화를 수행하기 위한 테스트 소자가 선택된 후, 테스트 신호 출력 명령에 따라 선택된 테스트 소자는 테스트 신호를 출력한다. According to the selection command of the synchronization signal, a test device to be synchronized among a plurality of test devices mounted on the test board is selected. According to the selection command of the synchronization signal, two test elements for performing synchronization among a plurality of test elements are selected. The first test element of the two selected test elements is used as a reference test element, and the second test element of the two selected test elements is used as a device for synchronizing with the first test element. After the test device for performing synchronization is selected, the test device selected according to the test signal output command outputs a test signal.

제1 테스트 소자와 제2 테스트 소자로부터 출력된 테스트 신호들은 릴레이(R)를 거쳐 비교부(120)로 입력된다. 테스트 소자의 출력단과 비교부(120)를 접 속하는 제1 라인(103)과 제2 라인(105)의 중간에는 선택적으로 테스트 소자와 비교부(120)를 접속/차단 제어하기 위한 릴레이(R)가 각각 구비되어 있다. 릴레이(R)는 제1 테스트 소자 또는 제2 테스트 소자와 비교부(120)를 접속시키기 위하여 사용자에 의해 수동으로 온/오프 제어되거나 자동으로 온/오프 제어된다. 릴레이(R)를 자동으로 온/오프 제어하는 경우, 릴레이 제어 수단(미도시)을 더 구비하고 있으며 릴레이 제어 수단은 선택 명령에 따라 선택된 제1 테스트 소자와 제2 테스트 소자에서 출력된 테스트 신호가 비교부(120)로 입력되도록 릴레이를 온/오프 제어한다.The test signals output from the first test device and the second test device are input to the comparator 120 through the relay R. A relay R for selectively connecting / blocking the test element and the comparator 120 between the first line 103 and the second line 105 which connect the output terminal of the test element and the comparator 120. Each is provided. The relay R is manually on / off controlled or automatically on / off controlled by a user in order to connect the first test device or the second test device with the comparator 120. In the case of automatically controlling the relay R on / off, a relay control means (not shown) is further provided, and the relay control means includes a test signal output from the first test element and the second test element selected according to the selection command. The relay is controlled to be turned on / off to be input to the comparator 120.

비교부(120)는 입력된 테스트 신호들의 시간 지연 차이를 비교하여 출력한다. 비교부(120)는 선택된 제1 테스트 소자로부터 출력된 제1 테스트 신호와 선택된 제2 테스트 소자로부터 출력된 제2 테스트 신호의 에지를 판단하고 판단한 에지에 기초하여 제1 테스트 신호와 제2 테스트 신호의 시간 지연 차이를 계산한다. 바람직하게, 비교부(120)는 기준 테스트 소자인 제1 테스트 소자로부터 출력되는 제1 테스트 신호를 기준으로 제2 테스트 신호의 시간 지연 차이를 계산한다. The comparator 120 compares the time delay difference between the input test signals and outputs the difference. The comparator 120 determines the edges of the first test signal output from the selected first test device and the second test signal output from the selected second test device and based on the determined edge, the first test signal and the second test signal. Calculate the time delay difference. Preferably, the comparator 120 calculates a time delay difference of the second test signal based on the first test signal output from the first test device which is the reference test device.

제2 테스트 소자의 동기화 이후, 제2 테스트 소자를 제외한 다른 테스트 소자의 동기화를 수행하기 위한 사용자 명령에 따라 기준 테스트 소자로 사용되는 제1 테스트 소자를 그대로 유지하며 다수의 테스트 소자들 중 이미 선택되었던 제2 테스트 소자를 제외한 나머지 테스트 소자를 차례로 선택하여 선택된 테스트 소자와 제1 테스트 소자 사이의 시간 지연 차이를 위에서 설명한 방식과 동일하게 계산한다.After the synchronization of the second test device, the first test device used as the reference test device is maintained according to a user command for performing synchronization of test devices other than the second test device, and has been selected from among the plurality of test devices. The remaining test elements other than the second test element are sequentially selected to calculate a time delay difference between the selected test element and the first test element in the same manner as described above.

바람직하게, 기준 테스트 소자인 제1 테스트 소자로부터 출력되는 테스트 신호는 제1 라인을 통해 비교부(120)로 입력되며, 제1 테스트 소자를 제외한 나머지 선택된 테스트 소자로부터 출력되는 테스트 신호는 제2 라인을 통해 비교부(120)로 입력된다. Preferably, the test signal output from the first test device which is a reference test device is input to the comparator 120 through the first line, and the test signal output from the selected test device except for the first test device is the second line. It is input to the comparison unit 120 through.

각각의 테스트 소자로부터 비교부(120)까지의 제1 라인과 제2 라인의 길이는 서로 상이하다. 따라서 다수의 테스트 소자들이 기준 테스트 소자를 기준으로 서로 동기화되어 있더라도 제1 라인과 제2 라인의 길이 차이로 인해 제1 라인 또는 제2 라인의 길이 차이로 인한 시간 지연 차이가 발생한다. 도 6은 PD1을 기준 테스트 소자로 하는 경우, 각 테스트 소자와 비교부(120) 사이의 제1 라인(103) 또는 제2 라인(105)의 길이 차이로 인해 발생하는 시간 지연의 차이를 도시하고 있다. 사용자는 각 테스트 소자와 비교부(120) 사이의 제1 라인(103) 또는 제2 라인(105)의 길이 차이로 인해 발생되는 시간 지연 차이와 비교부(120)에서 계산된 기준 테스트 소자와 다른 테스트 소자의 시간 지연 차이를 차감하여 각 테스트 소자의 동기화 여부를 판단할 수 있다.The lengths of the first line and the second line from each test element to the comparator 120 are different from each other. Therefore, even if a plurality of test devices are synchronized with each other based on the reference test device, a time delay difference occurs due to a difference in length between the first line and the second line due to the difference in the length of the first line and the second line. FIG. 6 illustrates the difference in time delay caused by the difference in length of the first line 103 or the second line 105 between each test element and the comparator 120 when the PD1 is a reference test element. have. The user is different from the time delay difference caused by the difference in length of the first line 103 or the second line 105 between each test element and the comparison unit 120 and the reference test element calculated by the comparison unit 120. It is possible to determine whether or not each test device is synchronized by subtracting the time delay difference of the test devices.

도 5는 본 발명의 다른 실시예에 따른 메모리 테스트 보드의 동기화 장치(200)를 도시하고 있다.5 illustrates a synchronization device 200 of a memory test board according to another embodiment of the present invention.

도 5를 참고로 살펴보면, 테스트 보드에 실장되어 있는 다수의 테스트 소자(PD, IO)들 각각의 출력단에는 제1 라인(203)과 제2 라인(205)이 서로 병렬로 접속되어 있다. 비교부(220)는 제1 라인(203)과 제2 라인(205)을 통해 테스트 소자의 출력단과 접속된다. 바람직하게, 제1 라인(203)과 제2 라인(205)은 다수의 테 스트 소자와 PMU(210)를 접속시키기 위한 접속 라인인 것을 특징으로 한다.Referring to FIG. 5, a first line 203 and a second line 205 are connected to each other in parallel at an output terminal of each of the plurality of test devices PD and IO mounted on the test board. The comparator 220 is connected to the output terminal of the test device through the first line 203 and the second line 205. Preferably, the first line 203 and the second line 205 are characterized in that the connection line for connecting the plurality of test elements and the PMU (210).

테스트 보드에 실장된 테스트 소자들의 동기화를 수행하기 위한 사용자 명령이 입력되는 경우, 컴퓨터는 사용자 명령에 상응하는 동기화 신호를 생성하고 생성한 동기화 신호를 테스트 보드로 제공한다. 컴퓨터에서 생성된 동기화 신호는 테스트 보드에 실장되어 있는 다수의 테스트 소자들이 서로 동기화되었는지 테스트하기 위한 신호로 선택 명령 또는 테스트 신호 출력 명령을 포함한다. When a user command for performing synchronization of test elements mounted on the test board is input, the computer generates a synchronization signal corresponding to the user command and provides the generated synchronization signal to the test board. The synchronization signal generated by the computer is a signal for testing whether a plurality of test elements mounted on the test board are synchronized with each other and includes a selection command or a test signal output command.

동기화 신호의 선택 명령에 따라 하나의 기준 테스트 소자와 기준 테스트 소자를 제외한 다수의 테스트 보드들 중 기준 테스트 소자에 동기화시키기 위한 테스트 보드가 차례로 선택된다. 동기화 신호의 테스트 신호 출력 명령에 따라 기준 테스트 소자와 선택된 테스트 보드는 각각 테스트 신호를 출력한다. According to the selection command of the synchronization signal, a test board for synchronizing with the reference test device among the plurality of test boards except the reference test device and the reference test device is sequentially selected. According to the test signal output command of the synchronization signal, the reference test element and the selected test board each output a test signal.

기준 테스트 소자와 선택된 테스트 소자로부터 출력된 테스트 신호들은 릴레이(R)를 거쳐 비교부(220)로 입력된다. 테스트 소자의 출력단과 비교부(220)를 접속하는 제1 라인(203)과 제2 라인(205)의 중간에는 선택적으로 테스트 소자와 비교부(220)를 접속 차단 제어하기 위한 릴레이(R)가 각각 구비되어 있다. 릴레이는 기준 테스트 소자와 선택된 테스트 소자로부터 출력되는 테스트 신호가 각각 비교부(220)로 입력되도록 온/오프 제어된다.The test signals output from the reference test device and the selected test device are input to the comparator 220 through the relay R. In the middle of the first line 203 and the second line 205 connecting the output terminal of the test element and the comparison unit 220, a relay R for selectively disconnecting and controlling the test element and the comparison unit 220 is provided. Each is provided. The relay is controlled on / off so that the test signal output from the reference test device and the selected test device are input to the comparator 220, respectively.

비교부(220)는 제1 라인(203)을 통해 기준 테스트 소자로부터 입력된 기준 신호와 제2 라인(205)을 통해 선택된 테스트 소자로부터 차례로 입력된 테스트 신호의 시간 지연 차이를 계산한다. 기준 테스트 소자를 포함한 각각의 테스트 소자로부터 비교부(220)까지의 제1 라인(203)과 제2 라인(205)의 길이는 서로 상이하므 로, 도 6에 도시되어 있는 것과 같이 다수의 테스트 소자들이 서로 동기화되었더라도 제1 라인(203)과 제2 라인(205)의 길이 차이로 인하여 비교부(220)로 입력된 기준 신호와 테스트 신호들 사이에 시간 지연 차이가 발생한다. The comparator 220 calculates a time delay difference between a reference signal input from the reference test device through the first line 203 and a test signal sequentially input from the test device selected through the second line 205. Since the lengths of the first line 203 and the second line 205 from each test element including the reference test element to the comparator 220 are different from each other, as shown in FIG. Although they are synchronized with each other, a time delay difference occurs between the reference signal and the test signals input to the comparator 220 due to the difference in length between the first line 203 and the second line 205.

판단부(230)는 계산한 시간 지연 차이가 기준 테스트 소자와 비교부(220) 사이의 제1 라인(203) 길이, 선택된 테스트 소자와 비교부(220) 사이의 제2 라인(205)의 길이 차이로 인하여 발생하는 시간 지연 차이인지 판단한다. 바람직하게, 판단부(230)는 도 7에 도시되어 있는 것과 같이 기준 신호와 선택된 테스트 소자로부터 출력되는 테스트 신호 사이에 발생하는 시간 지연 차이(T2-T1)가 임계 오차(TH1) 범위 내(T2-T1<TH1)에서 있는지 판단한다. The determination unit 230 determines that the calculated time delay difference is the length of the first line 203 between the reference test device and the comparison unit 220, and the length of the second line 205 between the selected test device and the comparison unit 220. Determine if there is a time delay difference caused by the difference. Preferably, the determination unit 230 is a time delay difference (T2-T1) generated between the reference signal and the test signal output from the selected test element as shown in Figure 7 is within the threshold error (TH1) range (T2) Determine if -T1 <TH1).

동기화 제어부(240)는 판단부(230)의 판단 결과에 따라 기준 신호와 선택된 테스트 소자로부터 출력되는 테스트 신호 사이의 시간 지연 차이가 임계 오차 범위를 벗어나는 경우, 선택된 테스트 소자로부터 출력되는 테스트 신호를 기준 신호에 동기화되도록 제어하는 신호를 생성하여 시간 지연부(250)로 출력한다. 시간 지연부(250)는 동기화 제어부(240)의 동기화 제어 신호에 따라 동기화되지 않은 테스트 소자로부터 출력되는 테스트 신호의 파형을 시간 지연시킨다. 바람직하게, 시간 지연부(250)는 테스트 소자로부터 출력되는 테스트 신호의 파형을 지연시키는 비이너(vernier) 소자 또는 파형 발생기(ALPG) 등이 사용될 수 있다.When the time delay difference between the reference signal and the test signal output from the selected test device is out of the threshold error range according to the determination result of the determination unit 230, the synchronization controller 240 refers to the test signal output from the selected test device. A signal for controlling to be synchronized with the signal is generated and output to the time delay unit 250. The time delay unit 250 delays the waveform of the test signal output from the test device that is not synchronized according to the synchronization control signal of the synchronization controller 240. Preferably, the time delay unit 250 may be a binner element or a waveform generator ALPG or the like that delays the waveform of the test signal output from the test element.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 위에서는 웨이퍼 상태에서 메모리를 테스트하는 시스템에 장착된 테스트 보드의 동기화 장치에 대해 설명하였으나, 본 발명은 패키지 상태에서 메모리를 테스트하는 시스템에 장착되는 테스트 보드들의 동기화를 위해서도 사용될 수 있다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. For example, while the above has described a synchronization device of a test board mounted in a system for testing a memory in a wafer state, the present invention can also be used for synchronization of test boards mounted in a system for testing a memory in a package state. .

따라서, 위에서 설명한 본 발명의 다양한 실시예는 본 발명의 권리범위를 정함에 있어 하나의 참고가 될 뿐이며, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Accordingly, the various embodiments of the present invention described above are only one reference in determining the scope of the present invention, and the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

도 2는 종래 메인 테스트 장치(20)에 장착되는 테스트 보드들의 동기화를 수행하는 장치를 설명하기 위한 도면이다.FIG. 2 is a diagram for describing an apparatus for performing synchronization of test boards mounted on a conventional main test apparatus 20.

도 4는 본 발명의 일 실시예에 따른 메모리 테스트 보드의 동기화 장치를 도시하고 있다.4 illustrates an apparatus for synchronizing a memory test board according to an embodiment of the present invention.

도 5는 본 발명의 다른 실시예에 따른 메모리 테스트 보드의 동기화 장치를 도시하고 있다.5 illustrates a synchronization device of a memory test board according to another embodiment of the present invention.

도 6은 테스트 소자(PD1)를 기준으로 각 테스트 소자와 비교부(120) 사이의 길이 차이로 인해 발생하는 시간 지연의 차이를 도시하고 있다.FIG. 6 illustrates a difference in time delay that occurs due to a difference in length between each test element and the comparator 120 based on the test element PD1.

도 7은 기준 신호와 선택된 테스트 소자로부터 출력되는 테스트 신호의 일 예를 도시하고 있다.7 shows an example of a test signal output from a reference signal and a selected test element.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

10: 컴퓨터 20: 메인 테스트 장치10: computer 20: main test device

30: 테스트 헤더 40: 탐침 스테이션30: test header 40: probe station

50: 디버그 스테이션 60: 테스트 보드50: debug station 60: test board

70: 보정 보드 110, 210: PMU70: calibration board 110, 210: PMU

103, 203: 제1 라인 105, 205: 제2 라인103, 203: first line 105, 205: second line

120, 220: 비교부 230: 판단부120, 220: comparison unit 230: determination unit

240: 동기화 제어부 250: 시간 지연부240: synchronization control unit 250: time delay unit

Claims

An apparatus for synchronizing a time delay between each test signal output from a plurality of test elements mounted on a memory test board to a memory to be tested,

A first line connected to each output end of said plurality of test elements;

A second line connected to each of the output terminals of the plurality of test elements in parallel with the first line; And

And receiving a test signal output from two test elements selected from the plurality of test elements through the first line or the second line, and comparing a time delay difference between the input test signals. Synchronizer of memory test board.

The method of claim 1, wherein the first line and the second line

And a relay for controlling a test device to be synchronized among the plurality of test devices to be selectively connected to the comparison unit.

The method of claim 2, wherein the first line and the second line

A line for connecting the plurality of test elements and a parametric measurement unit for measuring performance parameters of the test elements with each other,

And the comparing unit is connected in parallel with a unit for measuring the performance parameterizer.

A comparison unit comparing a time delay difference between test signals output from two test elements selected from the plurality of test elements;

A determination unit determining whether the compared time delay difference is a threshold error range determined in consideration of a difference in distance between the two selected test elements and the comparison unit; And

When the time delay difference of the test signal is out of the threshold error range as a result of the determination of the determination unit, the test signal output from one of the selected two test elements is used as a reference signal from the other test element. And a synchronization controller configured to control the output test signal to be synchronized with the reference signal.

The method of claim 4, wherein

A first line and a second line are connected to the output terminal of the test element,

And a test signal output from the test element is input to the comparator through the first line or the second line.

The method of claim 5, wherein

The reference signal among the test signals output from the two selected test elements is input to the comparator through the first line, and the remaining test signals are input to the comparator through the second line. Synchronizer on board.

The method of claim 5, wherein on the first line and the second line

The method of claim 5, wherein the first line and the second line

A line for connecting the plurality of test elements and a unit (parametric measurement unit, PMU) for measuring a performance parameter of the test element with each other,

And the comparing unit is connected in parallel with a unit (PMU) for measuring the performance parameters.