KR20090106890A - Method for verification OPC layout - Google Patents

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KR20090106890A KR1020080032284A KR20080032284A KR20090106890A KR 20090106890 A KR20090106890 A KR 20090106890A KR 1020080032284 A KR1020080032284 A KR 1020080032284A KR 20080032284 A KR20080032284 A KR 20080032284A KR 20090106890 A KR20090106890 A KR 20090106890A
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Abstract

PURPOSE: A method for verifying an OPC(Optical Proximity Correction) layout is provided to suppress the detection of a false error. CONSTITUTION: A layout of a target pattern to be transferred on a wafer is designed(201). The OPC of the target pattern layout is performed(203). The layout is simulated through a simulation model(205). A simulation contour of the transferred shape on the wafer is obtained. A correction layout is obtained by attaching a correction polygon of a right triangle to an edge formed by a vertical polygon and a horizontal polygon in the layout of the target pattern(207). A point with the difference above the reference value is detected as the OPC error by matching the simulation contour with the correction layout(209).

Description

광근접효과보정 레이아웃 검증 방법{Method for verification OPC layout}Optical proximity correction layout verification method {Method for verification OPC layout}

본 발명은 반도체 소자에 관한 것으로, 특히, 광근접효과보정(OPC: Optical Proximity Correction)된 레이아웃(layout)을 검증(verification)하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method for verifying an optical proximity correction (OPC) layout.

반도체 소자를 구성하는 회로 패턴의 크기가 축소됨에 따라, 웨이퍼(wafer) 상에 패턴을 전사하는 노광 과정에 광학적 해상력 한계가 발생되고 있다. 광학적 해상력 한계를 극복하여 보다 미세한 패턴을 웨이퍼 상에 보다 정확하게 형성하려는 시도로 광근접접효과보정(OPC) 기술이 적용되고 있다. 웨이퍼 상으로 전사할 목표 패턴의 레이아웃(target pattern layout)을 설계한 후, 노광 과정에 유발될 수 있는 광근접효과(OPE: Optical Proximity Effect)를 고려하여 이러한 광근접효과를 보정하도록 목표 패턴의 레이아웃을 수정하고 있다. As the size of a circuit pattern constituting a semiconductor device is reduced, an optical resolution limit is generated in an exposure process of transferring a pattern onto a wafer. Optical proximity effect correction (OPC) technology is being applied in an attempt to more accurately form finer patterns on wafers by overcoming optical resolution limitations. After designing the target pattern layout to be transferred onto the wafer, the layout of the target pattern is corrected in consideration of the optical proximity effect (OPE) that may be caused during the exposure process. Is modifying.

목표 패턴의 레이아웃을 광근접효과보정한 후, OPC 보정이 이루어진 OPC 레이아웃에 대해서 검증(verification)하는 과정이 OPC 과정에 수반된다. OPC 검증 과정은 OPC된 레이아웃이 설계 시 적용된 디자인 룰(design rule)에 적합한 지, 또는 실제 노광 과정에 적용될 때 패턴 불량이 유발되지 않는 지 여부를 확인하는 과 정이다. 이러한 OPC 검증 과정은 실제 노광 과정을 시뮬레이션(simulation)한 모델(model)을 이용하여 OPC된 레이아웃을 노광 전사 시뮬레이션시키고, 시뮬레이션을 통해 얻어진 결과 컨투어(contour)와 목표 패턴의 레이아웃을 비교하여 결과 컨투어가 목표 패턴의 레이아웃에 부합되는 지 여부를 확인하는 과정으로 수행되고 있다. 즉, 모델 베이스 검증(MBV: Model Base Verification) 과정이 이러한 OPC 검증에 유효하게 이용되고 있다. After the optical proximity effect correction of the layout of the target pattern, a process of verifying the OPC layout on which the OPC correction is performed is involved in the OPC process. The OPC verification process checks whether the OPC layout conforms to the design rules applied in the design or whether pattern defects are not induced when applied to the actual exposure process. This OPC verification process involves exposure transfer simulation of an OPC layout using a model that simulates the actual exposure process, and compares the result contour obtained from the simulation with the layout of the target pattern to obtain a result contour. The process is performed to check whether the layout of the target pattern is met. That is, a model base verification (MBV) process is effectively used for such OPC verification.

이러한 모델 베이스 검증(MBV) 과정은 시뮬레이션 컨투어와 목표 패턴 레이아웃을 매칭(matching)시키고, 매칭 결과 차이가 나는 정도를 검출하여 이러한 차이가 미리 설정된 기준치를 벗어나는 경우 OPC 에러(error)로 검출하고 있다. The model-based verification (MBV) process matches the simulation contour and the target pattern layout, detects the degree of difference in the matching result, and detects the OPC error when the difference deviates from a preset reference value.

도 1은 광근접효과보정 레이아웃을 검증하는 방법을 설명하기 위해서 개략적으로 제시한 도면이다. 도 1을 참조하면, 목표 패턴 레이아웃(110)을 OPC 보정한 레이아웃의 데이터(data)를 시뮬레이션 모델에 입력하여, 노광 전사 과정을 시뮬레이션한다. 시뮬레이션한 결과 컨투어(contour; 120)는, 실제 웨이퍼 상에 OPC 보정된 레이아웃을 노광 전사할 때 얻어질 수 있는 결과 웨이퍼 패턴(wafer pattern), 예컨대, 포토레지스트 패턴(photoresist pattern)의 형상을 대변한다. FIG. 1 is a schematic diagram illustrating a method of verifying a light proximity effect correction layout. Referring to FIG. Referring to FIG. 1, data of a layout obtained by OPC correcting a target pattern layout 110 is input to a simulation model to simulate an exposure transfer process. The simulated result contour 120 represents the shape of the resulting wafer pattern, eg, photoresist pattern, that can be obtained when exposure transfer of an OPC corrected layout onto the actual wafer. .

이러한 시뮬레이션 컨투어(120)를, 도 1에 제시된 바와 같이, 목표 패턴 레이아웃(110)에 매칭시키면, 시뮬레이션 컨투어(120)와 목표 패턴 레이아웃(110)의 차이(d)를 검출할 수 있다. 이러한 차이(d)가 공정 상 허용될 수 있는 기준치 범위 내에 속하면, OPC 레이아웃은 공정 상 적합하게 얻어진 것으로 판단될 수 있다. 반면에, 이러한 차이(d)가 공정 상 허용될 수 있는 기준치(specification value) 범 위를 벗어날 경우, OPC 에러로 판정하게 된다. As shown in FIG. 1, when the simulation contour 120 is matched to the target pattern layout 110, the difference d between the simulation contour 120 and the target pattern layout 110 may be detected. If this difference d falls within a range of acceptable values in the process, the OPC layout can be determined to be appropriately obtained in the process. On the other hand, if this difference (d) is outside the range of specification values that are acceptable in the process, it is determined as an OPC error.

그런데, 패턴이 굴곡되는 벤딩부(bending portion: 130)에서는 이러한 에러 판단이 실질적으로 적합하지 않을 수 있다. 벤딩부(130)는 수직한 폴리곤(polygon)과 수평한 폴리곤이 만나는 접점 부분일 수 있는 데, 이러한 벤딩부(130)에서 시뮬레이션 컨투어(121)는 노광 과정의 해상력 한계나 기타 광학적 영향에 의해서, 90ㅀ의 예리한 각도를 이루지 않고, 완만한 곡선을 이루게 된다. 따라서, 벤딩부(130)에서의 시뮬레이션 컨투어(121)와 목표 패턴 레이아웃(111)의 차이는 실질적으로 허용 기준치 이상으로 측정되게 된다. 따라서, OPC 검증 시 이러한 벤딩부(130)에서 OPC 에러가 유발된 것으로 대부분 판정된다. However, such error determination may not be practically suitable in the bending portion 130 where the pattern is bent. The bending unit 130 may be a contact portion where the vertical polygon and the horizontal polygon meet. In the bending unit 130, the simulation contour 121 may be affected by the resolution limit or other optical effects of the exposure process. It does not have a sharp angle of 90 degrees, but a gentle curve. Therefore, the difference between the simulation contour 121 and the target pattern layout 111 in the bending part 130 is measured to be substantially higher than the allowable reference value. Therefore, it is mostly determined that the OPC error is caused in the bending unit 130 during OPC verification.

그런데, 이러한 벤딩부(130)에서의 레이아웃 차이는 실제 웨이퍼 상의 회로 패턴에 어떠한 전기적인 문제를 유발하지는 않는다. 즉, 시뮬레이션 컨투어(121)와 목표 패턴 레이아웃(111)의 차이가 크게 유발됨에도 불구하고, 이러한 차이는 실질적인 에러(real error)로 판정될 필요가 없는 잘못된 거짓 에러(false error)로 분류되어야 한다. 그런데, 모델 베이스 검증 과정은 단지 레이아웃들 간의 차이를 기준으로 에러 여부를 검출하고 있으므로, 이러한 거짓 에러 부분도 실제 에러로 추출하게 된다. 이러한 거짓 에러를 실제 OPC 에러로 판정하여 OPC된 레이아웃을 다시 보정 또는 수정할 경우, OPC 과정에 소요되는 시간이 증대되고 또한 정확한 OPC 결과 레이아웃을 얻기도 상당히 어렵게 된다. 따라서, 검증 결과의 에러 결과 데이터(data)로부터 이러한 거짓 에러를 분류하여 추출하는 과정이 작업자의 수작업에 의해 수행되고 있다. 이러한 거짓 에러를 분류하는 과정은 상당한 시간과 노력이 요구되는 과정이므로, 검증 시 이러한 거짓 에러를 추출하여 보다 정확한 실제 에러에 대한 검증 데이터를 얻는 방법의 개발이 요구되고 있다. However, the layout difference in the bending part 130 does not cause any electrical problem in the circuit pattern on the actual wafer. That is, although the difference between the simulation contour 121 and the target pattern layout 111 is greatly induced, this difference should be classified as a false false error that does not need to be determined as a real error. However, since the model base verification process detects an error based only on the difference between layouts, the false error part is also extracted as an actual error. When the false error is judged as an actual OPC error, and the OPC layout is corrected or corrected again, the time required for the OPC process is increased, and it is very difficult to obtain an accurate OPC result layout. Therefore, a process of classifying and extracting such a false error from the error result data of the verification result is performed by the manual labor of the operator. Since the process of classifying false errors requires considerable time and effort, development of a method of extracting these false errors during verification and obtaining more accurate verification data on actual errors is required.

본 발명은 광근접효과보정(OPC)된 레이아웃을 검증할 때 거짓 오류(false error)의 검출을 억제할 수 있어 보다 정확한 레이아웃 검증을 구현할 수 있는 방법을 제시하고자 한다. The present invention is to propose a method that can suppress the detection of false errors when verifying the OPC layout to implement a more accurate layout verification.

본 발명의 일 관점은, 웨이퍼 상으로 전사하고자하는 목표 패턴의 레이아웃(layout)을 설계하는 단계; 상기 목표 패턴 레이아웃을 광근접효과보정(OPC)하는 단계; 상기 광근접효과보정(OPC)된 레이아웃을 시뮬레이션 모델(simulation)을 통해 시뮬레이션하여 웨이퍼 상에 전사된 형상의 시뮬레이션 컨투어(contour)를 얻는 단계; 상기 목표 패턴의 레이아웃에서 수직 폴리곤(polygon)과 수평 폴리곤이 만나 이루어지는 모서리 부분에 직각 삼각형의 보정 폴리곤을 부착하여 수정 레이아웃을 얻는 단계; 및 상기 시뮬레이션 컨투어와 상기 수정 레이아웃을 매칭(matching)시켜 차이가 기준치 이상 나는 지점을 광근접효과보정(OPC) 에러(error)로 검출하는 검증 단계를 포함하는 광근접효과보정 레이아웃 검증 방법을 제시한다. One aspect of the present invention includes the steps of designing a layout of a target pattern to be transferred onto a wafer; Optical proximity effect correction (OPC) the target pattern layout; Simulating the optical proximity effect corrected (OPC) layout through a simulation model to obtain a simulation contour of a shape transferred onto a wafer; Obtaining a corrected layout by attaching a corrected polygon of a right triangle to a corner portion where a vertical polygon and a horizontal polygon meet in a layout of the target pattern; And a verification step of matching the simulation contour and the correction layout to detect a point having a difference greater than or equal to a reference value as an optical proximity effect correction (OPC) error. .

상기 보정 폴리곤에 겹쳐지게 직각 삼각형의 제2보정 폴리곤을 추가로 부착하여 상기 수정 레이아웃을 얻는 단계를 더 포함할 수 있다. The method may further include attaching a second correction polygon of a right triangle so as to overlap the correction polygon to obtain the correction layout.

상기 보정 폴리곤의 크기는 상기 모서리 부분을 이루는 상기 수직 폴리곤 또는 상기 수평 폴리곤의 에지 길이(edge length)에 따라 커지게 변화될 수 있다. The size of the correction polygon may vary according to the edge length of the vertical polygon or the horizontal polygon forming the corner portion.

본 발명의 실시예는, 광근접효과보정(OPC)된 레이아웃을 검증할 때 거짓 오류의 검출을 억제할 수 있어 보다 정확한 레이아웃 검증을 구현할 수 있는 방법을 제시할 수 있다. The embodiment of the present invention can suppress the detection of false errors when verifying the OPC layout, and thus can provide a method for implementing more accurate layout verification.

도 2는 본 발명의 실시예에 따른 광근접효과보정 레이아웃(OPC layout)을 검증하는 방법을 설명하기 위해서 제시한 공정 흐름도이다. 도 3 및 도 4는 본 발명의 실시예에 따른 광근접효과보정 레이아웃(OPC layout)을 검증하는 방법을 설명하기 위해서 제시한 도면들이다. 2 is a flowchart illustrating a method of verifying an OPC layout according to an embodiment of the present invention. 3 and 4 are diagrams for explaining a method of verifying an OPC layout according to an embodiment of the present invention.

도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 광근접효과보정(OPC)된 레이아웃을 검증하는 방법은, 웨이퍼(wafer) 상으로 전사하고자하는 목표 패턴의 레이아웃(target pattern layout)을 설계하는 과정(도 2의 201) 이후에 수행된다. 이러한 목표 패턴의 레이아웃은 실제 웨이퍼 상에 구현하고자하는 패턴의 레이아웃으로 설계되며, 도 3에 제시된 바와 같이, 수직 폴리곤(vertical polygon: 301)과 수평 폴리곤(horizontal polygon: 302)을 포함하여 구성될 수 있다. 수직 폴리곤(301)과 수평 폴리곤(302)이 만나 접하는 부분에 모서리 부분(304)이 이루어진다. Referring to FIGS. 2 and 3, a method of verifying an optical proximity effect corrected (OPC) layout according to an embodiment of the present invention may include adjusting a target pattern layout to be transferred onto a wafer. After the design process (201 of FIG. 2). The layout of the target pattern is designed as the layout of the pattern to be implemented on the actual wafer, and as shown in FIG. 3, it may be configured to include a vertical polygon 301 and a horizontal polygon 302. have. An edge portion 304 is formed at a portion where the vertical polygon 301 and the horizontal polygon 302 meet each other.

웨이퍼 상에 전사하고자하는 목표 패턴 레이아웃을 설계한 후, 목표 패턴 레이아웃에 대해 광근접효과보정(OPC)을 수행한다(도 2의 203). OPC 과정은 실제 노광 과정에 유발될 수 있는 광근접효과 등을 고려하여 노광 모델(model)을 구성하고, 경우에 따라 포토레지스트의 노광 및 현상에 대한 시뮬레이션 모델(simulation model)을 또한 구성하여, 이러한 모델을 이용한 모델 베이스(model base) OPC로 수행될 수 있다. 이와 같은 OPC 보정된 레이아웃을 검증하기 위해서, 노광 및 현상 등의 패턴 전사 과정을 시뮬레이션 모델로 모델링(modeling)하고, 시뮬레이션 모델에 OPC 보정된 레이아웃의 데이터(data)를 입력하여 노광 과정을 시뮬레이션한다. 이러한 시뮬레이션 결과는 웨이퍼 상에 전사될 패턴의 형상을 대변하는 시뮬레이션 컨투어(simulation contour; 도 3의 305)로 얻어질 수 있다. After designing the target pattern layout to be transferred onto the wafer, optical proximity effect correction (OPC) is performed on the target pattern layout (203 in FIG. 2). The OPC process constructs an exposure model in consideration of the optical proximity effect that may be caused in the actual exposure process, and in some cases, also configures a simulation model for exposure and development of the photoresist. Model base using model can be performed by OPC. In order to verify the OPC corrected layout, a pattern transfer process such as exposure and development is modeled as a simulation model, and data of the OPC corrected layout is input to the simulation model to simulate the exposure process. This simulation result can be obtained with a simulation contour (305 of FIG. 3) representing the shape of the pattern to be transferred onto the wafer.

이러한 시뮬레이션 컨투어(305)를 검증하는 과정을 수행하기 이전에, 목표 패턴의 레이아웃에서 수직 폴리곤(301)과 수평 폴리곤(302)이 만나 이루어지는 모서리 부분(304)에 직각 삼각형의 보정 폴리곤(303)을 부착한다. 이러한 보정 폴리곤(303)의 크기는 모서리 부분(304)을 이루는 수직 폴리곤(301) 또는 수평 폴리곤(302)의 에지 길이(edge length)에 따라 커지게 변화시킬 수 있다. 즉, 보정 폴리곤(303)의 삼각형의 변의 길이는 이러한 에지 길이에 맞춰 커지거나 작아지게 조절할 수 있다. 이러한 보정 폴리곤(303)의 크기 등을 고려한 데이터(data)는 시뮬레이션 컨투어(305)의 여러 형상을 고려하여 데이터베이스(database)로 구성하여, 경우에 따라 필요한 형상을 데이터베이스로부터 가져와 목표 패턴 레이아웃에 적용시킬 수 있다. Before performing the process of verifying the simulation contour 305, the correction polygon 303 of the right triangle is formed on the corner portion 304 where the vertical polygon 301 and the horizontal polygon 302 meet in the layout of the target pattern. Attach. The size of the correction polygon 303 may vary to be large depending on the edge length of the vertical polygon 301 or the horizontal polygon 302 constituting the corner portion 304. That is, the length of the triangle side of the correction polygon 303 can be adjusted to be larger or smaller in accordance with this edge length. The data in consideration of the size of the correction polygon 303 and the like is composed of a database in consideration of various shapes of the simulation contour 305, and in some cases, the required shape is taken from the database and applied to the target pattern layout. Can be.

이와 같이 보정 폴리곤(303)을 모서리 부분(304)에 부착시킴으로써, 수직 폴리곤(301), 수평 폴리곤(302) 및 보정 폴리곤(303)을 포함하는 수정 레이아웃이 얻어진다. 이러한 수정 레이아웃과 시뮬레이션 컨투어(305)를 도 3에 제시된 바와 같이 매칭(matching)시켜, 상호 간에 차이가 나는 정도를 측정하고, 측정된 차이가 기준치 이상 나는 지점을 광근접효과보정(OPC) 에러(error)로 지정하여 검출한다. 이때, 수정된 레이아웃은 모서리 부분(304)의 레이아웃 형태가 시뮬레이션 컨투어(305) 부분의 형상이 보다 가까워질 수 있다. 이에 따라, OPC 검증 과정에서 이러한 모서리 부분(304)에서 무의미한 거짓 에러(false error)가 검출되는 것을 유효하게 방지할 수 있다. By attaching the correction polygon 303 to the corner portion 304 in this manner, a modified layout including the vertical polygon 301, the horizontal polygon 302 and the correction polygon 303 is obtained. The modified layout and the simulation contour 305 are matched as shown in FIG. 3 to measure the degree of difference between each other, and the point where the measured difference exceeds the reference value is determined by the optical proximity correction (OPC) error ( error). In this case, in the modified layout, the shape of the layout of the edge portion 304 may be closer to the shape of the portion of the simulation contour 305. Accordingly, it is possible to effectively prevent a false false error from being detected at this corner portion 304 in the OPC verification process.

이러한 검출 결과는 도 1을 참조하여 설명한 종래의 경우와 달리 거짓 에러 정보를 포함하고 있지 않으므로, 보다 정확한 OPC 레이아웃 검증 결과를 작업자에게 제공하게 된다. 따라서, OPC 과정에 소요되는 시간을 줄일 수 있고, 또한, 작업자가 분석 및 대응해야할 OPC 에러의 수가 줄어들 수 있으므로, 보다 정확한 OPC 결과를 얻을 수 있다. Unlike the conventional case described with reference to FIG. 1, the detection result does not include false error information, thereby providing the operator with a more accurate OPC layout verification result. Therefore, the time required for the OPC process can be reduced, and the number of OPC errors that an operator must analyze and respond to can be reduced, thereby obtaining more accurate OPC results.

한편, 보정 폴리곤(도 3의 303)은 하나의 직각 삼각형 형상으로 부착될 수 있지만, 경우에 따라, 도 4에 제시된 바와 같이 제1보정 폴리곤(403)에 겹쳐지게 다른 형상의 직각 삼각형의 제2보정 폴리곤(404)을 추가로 부착할 수 있다. 즉, 목표 패턴의 레이아웃에서 수직 폴리곤(401)과 수평 폴리곤(402)이 만나 이루어지는 모서리 부분(406)에 직각 삼각형의 제1보정 폴리곤(403)을 부착한다. 그리고, 제1보정 폴리곤(403)에 겹쳐지게 다른 형상의 제2보정 폴리곤(404)을 부착한다. 이러한 제1 및 제2보정 폴리곤(404)이 부착되어 얻어지는 수정 레이아웃은 모서리 부분(406)의 레이아웃 형태가 시뮬레이션 컨투어(405) 부분의 형상이 보다 가까워질 수 있다. 이에 따라, OPC 검증 과정에서 이러한 모서리 부분(406)에서 무의미한 거짓 에러(false error)가 검출되는 것을 유효하게 방지할 수 있다. Meanwhile, although the correction polygon 303 of FIG. 3 may be attached in one right triangle shape, in some cases, as shown in FIG. 4, the second triangle of the right triangle of another shape overlaps with the first correction polygon 403. The correction polygon 404 can be further attached. That is, the first correction polygon 403 of the right triangle is attached to the corner portion 406 where the vertical polygon 401 and the horizontal polygon 402 meet in the layout of the target pattern. Then, the second correction polygon 404 having a different shape is attached to the first correction polygon 403. In the modified layout obtained by attaching the first and second correction polygons 404, the shape of the layout of the edge portion 406 may be closer to that of the simulation contour 405. Accordingly, it is possible to effectively prevent a false false error from being detected at this corner portion 406 during the OPC verification process.

도 1은 종래의 광근접효과보정 레이아웃(OPC layout)을 검증하는 방법을 설명하기 위해서 개략적으로 제시한 도면이다. FIG. 1 is a schematic diagram for explaining a method of verifying a conventional OPC layout.

도 2는 본 발명의 실시예에 따른 광근접효과보정 레이아웃(OPC layout)을 검증하는 방법을 설명하기 위해서 제시한 공정 흐름도이다. 2 is a flowchart illustrating a method of verifying an OPC layout according to an embodiment of the present invention.

도 3 및 도 4는 본 발명의 실시예에 따른 광근접효과보정 레이아웃(OPC layout)을 검증하는 방법을 설명하기 위해서 제시한 도면들이다. 3 and 4 are diagrams for explaining a method of verifying an OPC layout according to an embodiment of the present invention.

Claims (3)

웨이퍼 상으로 전사하고자하는 목표 패턴의 레이아웃(layout)을 설계하는 단계;Designing a layout of a target pattern to be transferred onto the wafer; 상기 목표 패턴 레이아웃을 광근접효과보정(OPC)하는 단계;Optical proximity effect correction (OPC) the target pattern layout; 상기 광근접효과보정(OPC)된 레이아웃을 시뮬레이션 모델(simulation)을 통해 시뮬레이션하여 웨이퍼 상에 전사된 형상의 시뮬레이션 컨투어(contour)를 얻는 단계;Simulating the optical proximity effect corrected (OPC) layout through a simulation model to obtain a simulation contour of a shape transferred onto a wafer; 상기 목표 패턴의 레이아웃에서 수직 폴리곤(polygon)과 수평 폴리곤이 만나 이루어지는 모서리 부분에 직각 삼각형의 보정 폴리곤을 부착하여 수정 레이아웃을 얻는 단계; 및 Obtaining a corrected layout by attaching a corrected polygon of a right triangle to a corner portion where a vertical polygon and a horizontal polygon meet in a layout of the target pattern; And 상기 시뮬레이션 컨투어와 상기 수정 레이아웃을 매칭(matching)시켜 차이가 기준치 이상 나는 지점을 광근접효과보정(OPC) 에러(error)로 검출하는 검증 단계를 포함하는 광근접효과보정 레이아웃 검증 방법.And a verification step of matching the simulation contour and the correction layout to detect a point having a difference greater than or equal to a reference value as an optical proximity effect correction (OPC) error. 제1항에 있어서, The method of claim 1, 상기 보정 폴리곤에 겹쳐지게 직각 삼각형의 제2보정 폴리곤을 추가로 부착하여 상기 수정 레이아웃을 얻는 단계를 더 포함하는 광근접효과보정 레이아웃 검증 방법. And further attaching a second correction polygon of a right triangle to overlap the correction polygon to obtain the correction layout. 제1항에 있어서, The method of claim 1, 상기 보정 폴리곤의 크기는The size of the correction polygon is 상기 모서리 부분을 이루는 상기 수직 폴리곤 또는 상기 수평 폴리곤의 에지 길이(edge length)에 따라 커지게 변화되는 광근접효과보정 레이아웃 검증 방법. The optical proximity effect correction layout verification method of varying according to an edge length of the vertical polygon or the horizontal polygon forming the corner portion.
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* Cited by examiner, † Cited by third party
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US10255397B2 (en) 2016-03-25 2019-04-09 Samsung Electronics Co., Ltd. Methods of rasterizing mask layout and methods of fabricating photomask using the same
CN112051707A (en) * 2020-09-25 2020-12-08 泉芯集成电路制造(济南)有限公司 Optical proximity effect correction method and device
CN113050365A (en) * 2019-12-27 2021-06-29 中芯国际集成电路制造(上海)有限公司 Optical proximity correction method and system, mask, equipment and medium

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