KR20090105094A - Semiconductor memory apparatus and method of testing thereof - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법에 관한 것으로, 더욱 자세하게는 데이터 마스크 신호를 이용하여 테스트 장치에 비해 더 많은 수의 입출력단자를 갖는 반도체 메모리 장치를 테스트할 수 있도록 한 반도체 메모리 장치의 테스트 방법에 관한 것이다.BACKGROUND OF THE
최근, 반도체 메모리 장치는 기술의 발달에 따라 고집적화, 고속화가 지속적으로 이루어지고 있다. 또한, 반도체 메모리 장치가 다양한 전자 제품에 탑재되어 사용됨에 따라 대량으로 제작되고 있다.In recent years, the semiconductor memory device has been continuously integrated with high speed and high speed according to the development of technology. In addition, as semiconductor memory devices are mounted and used in various electronic products, they are manufactured in large quantities.
반도체 메모리 장치는 다수의 메모리 셀로 구성되어 지정된 어드레스에 해당하는 메모리 셀에 데이터를 기록하는 라이트 동작과 메모리 셀에 기록된 데이터를 판독하는 리드 동작을 수행한다. 따라서, 대량 제작되는 반도체 메모리 장치의 불량률을 낮추기 위해 반도체 메모리 장치의 실제 동작 상황에 맞춰 메모리 셀에 라이트(write) 동작 및 리드(read) 동작이 정상적으로 수행되는지 검사하는 노멀 입출력 테스트(normal I/O test)를 시행한다.The semiconductor memory device is composed of a plurality of memory cells and performs a write operation for writing data in a memory cell corresponding to a specified address and a read operation for reading data written in the memory cell. Therefore, in order to reduce the defective rate of mass-fabricated semiconductor memory devices, a normal I / O test that checks whether a write operation and a read operation are normally performed on a memory cell in accordance with an actual operation situation of the semiconductor memory device. test).
반도체 메모리 장치를 검사하는 테스트 장치의 입출력단자의 수가 반도체 메모리 장치의 입출력단자의 수에 비해 적을 경우 테스트 장치와 반도체 메모리 장치 사이의 원활한 데이터 교환을 위해 테스트 장치의 입출력단자를 추가적으로 제작하려면 추가 비용이 발생하는 문제점이 있었다.If the number of input / output terminals of the test device for inspecting the semiconductor memory device is smaller than the number of input / output terminals of the semiconductor memory device, additional cost is required to manufacture additional input / output terminals of the test device for smooth data exchange between the test device and the semiconductor memory device. There was a problem that occurred.
따라서, 본 발명은 반도체 메모리 장치보다 더 적은 수의 입출력단자를 갖는 테스트 장치의 경우 입출력단자의 추가 없이 데이터 마스크 신호를 이용하여 반도체 메모리 장치와 테스트 장치 사이에 신호 교환이 원활히 이루어질 수 있도록 한 반도체 메모리 장치의 테스트 방법을 개시한다.Therefore, in the case of a test device having fewer input / output terminals than a semiconductor memory device, the semiconductor memory can be easily exchanged between the semiconductor memory device and the test device by using a data mask signal without adding an input / output terminal. A test method of the device is disclosed.
이를 위해 본 발명의 실시예는 제1 마스크신호 및 제2 마스크신호에 응답하여 반도체 메모리 장치의 제1 입출력패드부 및 제2 입출력패드부를 각각 인에이블시키는 제1단계와, 상기 제1 입출력패드부 및 제2 입출력패드부와 테스트 장치의 입출력단자 사이에 데이터신호를 상호 교환하는 제2단계를 포함하여 이루어지는 반도체 메모리 장치의 테스트 방법을 제공한다.To this end, an embodiment of the present invention provides a first step of enabling a first input / output pad unit and a second input / output pad unit of a semiconductor memory device in response to a first mask signal and a second mask signal, and the first input / output pad unit. And a second step of exchanging data signals between the second input / output pad unit and the input / output terminal of the test apparatus.
본 발명의 실시예에서, 상기 제1 입출력패드부 및 제2 입출력패드부에 포함된 전체 입출력패드의 수는 상기 테스트 장치의 입출력단자의 수보다 더 많은 것이 바람직하다.In an embodiment of the present invention, it is preferable that the total number of input / output pads included in the first input / output pad unit and the second input / output pad unit is larger than the number of input / output terminals of the test apparatus.
본 발명의 실시예에서, 상기 제1단계에서 상기 테스트 장치는 상기 제1 입출력패드부 및 제2 입출력패드부와 상기 입출력단자 사이의 데이터신호의 전송 방향에 따라 상기 제1 마스크신호 및 제2 마스크신호를 출력하는 것이 바람직하다.In an embodiment of the present invention, the test apparatus may include the first mask signal and the second mask according to a transmission direction of a data signal between the first input / output pad unit and the second input / output pad unit and the input / output terminal. It is desirable to output a signal.
그리고, 본 발명의 실시예는 제1 마스크신호에 응답하여 인에이블되어 테스트 장치와 데이터신호를 교환하는 제1 입출력패드부와, 제2 마스크신호에 응답하여 인에이블되어 상기 테스트 장치와 데이터신호를 교환하는 제2 입출력패드부를 포함하여 구성되는 반도체 메모리 장치를 제공한다.In an embodiment of the present invention, a first input / output pad unit is enabled in response to a first mask signal and exchanges a data signal with a test device, and is enabled in response to a second mask signal to provide a test signal and a data signal. A semiconductor memory device including a second input / output pad unit to be replaced is provided.
본 발명의 실시예에서, 상기 테스트 장치는 상기 제1 마스크신호를 출력하는 제1 출력단자와, 상기 제2 마스크신호를 출력하는 제2 출력단자와, 데이터신호가 입출력되는 다수의 입출력단자를 포함하여 구성된다.In an embodiment of the present invention, the test apparatus includes a first output terminal for outputting the first mask signal, a second output terminal for outputting the second mask signal, and a plurality of input / output terminals for inputting and outputting a data signal. It is configured by.
본 발명의 실시예에서, 상기 제1 입출력패드부는 상기 제1 마스크신호를 입력받는 제1 입력패드와, 상기 입출력단자와 연결되어 데이터신호를 상호 교환하는 다수의 입출력패드로 구성된다.In an embodiment of the present invention, the first input / output pad part includes a first input pad receiving the first mask signal and a plurality of input / output pads connected to the input / output terminals to exchange data signals with each other.
본 발명의 실시예에서, 상기 제2 입출력패드부는 상기 제2 마스크신호를 입력받는 제2 입력패드와, 상기 입출력단자와 연결되어 데이터신호를 상호 교환하는 다수의 입출력패드로 구성된다.In an embodiment of the present invention, the second input / output pad unit includes a second input pad receiving the second mask signal, and a plurality of input / output pads connected to the input / output terminals to exchange data signals with each other.
본 발명의 실시예에서, 상기 제1 입출력패드부 및 제2 입출력패드부에 포함된 전체 입출력패드의 수는 상기 테스트 장치의 입출력단자의 수보다 더 많은 것이 바람직하다.In an embodiment of the present invention, it is preferable that the total number of input / output pads included in the first input / output pad unit and the second input / output pad unit is larger than the number of input / output terminals of the test apparatus.
본 발명의 실시예에서, 상기 테스트 장치로 데이터신호를 전송하는 경우 상기 제1 입출력패드부 및 제2 입출력패드부는 상기 제1 마스크신호와 제2 마스크신호에 응답하여 선택적으로 인에이블되는 것이 바람직하다.In an exemplary embodiment of the present invention, when the data signal is transmitted to the test apparatus, the first input / output pad unit and the second input / output pad unit may be selectively enabled in response to the first mask signal and the second mask signal. .
본 발명의 실시예에서, 상기 제1 입출력패드부 및 제2 입출력패드부는 각각 데이터신호가 입출력되는 제1 내지 제8 입출력패드로 구성된다.In an embodiment of the present invention, the first input / output pad unit and the second input / output pad unit are respectively configured of first to eighth input / output pads through which data signals are input and output.
본 발명의 실시예에서, 제1구동모드에서 상기 제1 마스크신호 및 제2 마스크신호에 응답하여 제1데이터신호 및 제2데이터신호를 상기 제1 입출력패드부 및 제2 입출력패드부에 선택적으로 전달하는 입출력패드 제어부가 추가적으로 구비되는 것이 바람직하다.In an exemplary embodiment of the present invention, the first data signal and the second data signal may be selectively transmitted to the first input / output pad unit and the second input / output pad unit in response to the first mask signal and the second mask signal in a first driving mode. It is preferable that an input / output pad control unit for transmitting is additionally provided.
본 발명의 실시예에서, 상기 제1구동모드는 DDR구동모드인 것이 바람직하다.In an embodiment of the present invention, the first driving mode is preferably a DDR driving mode.
본 발명의 실시예에서, 상기 제1데이터신호 및 제2데이터신호는 리드 동작에 의해 메모리 셀에서 판독된 신호인 것이 바람직하다.In an embodiment of the present invention, it is preferable that the first data signal and the second data signal are signals read from a memory cell by a read operation.
본 발명의 실시예에서, 상기 입출력패드 제어부는 상기 제1 마스크신호 및 제2 마스크신호에 응답하여 제1 인에이블신호 및 제2 인에이블신호를 생성하는 제어부와, 상기 제1데이터신호 및 제2데이터신호를 입력받아 상기 제1 인에이블신호 및 제2 인에이블신호에 응답하여 선택적으로 상기 제1 입출력패드부 및 제2 입출력패드부에 전달하는 신호전달부를 포함하여 구성된다.In an embodiment of the present disclosure, the input / output pad controller may include a controller configured to generate a first enable signal and a second enable signal in response to the first mask signal and the second mask signal, and the first data signal and the second enable signal. And a signal transfer unit configured to receive a data signal and selectively transmit the data signal to the first enable signal and the second enable signal, and selectively transmit the data signal to the first input / output pad unit and the second input / output pad unit.
또한, 본 발명의 실시예는 제1 마스크신호 및 제2 마스크신호에 응답하여 제1데이터신호 및 제2데이터신호를 선택적으로 전달하는 입출력패드 제어부와, 상기 제1데이터신호를 전달받아 테스트 장치로 출력하는 제1 입출력패드부와, 상기 제2데이터신호를 전달받아 상기 테스트 장치로 출력하는 제2 입출력패드부를 포함하여 구성되는 반도체 메모리 장치를 제공한다.In addition, the embodiment of the present invention and the input and output pad control unit for selectively transmitting the first data signal and the second data signal in response to the first mask signal and the second mask signal, and receives the first data signal to the test device A semiconductor memory device includes a first input / output pad unit for outputting a second input / output pad unit for receiving the second data signal and outputting the second data signal to the test apparatus.
본 발명의 실시예에서, 상기 테스트 장치는 상기 제1 마스크신호를 출력하는 제1 출력단자와, 상기 제2 마스크신호를 출력하는 제2 출력단자와, 상기 데이터신 호가 입출력되는 다수의 입출력단자를 포함하여 구성된다.In an embodiment of the present invention, the test apparatus may include a first output terminal for outputting the first mask signal, a second output terminal for outputting the second mask signal, and a plurality of input / output terminals for inputting and outputting the data signal. It is configured to include.
본 발명의 실시예에서, 상기 제1 입출력패드부 및 제2 입출력패드부에 포함된 전체 입출력패드의 수는 상기 입출력단자의 수보다 더 많은 것이 바람직하다.In an embodiment of the present invention, it is preferable that the total number of input / output pads included in the first input / output pad unit and the second input / output pad unit is larger than the number of the input / output terminals.
본 발명의 실시예에서, 상기 제1데이터신호 및 제2데이터신호는 리드 동작에 의해 메모리 셀에서 판독된 신호인 것이 바람직하다.In an embodiment of the present invention, it is preferable that the first data signal and the second data signal are signals read from a memory cell by a read operation.
본 발명의 실시예에서, 상기 입출력패드 제어부는 DDR구동모드시 인에이블되어 구동되는 것이 바람직하다.In an embodiment of the present invention, the input / output pad control unit is preferably enabled and driven in the DDR driving mode.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.
도1은 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법을 설명하기 위해 반도체 메모리 장치 및 테스트 장치를 도시한 도면이며, 도2a는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법 중 라이트 동작시 입출력 파형을 보인 도면이고, 도2b는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법 중 리드 동작시 입출력 파형을 보인 도면이다.1 is a view illustrating a semiconductor memory device and a test device for explaining a test method of a semiconductor memory device according to an embodiment of the present invention, and FIG. FIG. 2B illustrates input and output waveforms during operation, and FIG. 2B illustrates input and output waveforms during a read operation of a test method of a semiconductor memory device according to an exemplary embodiment of the present invention.
반도체 메모리 장치(1)는 도1에 도시된 바와 같이, 제1 데이터 마스크 신호(DM0)에 응답하여 입출력이 제어되는 제1 입출력패드부(11)와, 제2 데이터 마스크 신호(DM1)에 응답하여 입출력이 제어되는 제2 입출력패드부(12)를 포함하여 구성된다.As illustrated in FIG. 1, the
그리고, 테스트 장치(2)는 제1 데이터 마스크 신호(DM0)를 출력하는 제1출력단자(PDM0)와, 제2 데이터 마스크 신호(DM1)를 출력하는 제2 출력단자(PDM1)와, 반도체 메모리 장치(1)의 제1 입출력패드부(11) 및 제2 입출력패드부(12)와 연결된 제1 내지 제8 입출력단자(P0∼P7)를 포함하여 구성된다.The
제1 입출력패드부(11)는 제1 데이터 마스크 신호(DM0)를 입력받는 제1 입력패드(DMQ0)와, 테스트 장치(2)의 제1 내지 제8 입출력단자(P0∼P7)와 각각 연결된 제1 내지 제8 입출력패드(DQ0∼DQ7)를 포함하여 구성된다.The first input /
제2 입출력패드부(12)는 제2 데이터 마스크 신호(DM1)를 입력받는 제2 입력패드(DMQ1)와, 테스트 장치(2)의 제1 내지 제8 입출력단자(P0∼P7)와 각각 연결된 제9 내지 제16 입출력패드(DQ8∼DQ15)를 포함하여 구성된다.The second input /
즉, 테스트 장치(2)의 제1 내지 제8 입출력 단자(P0∼P7)는 반도체 메모리 장치(1)의 제1 입출력패드부(11) 및 제2 입출력패드부(12)에 중복적으로 연결된다.That is, the first to eighth input / output terminals P0 to P7 of the
이와 같이 구성된 반도체 메모리 장치(1)와 테스트 장치(2)의 동작을 도2a 및 도2b를 참조하여 설명하면 다음과 같다.The operations of the
반도체 메모리 장치(1)는 테스트 장치(2)로부터 데이터신호를 전송받아 라이트 동작을 수행하고, 리드 동작을 수행하여 판독된 데이터신호를 테스트 장치(2)로 전송한다. 테스트 장치(2)는 반도체 메모리 장치(1)와 데이터신호를 상호 교환하여 반도체 메모리 장치(1)의 오동작 여부를 판단한다.The
먼저, 반도체 메모리 장치(1)의 라이트 동작은 다음과 같다.First, the write operation of the
제1 데이터 마스크 신호(DM0) 및 제2 데이터 마스크 신호(DM1)가 로우레벨인 경우 제1 입출력패드부(11) 및 제2 입출력패드부(12)는 각각 인에이블된다. 도2a에 도시된 바와 같이, 제1 데이터 마스크 신호(DM0) 및 제2 데이터 마스크 신호(DM1)가 로우레벨인 경우 테스트 장치(2)에서 출력된 데이터신호는 제1 입출력패드부(11) 및 제2 입출력패드부(12)에 각각 입력된다. 따라서, 제1 내지 제8 입출력 단자(P0∼P7)는 하이레벨이 되고, 제1 내지 제8 입출력패드(DQ0∼DQ7) 및 제9 내지 제15 입출력패드(DQ8∼DQ15)도 마찬가지로 하이레벨이 된다.When the first data mask signal DM0 and the second data mask signal DM1 are at a low level, the first input /
다음, 반도체 메모리 장치(1)의 리드 동작은 다음과 같다.Next, the read operation of the
반도체 메모리 장치(1)의 제1 내지 제15 입출력패드(DQ0∼DQ15)의 수가 테스트 장치(2)의 제1 내지 제8 입출력단자(P0∼P7)의 수에 비해 많으므로, 테스트 장치(2)는 제1 내지 제8 입출력패드(DQ0∼DQ7)와 제9 내지 제15 입출력패드(DQ8∼DQ15)로부터 선택적으로 데이터신호를 입력받는다.Since the number of the first to fifteenth input / output pads DQ0 to DQ15 of the
도2b에 도시된 바와 같이, 제1 데이터 마스크 신호(DM0)가 로우레벨이고, 제2 데이터 마스크 신호(DM1)가 하이레벨인 경우 제1 입출력패드부(11)만 인에이블되어 제1 내지 제8 입출력패드(DQ0∼DQ7)에서 출력된 데이터신호는 제1 내지 제8 입출력단자(P0∼P7)에 입력된다. 따라서, 제1 내지 제8 입출력단자(P0∼P7) 및 제1 내지 제8 입출력패드(DQ0∼DQ7)는 하이레벨이 된다.As shown in FIG. 2B, when the first data mask signal DM0 is at a low level and the second data mask signal DM1 is at a high level, only the first input /
다음, 제1 데이터 마스크 신호(DM0)가 하이레벨이고, 제2 데이터 마스크 신호(DM1)가 로우레벨인 경우 제2 입출력패드부(12)만 인에이블되어 제9 내지 제15 입출력패드(DQ8∼DQ15)에서 출력된 데이터신호는 제1 내지 제8 입출력단자(P0∼P7)에 입력된다. 따라서, 제1 내지 제8 입출력단자(P0∼P7) 및 제9 내지 제15 입출력 패드(DQ8∼DQ15)는 하이레벨이 된다.Next, when the first data mask signal DM0 is at a high level and the second data mask signal DM1 is at a low level, only the second input /
이와 같이, 반도체 메모리 장치(1)와 테스트 장치(2) 사이의 데이터신호 교환시 제1 데이터 마스크 신호(DM0)와 제2 데이터 마스크 신호(DM1)에 의해 제1 입출력패드부(11) 및 제2 입출력패드부(12)를 선택적으로 인에이블시킨다.As described above, when the data signal is exchanged between the
한편, 반도체 메모리 장치(1)는 JEDEC 스펙에 따라 DDR구동모드에서 리드 구동시 데이터 마스크 기능이 제공되지 않기 때문에 앞서 설명한 방법으로 제1 입출력패드부(11) 및 제2 입출력패드부(12)를 선택적으로 인에이블시킬 수 없다. 따라서, DDR구동모드의 리드 구동시에도 제1 데이터 마스크 신호(DM0) 및 제2 데이터 마스크 신호(DM1)를 이용하여 제1 입출력패드부(11) 및 제2 입출력패드부(12)를 통해 제1데이터신호(DATA[0:7]) 및 제2데이터신호(DATA[8:15])를 선택적으로 출력할 수 있는 패드입출력 제어부를 제공한다.On the other hand, since the
도3은 본 발명의 실시예에 따른 DDR구동모드의 리드 동작시 입출력패드를 제어하는 입출력패드 제어부를 보인 도면이고, 도4a 및 도4b는 각각 도3의 제1제어부 및 제2제어부의 구성을 보인 회로도이며, 도5a 및 도5b는 각각 도3의 제1 신호전달부 및 제2 신호전달부의 구성을 보인 회로도이다.3 is a view illustrating an input / output pad controller for controlling an input / output pad during a read operation of a DDR driving mode according to an exemplary embodiment of the present invention, and FIGS. 4A and 4B illustrate the first and second controllers of FIG. 3. 5A and 5B are circuit diagrams showing the configuration of the first signal transmission section and the second signal transmission section in Fig. 3, respectively.
도3에 도시된 바와 같이, 입출력패드 제어부는 제1 데이터 마스크 신호(DM0), 제2 데이터 마스크 신호(DM1) 및 DDR구동모드신호(DDR_EN)에 응답하여 제1 인에이블신호(ENB1) 및 제2 인에이블신호(ENB2)를 생성하는 제어부(13)와, 제1데이터신호(DATA[0:7]) 및 제2데이터신호(DATA[8:15])를 입력받아 제1 인에이블신호(ENB1) 및 제2 인에이블신호(ENB2)에 응답하여 제1 입출력패드부(11) 및 제2 입 출력패드부(12)에 선택적으로 전달하는 신호전달부(14)를 포함하여 구성된다.As illustrated in FIG. 3, the input / output pad controller may include the first enable signal ENB1 and the first enable signal in response to the first data mask signal DM0, the second data mask signal DM1, and the DDR driving mode signal DDR_EN. The
제어부(13)는 제1제어부(131) 및 제2제어부(132)로 구성된다.The
제1제어부(131)는 제1 데이터 마스크 신호(DM0) 및 DDR구동모드신호(DDR_EN)에 응답하여 구동되는 제1구동부(231)와, 제1구동부(231)에 의해 노드(nd1)에 생성된 신호를 래치하는 제1래치부(232)와, 제1래치부(232)에 래치된 신호를 반전시켜 제1 인에이블신호(ENB1)를 생성하는 인버터(IV5)를 포함하여 구성된다.The
제2제어부(132)는 제2 데이터 마스크 신호(DM1) 및 DDR구동모드신호(DDR_EN)에 응답하여 구동되는 제2구동부(233)와, 제2구동부(233)에 의해 노드(nd3)에 생성된 신호를 래치하는 제2래치부(234)와, 제2래치부(234)에 래치된 신호를 반전시켜 제2 인에이블신호(ENB2)를 생성하는 인버터(IV10)를 포함하여 구성된다.The
신호전달부(14)는 제1신호전달부(141) 및 제2신호전달부(142)로 구성된다.The
제1신호전달부(141)는 제1데이터신호(DATA[0:7])를 입력받아 제1 인에이블신호(ENB1)에 응답하여 제1 입출력패드부(11)로 전달하는 제1 전달게이트부(241)를 포함하여 구성된다.The first
제2신호전달부(142)는 제2데이터신호(DATA[8:15])를 입력받아 제2 인에이블신호(ENB2)에 응답하여 제2 입출력패드부(12)로 전달하는 제2 전달게이트부(242)를 포함하여 구성된다.The second
이와 같이 구성된 입출력패드 제어부의 동작을 살펴보면 다음과 같다.The operation of the input / output pad controller configured as described above is as follows.
반도체 메모리 장치(1)에서 테스트 장치(2)로 데이터신호(DATA[0:15])를 전송하는 경우 테스트 장치(2)에서 출력되는 제1 데이터 마스크 신호(DM0) 및 제2 데 이터 마스크 신호(DM1)의 위상은 서로 반대이다. 따라서, 제1제어부(131) 및 제2제어부(132)는 각각 제1 데이터 마스크 신호(DM0) 및 제2 데이터 마스크 신호(DM1)를 입력받아 서로 반대 위상인 제1 인에이블신호(ENB1) 및 제2 인에이블신호(ENB2)를 각각 생성한다. 즉, 제1신호전달부(141) 및 제2신호전달부(142) 중 어느 하나만 인에이블된다.When the data signal DATA [0:15] is transmitted from the
보다 자세하게는, 도4a에 도시된 바와 같이, 제1제어부(131)의 낸드게이트(ND1)는 제1 데이터 마스크 신호(DM0) 및 DDR구동모드신호(DDR_EN)를 입력받아 부정논리곱 연산하여 노드(nd2)에 신호를 생성한다. NMOS트랜지스터(NM1)는 노드(nd2)의 신호에 응답하여 노드(nd1)에 신호를 생성한다. DDR구동모드신호(DDR_EN)가 하이레벨인 경우 제1 데이터 마스크 신호(DM0)가 로우레벨이면, 노드(nd1)는 NMOS트랜지스터(NM1)에 의해 로우레벨이 되어 제1래치부(232)에 래치되며, 제1 인에이블신호(ENB1)는 로우레벨로 인에이블된다. 여기서, DDR구동모드에서 DDR구동모드신호(DDR_EN)는 하이레벨로 설정된다.More specifically, as shown in FIG. 4A, the NAND gate ND1 of the
다음, 도5a에 도시된 바와 같이, 제1신호전달부(141)의 제1 전달게이트부(241)는 제1데이터신호(DATA[0:7])를 입력받아 인에이블된 제1 인에이블신호(ENB1)에 응답하여 제1 입출력패드부(11)로 전달한다.Next, as shown in FIG. 5A, the first
제2제어부(132)는 제1제어부(131)와 동일하게 동작하며, 제2신호전달부(142)는 제1신호전달부(141)와 동일하게 동작한다.The
제1제어부(131) 및 제2제어부(132)에 입력되는 제1 데이터 마스크 신호(DM0) 및 제2 데이터 마스크 신호(DM1)는 서로 위상이 반대인 신호이므로, 제1 인에이블 신호(ENB1)와 제2 인에이블신호(ENB2) 중 어느 하나만 인에이블된다. 따라서, 제1신호전달부(141)에 입력된 제1데이터신호(DATA[0:7])와 제2신호전달부(142)에 입력된 제2데이터신호(DATA[8:15]) 중 어느 하나만 선택적으로 제1 입출력패드부(11) 또는 제2 입출력패드부(12)로 전달된다.Since the first data mask signal DM0 and the second data mask signal DM1 input to the
도1은 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법을 설명하기 위해 반도체 메모리 장치 및 테스트 장치를 도시한 도면이다.1 is a diagram illustrating a semiconductor memory device and a test device for explaining a test method of a semiconductor memory device according to an exemplary embodiment of the present invention.
도2a는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법 중 라이트 동작시 입출력 파형을 보인 도면이다.2A is a diagram illustrating input and output waveforms during a write operation of a test method of a semiconductor memory device according to an exemplary embodiment of the present invention.
도2b는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법 중 리드 동작시 입출력 파형을 보인 도면이다.2B is a view illustrating input and output waveforms during a read operation of a test method of a semiconductor memory device according to an exemplary embodiment of the present invention.
도3은 본 발명의 실시예에 따른 DDR구동모드의 리드 동작시 입출력패드를 제어하는 입출력패드 제어부를 보인 도면이다.3 is a block diagram illustrating an input / output pad controller for controlling an input / output pad during a read operation of a DDR driving mode according to an exemplary embodiment of the present invention.
도4a는 도3의 제1제어부의 구성을 보인 회로도이다.FIG. 4A is a circuit diagram illustrating a configuration of the first control unit of FIG. 3.
도4b는 도3의 제2제어부의 구성을 보인 회로도이다.4B is a circuit diagram illustrating a configuration of the second control unit of FIG. 3.
도5a는 도3의 제1 신호전달부의 구성을 보인 회로도이다.FIG. 5A is a circuit diagram illustrating a configuration of the first signal transmission unit of FIG. 3.
도5b는 도3의 제2 신호전달부의 구성을 보인 회로도이다.FIG. 5B is a circuit diagram illustrating a configuration of the second signal transmission unit of FIG. 3.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
DM0: 제1 데이터 마스크 신호 DM1: 제2 데이터 마스크 신호DM0: first data mask signal DM1: second data mask signal
DDR_EN: DDR구동모드신호 ENB1: 제1 인에이블신호DDR_EN: DDR drive mode signal ENB1: first enable signal
ENB2: 제2 인에이블신호 131: 제1제어부ENB2: second enable signal 131: first controller
132: 제2제어부 141: 제1 신호전달부132: second control unit 141: first signal transmission unit
142: 제2 신호전달부142: second signal transmission unit
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US9245651B2 (en) | 2013-07-15 | 2016-01-26 | Samsung Electronics Co., Ltd. | Memory device for masking read data and a method of testing the same |
KR20170140933A (en) * | 2016-06-14 | 2017-12-22 | 에스케이하이닉스 주식회사 | Comparison circuit and semiconductor device |
-
2008
- 2008-04-01 KR KR1020080030350A patent/KR100961200B1/en not_active IP Right Cessation
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