KR100961200B1 - Data output control circuit - Google Patents

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Abstract

본 발명은 제1 및 제2 마스크신호에 응답하여 선택적으로 인에이블되는 제1 및 제2 인에이블신호를 생성하되, 상기 제1 및 제2 인에이블신호는 DDR 구동모드가 아닌 경우 모두 인에이블되는 제어부와, 상기 제1 및 제2 인에이블신호에 응답하여 제1 및 제2 데이터신호를 제1 및 제2 출력데이터신호로 전달하는 신호전달부를 포함하는 데이터출력제어회로를 제공한다.The present invention generates first and second enable signals that are selectively enabled in response to the first and second mask signals, wherein both of the first and second enable signals are enabled when not in the DDR driving mode. And a control unit and a signal transfer unit configured to transfer first and second data signals as first and second output data signals in response to the first and second enable signals.

데이터 마스크, DDR, 테스트, 입출력, 패드 Data Mask, DDR, Test, I / O, Pad

Description

데이터출력제어회로{DATA OUTPUT CONTROL CIRCUIT}Data output control circuit {DATA OUTPUT CONTROL CIRCUIT}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 자세하게는 데이터출력제어회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a data output control circuit.

최근, 반도체 메모리 장치는 기술의 발달에 따라 고집적화, 고속화가 지속적으로 이루어지고 있다. 또한, 반도체 메모리 장치가 다양한 전자 제품에 탑재되어 사용됨에 따라 대량으로 제작되고 있다.In recent years, the semiconductor memory device has been continuously integrated with high speed and high speed according to the development of technology. In addition, as semiconductor memory devices are mounted and used in various electronic products, they are manufactured in large quantities.

반도체 메모리 장치는 다수의 메모리 셀로 구성되어 지정된 어드레스에 해당하는 메모리 셀에 데이터를 기록하는 라이트 동작과 메모리 셀에 기록된 데이터를 판독하는 리드 동작을 수행한다. 따라서, 대량 제작되는 반도체 메모리 장치의 불량률을 낮추기 위해 반도체 메모리 장치의 실제 동작 상황에 맞춰 메모리 셀에 라이트(write) 동작 및 리드(read) 동작이 정상적으로 수행되는지 검사하는 노멀 입출력 테스트(normal I/O test)를 시행한다.The semiconductor memory device is composed of a plurality of memory cells and performs a write operation for writing data in a memory cell corresponding to a specified address and a read operation for reading data written in the memory cell. Therefore, in order to reduce the defective rate of mass-fabricated semiconductor memory devices, a normal I / O test that checks whether a write operation and a read operation are normally performed on a memory cell in accordance with an actual operation situation of the semiconductor memory device. test).

반도체 메모리 장치를 검사하는 테스트 장치의 입출력단자의 수가 반도체 메모리 장치의 입출력단자의 수에 비해 적을 경우 테스트 장치와 반도체 메모리 장치 사이의 원활한 데이터 교환을 위해 테스트 장치의 입출력단자를 추가적으로 제작하려면 추가 비용이 발생하는 문제점이 있었다.If the number of input / output terminals of the test device for inspecting the semiconductor memory device is smaller than the number of input / output terminals of the semiconductor memory device, additional cost is required to manufacture additional input / output terminals of the test device for smooth data exchange between the test device and the semiconductor memory device. There was a problem that occurred.

따라서, 본 발명은 반도체 메모리 장치보다 더 적은 수의 입출력단자를 갖는 테스트 장치의 경우 입출력단자의 추가 없이 데이터 마스크 신호를 이용하여 반도체 메모리 장치와 테스트 장치 사이에 신호 교환이 원활히 이루어질 수 있도록 한 데이터출력제어회로를 개시한다.Therefore, in the case of a test apparatus having a smaller number of input / output terminals than the semiconductor memory apparatus, the data output enables a smooth exchange of signals between the semiconductor memory apparatus and the test apparatus using a data mask signal without adding an input / output terminal. Start the control circuit.

이를 위해 본 발명은 제1 및 제2 마스크신호에 응답하여 선택적으로 인에이블되는 제1 및 제2 인에이블신호를 생성하되, 상기 제1 및 제2 인에이블신호는 DDR 구동모드가 아닌 경우 모두 인에이블되는 제어부와, 상기 제1 및 제2 인에이블신호에 응답하여 제1 및 제2 데이터신호를 제1 및 제2 출력데이터신호로 전달하는 신호전달부를 포함하는 데이터출력제어회로를 제공한다.To this end, the present invention generates first and second enable signals that are selectively enabled in response to the first and second mask signals, but the first and second enable signals are both in the non-DDR driving mode. A data output control circuit including a control unit that is enabled and a signal transfer unit that transfers first and second data signals as first and second output data signals in response to the first and second enable signals.

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이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도1은 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법을 설명하기 위해 반도체 메모리 장치 및 테스트 장치를 도시한 도면이며, 도2a는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법 중 라이트 동작시 입출력 파형을 보인 도면이고, 도2b는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법 중 리드 동작시 입출력 파형을 보인 도면이다.1 is a view illustrating a semiconductor memory device and a test device for explaining a test method of a semiconductor memory device according to an exemplary embodiment of the present invention, and FIG. 2A illustrates a write method of the test method of the semiconductor memory device according to an exemplary embodiment of the present invention. FIG. 2B illustrates input and output waveforms during operation, and FIG. 2B illustrates input and output waveforms during a read operation of a test method of a semiconductor memory device according to an exemplary embodiment of the present invention.

반도체 메모리 장치(1)는 도1에 도시된 바와 같이, 제1 데이터 마스크 신호(DM0)에 응답하여 입출력이 제어되는 제1 입출력패드부(11)와, 제2 데이터 마스크 신호(DM1)에 응답하여 입출력이 제어되는 제2 입출력패드부(12)를 포함하여 구성된다.As illustrated in FIG. 1, the semiconductor memory device 1 responds to a first input / output pad unit 11 in which input / output is controlled in response to a first data mask signal DM0, and a second data mask signal DM1. And a second input / output pad unit 12 in which input / output is controlled.

그리고, 테스트 장치(2)는 제1 데이터 마스크 신호(DM0)를 출력하는 제1출력단자(PDM0)와, 제2 데이터 마스크 신호(DM1)를 출력하는 제2 출력단자(PDM1)와, 반도체 메모리 장치(1)의 제1 입출력패드부(11) 및 제2 입출력패드부(12)와 연결된 제1 내지 제8 입출력단자(P0∼P7)를 포함하여 구성된다.The test apparatus 2 includes a first output terminal PDM0 for outputting a first data mask signal DM0, a second output terminal PDM1 for outputting a second data mask signal DM1, and a semiconductor memory. The first input / output terminals P0 to P7 connected to the first input / output pad unit 11 and the second input / output pad unit 12 of the apparatus 1 are configured.

제1 입출력패드부(11)는 제1 데이터 마스크 신호(DM0)를 입력받는 제1 입력패드(DMQ0)와, 테스트 장치(2)의 제1 내지 제8 입출력단자(P0∼P7)와 각각 연결된 제1 내지 제8 입출력패드(DQ0∼DQ7)를 포함하여 구성된다.The first input / output pad unit 11 is connected to the first input pad DMQ0 receiving the first data mask signal DM0 and the first to eighth input / output terminals P0 to P7 of the test device 2, respectively. The first to eighth input / output pads DQ0 to DQ7 are included.

제2 입출력패드부(12)는 제2 데이터 마스크 신호(DM1)를 입력받는 제2 입력패드(DMQ1)와, 테스트 장치(2)의 제1 내지 제8 입출력단자(P0∼P7)와 각각 연결된 제9 내지 제16 입출력패드(DQ8∼DQ15)를 포함하여 구성된다.The second input / output pad unit 12 is connected to the second input pad DMQ1 receiving the second data mask signal DM1 and the first to eighth input / output terminals P0 to P7 of the test device 2, respectively. The ninth to sixteenth input / output pads DQ8 to DQ15 are included.

즉, 테스트 장치(2)의 제1 내지 제8 입출력 단자(P0∼P7)는 반도체 메모리 장치(1)의 제1 입출력패드부(11) 및 제2 입출력패드부(12)에 중복적으로 연결된다.That is, the first to eighth input / output terminals P0 to P7 of the test device 2 are connected to the first input / output pad unit 11 and the second input / output pad unit 12 of the semiconductor memory device 1 in duplicate. do.

이와 같이 구성된 반도체 메모리 장치(1)와 테스트 장치(2)의 동작을 도2a 및 도2b를 참조하여 설명하면 다음과 같다.The operations of the semiconductor memory device 1 and the test device 2 configured as described above will be described with reference to FIGS. 2A and 2B.

반도체 메모리 장치(1)는 테스트 장치(2)로부터 데이터신호를 전송받아 라이트 동작을 수행하고, 리드 동작을 수행하여 판독된 데이터신호를 테스트 장치(2)로 전송한다. 테스트 장치(2)는 반도체 메모리 장치(1)와 데이터신호를 상호 교환하여 반도체 메모리 장치(1)의 오동작 여부를 판단한다.The semiconductor memory device 1 receives a data signal from the test device 2, performs a write operation, and performs a read operation to transmit the read data signal to the test device 2. The test device 2 exchanges data signals with the semiconductor memory device 1 to determine whether the semiconductor memory device 1 is malfunctioning.

먼저, 반도체 메모리 장치(1)의 라이트 동작은 다음과 같다.First, the write operation of the semiconductor memory device 1 is as follows.

제1 데이터 마스크 신호(DM0) 및 제2 데이터 마스크 신호(DM1)가 로우레벨인 경우 제1 입출력패드부(11) 및 제2 입출력패드부(12)는 각각 인에이블된다. 도2a에 도시된 바와 같이, 제1 데이터 마스크 신호(DM0) 및 제2 데이터 마스크 신호(DM1)가 로우레벨인 경우 테스트 장치(2)에서 출력된 데이터신호는 제1 입출력패드부(11) 및 제2 입출력패드부(12)에 각각 입력된다. 따라서, 제1 내지 제8 입출력 단자(P0∼P7)는 하이레벨이 되고, 제1 내지 제8 입출력패드(DQ0∼DQ7) 및 제9 내지 제15 입출력패드(DQ8∼DQ15)도 마찬가지로 하이레벨이 된다.When the first data mask signal DM0 and the second data mask signal DM1 are at a low level, the first input / output pad unit 11 and the second input / output pad unit 12 are enabled, respectively. As shown in FIG. 2A, when the first data mask signal DM0 and the second data mask signal DM1 are at a low level, the data signal output from the test apparatus 2 may be divided into the first input / output pad unit 11 and the first input / output pad unit 11. It is input to the 2nd input / output pad part 12, respectively. Accordingly, the first to eighth input / output terminals P0 to P7 are at the high level, and the first to eighth input / output pads DQ0 to DQ7 and the ninth to fifteenth input / output pads DQ8 to DQ15 are similarly at a high level. do.

다음, 반도체 메모리 장치(1)의 리드 동작은 다음과 같다.Next, the read operation of the semiconductor memory device 1 is as follows.

반도체 메모리 장치(1)의 제1 내지 제15 입출력패드(DQ0∼DQ15)의 수가 테스트 장치(2)의 제1 내지 제8 입출력단자(P0∼P7)의 수에 비해 많으므로, 테스트 장치(2)는 제1 내지 제8 입출력패드(DQ0∼DQ7)와 제9 내지 제15 입출력패드(DQ8∼DQ15)로부터 선택적으로 데이터신호를 입력받는다.Since the number of the first to fifteenth input / output pads DQ0 to DQ15 of the semiconductor memory device 1 is larger than the number of the first to eighth input / output terminals P0 to P7 of the test device 2, the test apparatus 2 may be used. ) Selectively receives data signals from the first to eighth input / output pads DQ0 to DQ7 and the ninth to fifteenth input / output pads DQ8 to DQ15.

도2b에 도시된 바와 같이, 제1 데이터 마스크 신호(DM0)가 로우레벨이고, 제2 데이터 마스크 신호(DM1)가 하이레벨인 경우 제1 입출력패드부(11)만 인에이블되어 제1 내지 제8 입출력패드(DQ0∼DQ7)에서 출력된 데이터신호는 제1 내지 제8 입출력단자(P0∼P7)에 입력된다. 따라서, 제1 내지 제8 입출력단자(P0∼P7) 및 제1 내지 제8 입출력패드(DQ0∼DQ7)는 하이레벨이 된다.As shown in FIG. 2B, when the first data mask signal DM0 is at a low level and the second data mask signal DM1 is at a high level, only the first input / output pad unit 11 is enabled and thus, the first to the first to first ones. 8 Data signals output from the input / output pads DQ0 to DQ7 are input to the first to eighth input / output terminals P0 to P7. Therefore, the first to eighth input / output terminals P0 to P7 and the first to eighth input / output pads DQ0 to DQ7 become high levels.

다음, 제1 데이터 마스크 신호(DM0)가 하이레벨이고, 제2 데이터 마스크 신호(DM1)가 로우레벨인 경우 제2 입출력패드부(12)만 인에이블되어 제9 내지 제15 입출력패드(DQ8∼DQ15)에서 출력된 데이터신호는 제1 내지 제8 입출력단자(P0∼P7)에 입력된다. 따라서, 제1 내지 제8 입출력단자(P0∼P7) 및 제9 내지 제15 입출력 패드(DQ8∼DQ15)는 하이레벨이 된다.Next, when the first data mask signal DM0 is at a high level and the second data mask signal DM1 is at a low level, only the second input / output pad unit 12 is enabled and the ninth to fifteenth input / output pads DQ8 to The data signal output from DQ15) is input to the first to eighth input / output terminals P0 to P7. Therefore, the first to eighth input / output terminals P0 to P7 and the ninth to fifteenth input / output pads DQ8 to DQ15 become high levels.

이와 같이, 반도체 메모리 장치(1)와 테스트 장치(2) 사이의 데이터신호 교환시 제1 데이터 마스크 신호(DM0)와 제2 데이터 마스크 신호(DM1)에 의해 제1 입출력패드부(11) 및 제2 입출력패드부(12)를 선택적으로 인에이블시킨다.As described above, when the data signal is exchanged between the semiconductor memory device 1 and the test device 2, the first input / output pad unit 11 and the first data mask signal DM0 and the second data mask signal DM1 are connected. 2 Enable the input / output pad unit 12 selectively.

한편, 반도체 메모리 장치(1)는 JEDEC 스펙에 따라 DDR구동모드에서 리드 구동시 데이터 마스크 기능이 제공되지 않기 때문에 앞서 설명한 방법으로 제1 입출력패드부(11) 및 제2 입출력패드부(12)를 선택적으로 인에이블시킬 수 없다. 따라서, DDR구동모드의 리드 구동시에도 제1 데이터 마스크 신호(DM0) 및 제2 데이터 마스크 신호(DM1)를 이용하여 제1 입출력패드부(11) 및 제2 입출력패드부(12)를 통해 제1데이터신호(DATA[0:7]) 및 제2데이터신호(DATA[8:15])를 선택적으로 출력할 수 있는 패드입출력 제어부를 제공한다.On the other hand, since the semiconductor memory device 1 does not provide a data mask function during read driving in the DDR driving mode according to the JEDEC specification, the semiconductor memory device 1 uses the first input / output pad unit 11 and the second input / output pad unit 12 as described above. It cannot be selectively enabled. Therefore, even during the read driving of the DDR driving mode, the first data mask signal DM0 and the second data mask signal DM1 may be used through the first input / output pad unit 11 and the second input / output pad unit 12. A pad input / output control unit capable of selectively outputting one data signal DATA [0: 7] and a second data signal DATA [8:15] is provided.

도3은 본 발명의 실시예에 따른 DDR구동모드의 리드 동작시 입출력패드를 제어하는 데이터출력제어회로의 회로도이고, 도4a 및 도4b는 각각 도3의 제1제어부 및 제2제어부의 구성을 보인 회로도이며, 도5a 및 도5b는 각각 도3의 제1 신호전달부 및 제2 신호전달부의 구성을 보인 회로도이다.FIG. 3 is a circuit diagram of a data output control circuit controlling an input / output pad during a read operation of a DDR driving mode according to an exemplary embodiment of the present invention. FIGS. 4A and 4B illustrate the configuration of the first control unit and the second control unit of FIG. 5A and 5B are circuit diagrams showing the configuration of the first signal transmission section and the second signal transmission section in Fig. 3, respectively.

도3에 도시된 바와 같이, 데이터출력제어회로는 제1 데이터 마스크 신호(DM0), 제2 데이터 마스크 신호(DM1) 및 DDR구동모드신호(DDR_EN)에 응답하여 제1 인에이블신호(ENB1) 및 제2 인에이블신호(ENB2)를 생성하는 제어부(13)와, 제1데이터신호(DATA[0:7]) 및 제2데이터신호(DATA[8:15])를 입력받아 제1 인에이블신호(ENB1) 및 제2 인에이블신호(ENB2)에 응답하여 제1 입출력패드부(11) 및 제2 입출력패드부(12)에 선택적으로 전달하는 신호전달부(14)를 포함하여 구성된다. As shown in FIG. 3, the data output control circuit may include the first enable signal ENB1 and the first data mask signal DM0, the second data mask signal DM1, and the DDR driving mode signal DDR_EN. A first enable signal by receiving the control unit 13 generating the second enable signal ENB2 and the first data signal DATA [0: 7] and the second data signal DATA [8:15]. And a signal transfer unit 14 selectively transferring the first input / output pad unit 11 and the second input / output pad unit 12 in response to the ENB1 and the second enable signal ENB2.

제어부(13)는 제1제어부(131) 및 제2제어부(132)로 구성된다.The control unit 13 is composed of a first control unit 131 and a second control unit 132.

제1제어부(131)는 제1 데이터 마스크 신호(DM0) 및 DDR구동모드신호(DDR_EN)에 응답하여 구동되는 제1구동부(231)와, 제1구동부(231)에 의해 노드(nd1)에 생성된 신호를 래치하는 제1래치부(232)와, 제1래치부(232)에 래치된 신호를 반전시켜 제1 인에이블신호(ENB1)를 생성하는 인버터(IV5)를 포함하여 구성된다.The first controller 131 is generated in the node nd1 by the first driver 231 driven in response to the first data mask signal DM0 and the DDR drive mode signal DDR_EN, and the first driver 231. And a first latch portion 232 for latching the received signal, and an inverter IV5 for inverting the signal latched by the first latch portion 232 to generate the first enable signal ENB1.

제2제어부(132)는 제2 데이터 마스크 신호(DM1) 및 DDR구동모드신호(DDR_EN)에 응답하여 구동되는 제2구동부(233)와, 제2구동부(233)에 의해 노드(nd3)에 생성된 신호를 래치하는 제2래치부(234)와, 제2래치부(234)에 래치된 신호를 반전시켜 제2 인에이블신호(ENB2)를 생성하는 인버터(IV10)를 포함하여 구성된다.The second controller 132 is generated in the node nd3 by the second driver 233 driven in response to the second data mask signal DM1 and the DDR driving mode signal DDR_EN, and the second driver 233. And a second latch unit 234 for latching the received signal, and an inverter IV10 for inverting the signal latched by the second latch unit 234 to generate the second enable signal ENB2.

신호전달부(14)는 제1신호전달부(141) 및 제2신호전달부(142)로 구성된다.The signal transfer unit 14 includes a first signal transfer unit 141 and a second signal transfer unit 142.

제1신호전달부(141)는 제1데이터신호(DATA[0:7])를 입력받아 제1 인에이블신호(ENB1)에 응답하여 제1 입출력패드부(11)로 전달하는 제1 전달게이트부(241)를 포함하여 구성된다.The first signal transfer unit 141 receives the first data signal DATA [0: 7] and transfers the first transfer gate to the first input / output pad unit 11 in response to the first enable signal ENB1. It is comprised including the part 241.

제2신호전달부(142)는 제2데이터신호(DATA[8:15])를 입력받아 제2 인에이블신호(ENB2)에 응답하여 제2 입출력패드부(12)로 전달하는 제2 전달게이트부(242)를 포함하여 구성된다.The second signal transfer unit 142 receives the second data signal DATA [8:15] and transfers it to the second input / output pad unit 12 in response to the second enable signal ENB2. It is configured to include a portion 242.

이와 같이 구성된 데이터출력제어회로의 동작을 살펴보면 다음과 같다.The operation of the data output control circuit configured as described above is as follows.

반도체 메모리 장치(1)에서 테스트 장치(2)로 데이터신호(DATA[0:15])를 전송하는 경우 테스트 장치(2)에서 출력되는 제1 데이터 마스크 신호(DM0) 및 제2 데 이터 마스크 신호(DM1)의 위상은 서로 반대이다. 따라서, 제1제어부(131) 및 제2제어부(132)는 각각 제1 데이터 마스크 신호(DM0) 및 제2 데이터 마스크 신호(DM1)를 입력받아 서로 반대 위상인 제1 인에이블신호(ENB1) 및 제2 인에이블신호(ENB2)를 각각 생성한다. 즉, 제1신호전달부(141) 및 제2신호전달부(142) 중 어느 하나만 인에이블된다.When the data signal DATA [0:15] is transmitted from the semiconductor memory device 1 to the test device 2, the first data mask signal DM0 and the second data mask signal output from the test device 2. The phases of DM1 are opposite to each other. Accordingly, the first controller 131 and the second controller 132 receive the first data mask signal DM0 and the second data mask signal DM1, respectively, and have a first enable signal ENB1 and a phase opposite to each other. The second enable signal ENB2 is generated, respectively. That is, only one of the first signal transmission unit 141 and the second signal transmission unit 142 is enabled.

보다 자세하게는, 도4a에 도시된 바와 같이, 제1제어부(131)의 낸드게이트(ND1)는 제1 데이터 마스크 신호(DM0) 및 DDR구동모드신호(DDR_EN)를 입력받아 부정논리곱 연산하여 노드(nd2)에 신호를 생성한다. NMOS트랜지스터(NM1)는 노드(nd2)의 신호에 응답하여 노드(nd1)에 신호를 생성한다. DDR구동모드신호(DDR_EN)가 하이레벨인 경우 제1 데이터 마스크 신호(DM0)가 로우레벨이면, 노드(nd1)는 NMOS트랜지스터(NM1)에 의해 로우레벨이 되어 제1래치부(232)에 래치되며, 제1 인에이블신호(ENB1)는 로우레벨로 인에이블된다. 여기서, DDR구동모드에서 DDR구동모드신호(DDR_EN)는 하이레벨로 설정된다.More specifically, as shown in FIG. 4A, the NAND gate ND1 of the first control unit 131 receives the first data mask signal DM0 and the DDR driving mode signal DDR_EN, and performs a negative logic product on the node. Generate a signal at (nd2). The NMOS transistor NM1 generates a signal at the node nd1 in response to the signal of the node nd2. When the DDR driving mode signal DDR_EN is at a high level. When the first data mask signal DM0 is at a low level, the node nd1 is low level by the NMOS transistor NM1 and latched in the first latch unit 232. The first enable signal ENB1 is enabled at a low level. Here, in the DDR driving mode, the DDR driving mode signal DDR_EN is set to a high level.

다음, 도5a에 도시된 바와 같이, 제1신호전달부(141)의 제1 전달게이트부(241)는 제1데이터신호(DATA[0:7])를 입력받아 인에이블된 제1 인에이블신호(ENB1)에 응답하여 제1 입출력패드부(11)로 전달한다.Next, as shown in FIG. 5A, the first transfer gate unit 241 of the first signal transfer unit 141 receives the first data signal DATA [0: 7] and is enabled for the first enable. The signal is transmitted to the first input / output pad unit 11 in response to the signal ENB1.

제2제어부(132)는 제1제어부(131)와 동일하게 동작하며, 제2신호전달부(142)는 제1신호전달부(141)와 동일하게 동작한다.The second controller 132 operates in the same manner as the first controller 131, and the second signal transmitter 142 operates in the same manner as the first signal transmitter 141.

제1제어부(131) 및 제2제어부(132)에 입력되는 제1 데이터 마스크 신호(DM0) 및 제2 데이터 마스크 신호(DM1)는 서로 위상이 반대인 신호이므로, 제1 인에이블 신호(ENB1)와 제2 인에이블신호(ENB2) 중 어느 하나만 인에이블된다. 따라서, 제1신호전달부(141)에 입력된 제1데이터신호(DATA[0:7])와 제2신호전달부(142)에 입력된 제2데이터신호(DATA[8:15]) 중 어느 하나만 선택적으로 제1 입출력패드부(11) 또는 제2 입출력패드부(12)로 전달된다.Since the first data mask signal DM0 and the second data mask signal DM1 input to the first control unit 131 and the second control unit 132 are opposite in phase to each other, the first enable signal ENB1 may be used. Only one of the and the second enable signal ENB2 is enabled. Accordingly, among the first data signal DATA [0: 7] input to the first signal transmission unit 141 and the second data signal DATA [8:15] input to the second signal transmission unit 142. Only one is selectively transmitted to the first input / output pad unit 11 or the second input / output pad unit 12.

도1은 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법을 설명하기 위해 반도체 메모리 장치 및 테스트 장치를 도시한 도면이다.1 is a diagram illustrating a semiconductor memory device and a test device for explaining a test method of a semiconductor memory device according to an exemplary embodiment of the present invention.

도2a는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법 중 라이트 동작시 입출력 파형을 보인 도면이다.2A is a diagram illustrating input and output waveforms during a write operation of a test method of a semiconductor memory device according to an exemplary embodiment of the present invention.

도2b는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법 중 리드 동작시 입출력 파형을 보인 도면이다.2B is a view illustrating input and output waveforms during a read operation of a test method of a semiconductor memory device according to an exemplary embodiment of the present invention.

도3은 본 발명의 실시예에 따른 DDR구동모드의 리드 동작시 입출력패드를 제어하는 데이터출력제어회로의 회로도이다.3 is a circuit diagram of a data output control circuit controlling an input / output pad during a read operation in the DDR driving mode according to an embodiment of the present invention.

도4a는 도3의 제1제어부의 구성을 보인 회로도이다.FIG. 4A is a circuit diagram illustrating a configuration of the first control unit of FIG. 3.

도4b는 도3의 제2제어부의 구성을 보인 회로도이다.4B is a circuit diagram illustrating a configuration of the second control unit of FIG. 3.

도5a는 도3의 제1 신호전달부의 구성을 보인 회로도이다.FIG. 5A is a circuit diagram illustrating a configuration of the first signal transmission unit of FIG. 3.

도5b는 도3의 제2 신호전달부의 구성을 보인 회로도이다.FIG. 5B is a circuit diagram illustrating a configuration of the second signal transmission unit of FIG. 3.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

DM0: 제1 데이터 마스크 신호 DM1: 제2 데이터 마스크 신호DM0: first data mask signal DM1: second data mask signal

DDR_EN: DDR구동모드신호 ENB1: 제1 인에이블신호DDR_EN: DDR drive mode signal ENB1: first enable signal

ENB2: 제2 인에이블신호 131: 제1제어부ENB2: second enable signal 131: first controller

132: 제2제어부 141: 제1 신호전달부132: second control unit 141: first signal transmission unit

142: 제2 신호전달부142: second signal transmission unit

Claims (19)

제1 및 제2 마스크신호에 응답하여 선택적으로 인에이블되는 제1 및 제2 인에이블신호를 생성하되, 상기 제1 및 제2 인에이블신호는 DDR 구동모드가 아닌 경우 모두 인에이블되는 제어부; 및A controller configured to generate first and second enable signals selectively enabled in response to the first and second mask signals, wherein the first and second enable signals are all enabled when the first and second enable signals are not in the DDR driving mode; And 상기 제1 및 제2 인에이블신호에 응답하여 제1 및 제2 데이터신호를 제1 및 제2 출력데이터신호로 전달하는 신호전달부를 포함하는 데이터출력제어회로.And a signal transfer unit configured to transfer first and second data signals as first and second output data signals in response to the first and second enable signals. 제1항에 있어서, 상기 제어부는The method of claim 1, wherein the control unit 상기 제1 마스크신호 또는 구동모드신호에 응답하여 제1 인에이블신호를 생성하는 제1 제어부; 및A first controller configured to generate a first enable signal in response to the first mask signal or the driving mode signal; And 상기 제2 마스크신호 또는 상기 구동모드신호에 응답하여 제2 인에이블신호를 생성하는 제2 제어부를 포함하는 데이터출력제어회로.And a second controller configured to generate a second enable signal in response to the second mask signal or the driving mode signal. 제2항에 있어서, 상기 제1 제어부는The method of claim 2, wherein the first control unit 상기 제1 마스크신호를 버퍼링하여 노드로 전달하는 버퍼;A buffer for buffering the first mask signal and transferring the first mask signal to a node; 상기 제1 마스크신호와 상기 구동모드신호에 응답하여 상기 노드를 구동하는 구동부;A driving unit driving the node in response to the first mask signal and the driving mode signal; 상기 노드의 신호를 래치하는 래치부를 포함하는 데이터출력제어회로.And a latch portion for latching a signal of the node. 제3항에 있어서, 상기 구동부는 The method of claim 3, wherein the driving unit 상기 제1 마스크신호 및 상기 구동모드신호를 입력받아 논리연산을 수행하는 논리소자; 및A logic element configured to receive the first mask signal and the driving mode signal and perform a logic operation; And 상기 논리소자의 출력신호에 응답하여 상기 노드를 풀다운구동하는 구동소자를 포함하는 데이터출력제어회로.And a driving device to pull down the node in response to an output signal of the logic device. 제2항에 있어서, 상기 제2 제어부는The method of claim 2, wherein the second control unit 상기 제2 마스크신호를 버퍼링하여 노드로 전달하는 버퍼;A buffer that buffers the second mask signal and delivers the second mask signal to a node; 상기 제2 마스크신호와 상기 구동모드신호에 응답하여 상기 노드를 구동하는 구동부;A driving unit driving the node in response to the second mask signal and the driving mode signal; 상기 노드의 신호를 래치하는 래치부를 포함하는 데이터출력제어회로.And a latch portion for latching a signal of the node. 제5항에 있어서, 상기 구동부는 The method of claim 5, wherein the driving unit 상기 제2 마스크신호 및 상기 구동모드신호를 입력받아 논리연산을 수행하는 논리소자; 및A logic element configured to receive the second mask signal and the driving mode signal and perform a logic operation; And 상기 논리소자의 출력신호에 응답하여 상기 노드를 풀다운구동하는 구동소자를 포함하는 데이터출력제어회로.And a driving device to pull down the node in response to an output signal of the logic device. 제1항에 있어서, 상기 신호전달부는The method of claim 1, wherein the signal transmission unit 상기 제1 인에이블신호에 응답하여 제1 데이터신호를 제1 출력데이터신호로 전달하는 제1 신호전달부; 및A first signal transfer unit transferring a first data signal as a first output data signal in response to the first enable signal; And 상기 제2 인에이블신호에 응답하여 제2 데이터신호를 제2 출력데이터신호로 전달하는 제2 신호전달부 를 포함하는 데이터출력제어회로.And a second signal transfer unit configured to transfer a second data signal as a second output data signal in response to the second enable signal. 제7항에 있어서, 상기 제1 신호전달부는The method of claim 7, wherein the first signal transmission unit 제1 데이터신호를 버퍼링하는 버퍼; 및A buffer for buffering the first data signal; And 상기 제1 인에이블신호에 응답하여 상기 버퍼의 출력신호를 래치하여 상기 제1 출력데이터로 전달하는 래치부를 포함하는 데이터출력제어회로.And a latch unit configured to latch an output signal of the buffer and transmit the latched output signal to the first output data in response to the first enable signal. 제7항에 있어서, 상기 제2 신호전달부는The method of claim 7, wherein the second signal transmission unit 제2 데이터신호를 버퍼링하는 버퍼; 및A buffer for buffering the second data signal; And 상기 제2 인에이블신호에 응답하여 상기 버퍼의 출력신호를 래치하여 상기 제2 출력데이터로 전달하는 래치부를 포함하는 데이터출력제어회로.And a latch unit configured to latch an output signal of the buffer and transmit the latched output signal to the second output data in response to the second enable signal. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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