KR20090104316A - 비교기 - Google Patents

비교기 Download PDF

Info

Publication number
KR20090104316A
KR20090104316A KR1020080029683A KR20080029683A KR20090104316A KR 20090104316 A KR20090104316 A KR 20090104316A KR 1020080029683 A KR1020080029683 A KR 1020080029683A KR 20080029683 A KR20080029683 A KR 20080029683A KR 20090104316 A KR20090104316 A KR 20090104316A
Authority
KR
South Korea
Prior art keywords
transistor
current
threshold voltage
comparator
transistors
Prior art date
Application number
KR1020080029683A
Other languages
English (en)
Inventor
김성우
김동수
김범만
최진성
이재섭
Original Assignee
삼성전자주식회사
포항공과대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 포항공과대학교 산학협력단 filed Critical 삼성전자주식회사
Priority to KR1020080029683A priority Critical patent/KR20090104316A/ko
Publication of KR20090104316A publication Critical patent/KR20090104316A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

비교기가 개시된다. 본 비교기는, 입력신호들을 비교하여 상위 문턱전압 및 하위 문턱전압을 갖는 출력신호를 출력하는 비교부, 및, 외부 제어신호에 따라 적응적으로 상위 문턱전압 및 하위 문턱전압을 조정하는 조정부를 포함한다. 이에 따라, 선형적으로 히스테리시스 특성을 조정할 수 있다.
Figure P1020080029683
비교기, 히스테리시스, 문턱전압

Description

비교기{COMPARATOR}
본 발명은 히스테리시스를 갖는 비교기에 관한 것으로, 보다 상세하게는, 연속적인 히스테리시스를 갖도록 조정할 수 있는 히스테리시스 갖는 비교기에 관한 것이다.
비교기는 두 신호를 비교하고 그 차를 증폭하여 '하이' 또는 '로우'을 출력하는 전자회로이다. 그러나 종래의 비교기는 입력신호와 함께 노이즈가 입력단자로 유입될 때, 노이즈에 대한 면역성이 없다는 문제점이 있었다.
이를 해결하기 위한 회로로 히스테리시스 특성이 있는 슈미트 트리거(Schmitt Trigger) 회로를 비교기에 추가하여 사용하였으나, 슈미트 트리거 회로는 그 특성상 상위 문턱전압(Postive Threshold Voltage) 및 하위 문턱전압(Negative Threshold Volatge)을 이용한다. 그러나 이러한 상위 문턱전압 및 하위 문턱전압은 공정의 변화에 민감하다는 단점이 있었다. 따라서 최근에는 비교기 자체에 히스테리시스 특성을 가지도록 설계하고 있다.
히스테리시스 특성을 가지는 비교기는 입력되는 두 신호의 차가 '0' 포인트에서 출력이 '하이'를 유지한 상태에서 입력 전압이 감소하면 출력에 아무런 변화 도 일어나지 않는다. 계속해서 입력전압이 감소하여 입력전압이 하위 기준 전압에 도달하면 '하이'에서 로우'로 떨어지게 된다 그 상태에서 입력 전압이 증가하면' 로우'를 그대로 유지하게 되지만 상위 기준 전압에 도달하게 되면, '로우'에서 '하이'로 천이하게 된다. 히스테리시스 특성이란 상기의 출력 전압이 변하는 포인트가 두 군데, 즉 상위 기준 전압과 하위 기준전압을 가지는 것을 말한다.
종래의 히스테리시스 특성을 갖는 비교기 또한, 주변환경(PVT), 예를 들면, 동작 전압 또는 동작 환경에 따라 상위 문턱전압 및 하위 문턱전압을 조절할 필요가 있다. 그러나 종래의 히스테리시스 특성을 갖는 비교기는 구현된 히스테리시스의 특성 값을 조절하기가 용이하지 않다는 문제점이 있었다.
따라서, 본 발명의 목적은 환경 조건의 변화에 관계없이 일정한 히스테리시스 특성을 갖도록, 적응적으로 히스테리시스 특성을 조정할 수 있는 비교기를 제공하는데 있다.
이상과 같은 목적을 달성하기 위한 본 발명에 의한 비교기는, 입력신호들을 비교하여 상위 문턱전압 및 하위 문턱전압을 갖는 출력신호를 출력하는 비교부, 및 외부 제어신호에 따라 적응적으로 상기 상위 문턱전압 및 상기 하위 문턱전압을 조정하는 조정부를 포함한다.
이 경우, 상기 비교부는, 출력 신호가 로우인 상태에서 상기 입력신호들의 차이가 상기 상위 문턱전압 이상이 되면, 상기 출력 신호를 하이로 출력하고, 상기 출력 신호가 하이인 상태에서 상기 입력신호들의 차이가 상기 하위 문턱전압 이하가 되면, 상기 출력 신호를 로우로 출력하는 것이 바람직하다.
한편, 상기 조정부는, 전류 미러링을 이용하여, 상기 비교부 내부에 흐르는 전류의 크기를 조정하여, 상기 상위 문턱전압 및 하위 문턱전압의 크기를 조정하는 것이 바람직하다.
이 경우, 상기 조정부는, 상기 외부 제어신호를 제어 전류로 변환하는 전압-전류 컨버터, 및, 상기 제어 전류에 의해 제어되며, 상기 비교부에 공급 전류를 제어하는 스위치부를 포함하는 것이 바람직하다.
이 경우, 상기 스위치부는, 상기 제어 전류가 입력되며, 드레인과 게이트가 연결된 제1 트랜지스터, 상기 제어 전류에 대응한 전류가 흐르는 전류미러형 제2 및 제3 트랜지스터, 및, 상기 제2 및 제3 트랜지스터와 각각 캐스케이드 연결되며, 상기 비교부에 공급 전류를 제공하는 크로스 커플형 제4 및 제5 트랜지스터를 포함하는 것이 바람직하다.
이 경우, 상기 제1 내지 제5 트랜지스터는, N-CHANNEL MOSFET으로 구현되는 것이 바람직하다.
한편, 상기 비교부는, 복수의 트랜지스터로 구현되어, 히스테리시스를 갖는 차동 증폭기를 포함하는 것이 바람직하다.
이 경우, 상기 비교부는, 상기 입력신호 중 제1 입력신호에 의해 스위칭 동작하는 제6 트랜지스터, 상기 입력신호 중 제2 입력신호에 의해 스위칭 동작하는 제7 트랜지스터, 및, 상기 제6 및 제7 트랜지스터에 연결되며, 유입되는 공급전류에 따라 스위칭 동작하는 제1 및 제2 트랜지스터부를 포함하는 것이 바람직하다.
이 경우, 상기 제1 트랜지스터부는, 드레인 및 게이트가 상기 제6 트랜지스터의 소스와 연결된 제8 트랜지스터, 및, 게이트가 상기 제8 트랜지스터의 게이트와 연결되며, 드레인이 상기 제7 트랜지스터의 소스와 연결된 제9 트랜지스터를 포함하고, 상기 제2 트랜지스터부는, 드레인 및 게이트가 상기 제7 트랜지스터의 소스와 연결된 제10 트랜지스터, 및, 게이트가 상기 제10 트랜지스터의 게이트와 연결되며, 드레인이 상기 제6 트랜지스터의 소스와 연결된 제11 트랜지스터를 포함하는 것이 바람직하다.
이 경우, 상기 조정부는, 전류 미러링을 이용하여, 상기 제9 트랜지스터 및 상기 제11 트랜지스터에 흐르는 전류의 크기를 조정하여, 상기 상위 문턱전압 및 하위 문턱전압의 크기를 조정하는 것이 바람직하다.
이하 첨부된 도면들을 참조하여 본 발명의 일 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 비교기의 상세 회로도이다.
도 1을 참조하면, 비교기(1000)는 비교부(100) 및 조정부(200)를 포함한다.
비교부(100)는 입력신호들(VIN +, VIN -)을 비교하여 상위 문턱전압과 하위 문턱전압을 갖는 출력신호를 출력한다. 구체적으로, 비교부(100)는 출력 신호가 '로우' 인 상태에서 입력신호들(VIN +, VIN -)의 차이가 상위 문턱전압 이상이 되면 출력신호를 '하이'로 출력하고, 출력 신호가 '하이'인 상태에서 입력신호들(VIN +, VIN -)의 차이가 하위 문턱전압 이하가 되면, 출력 신호를 '로우'로 출력할 수 있다.
그리고 비교부(100)는 복수개의 트랜지스터(M1 내지 M16)로 구현되어, 히스테리시스를 갖는 차동 증폭기(M6 내지 M11)를 포함할 수 있다. 구체적으로, 비교부(100)는 PMOS 트랜지스터들(M6, M7, M12, M14, M16: P-CHANNEL MOSFET), NMOS 트랜지스터들(M8, M9, M10, M11, M13, M15: N-CHANNEL MOSFET) 및 입/출력단을 구비한다.
PMOS 트랜지스터(M12)는 게이트로 외부 바이어스 신호(VBIAS)를 수신한다. 그리고 PMOS 트랜지스터(M12)는 소스를 통해 전원(VDD)에 연결되며, 드레인을 통해 PMOS 트랜지스터(M6, M7)의 소스의 접합점에 연결된다. 구체적으로 PMOS 트랜지스터(M12)는 외부 바이어스 신호(VBIAS)에 대응하여 비교부(100) 내부의 다른 트랜지스터의 동작을 조절한다.
PMOS 트랜지스터(M6) 및 PMOS 트랜지스터(M7)는 각각 게이트로 입력신호(VIN +, VIN -)를 수신하며, PMOS 트랜지스터(M6) 및 PMOS 트랜지스터(M7)의 소스의 접합점은 PMOS 트랜지스터(M12)의 드레인에 연결된다. 구체적으로 PMOS 트랜지스터(M6)는 입력신호 중 제1 입력신호(VIN +)에 대응하여 온(ON)/오프(OFF) 스위칭 동작을 수행한다. 그리고, PMOS 트랜지스터(M7)는 입력신호 중 제2 입력신호(VIN -)에 대응하여 온(ON)/오프(OFF) 스위칭 동작을 수행한다. 여기서 입력신호(VIN +, VIN -)는 서로 위상이 반대인 차동신호쌍(differential signal pair)일 수 있다.
제1 트랜지스터부(M8, M9)는 PMOS 트랜지스터(M6) 및 PMOS 트랜지스터(M7)의 드레인에 연결되며, 유입되는 공급전류에 따라 스위칭 동작을 수행한다. 구체적으로 제1 트랜지스터부(M8, M9)는 NMOS 트랜지스터(M8) 및 NMOS 트랜지스터(M9)으로 구현될 수 있다.
NMOS 트랜지스터(M8)의 게이트 및 드레인은 각각 노드 A를 통해 공통으로 PMOS 트랜지스터(M6)의 드레인에 연결된다. 그리고, NMOS 트랜지스터(M9)는 게이트를 통해 노드 A와 연결되고, 드레인을 통해 노드 B에 연결된다.
제2 트랜지스터부(M10, M11)는 PMOS 트랜지스터(M6) 및 PMOS 트랜지스터(M7)의 드레인에 연결되며, 유입되는 공급전류에 따라 스위칭 동작을 수행한다. 구체적으로 제2 트랜지스터부(M10, M11)는 NMOS 트랜지스터(M10) 및 NMOS 트랜지스터(M11)으로 구현될 수 있다.
NMOS 트랜지스터(M10)의 게이트 및 드레인은 각각 노드 B를 통해 공통으로 PMOS 트랜지스터(M7)의 드레인에 연결된다. 그리고, NMOS 트랜지스터(M11)는 게이트를 통해 노드 A와 연결되고, 드레인을 통해 노드 B에 연결된다.
NMOS 트랜지스터(M13)는 게이트를 통해 노드 B와 연결되며, 드레인을 통해 PMOS 트랜지스터(M25)의 게이트 및 드레인에 공통으로 연결된다. 그리고 NMOS 트랜지스터(M15)는 게이트를 통해 노드 A와 연결되며, 드레인을 통해 PMOS 트랜지스 터(M16)의 드레인에 연결된다.
그리고 PMOS 트랜지스터(M14) 및 PMOS 트랜지스터(M16)는 소스를 통해 전원(VDD)에 연결되며, PMOS 트랜지스터(M14)의 드레인 및 게이트는 NMOS 트랜지스터(M13)의 드레인 및 PMOS 트랜지스터(M16)의 게이트에 공통 연결된다.
그리고 PMOS 트랜지스터(M16)의 드레인 및 NMOS 트랜지스터(M15)의 드레인이 출력단(VOUT)에 연결된다.
조정부(200)는 외부 제어신호(VCONTROL)에 따라 적응적으로 비교부(100)의 상위 문턱전압 및 하위 문턱전압을 조정한다. 구체적으로 조정부(200)는 전류 미러링을 이용하여 비교부(100) 내부에 흐르는 전류의 크기를 조정하여 상위 문턱전압 및 하위 문턱전압의 크기를 조정할 수 있다. 그리고, 조정부(200)는 전압-전류 컨버터(210) 및 스위치부(220)를 포함할 수 있다.
전압-전류 컨버터(210)는 외부 제어신호(VCONTROL)를 제어전류로 변환한다. 구체적으로, 전압-전류 컨버터(210)는 외부 제어신호(VCONTROL)를 입력받아 제어 전류로 변환한다. 또한, 비교기(1000)의 동작상태를 판단하여 기 설정된 상위 문턱전압 및 하위 문턱전압과 현재 상위 문턱전압 및 하위 문턱전압을 비교하여 기 설정된 상위 문턱전압 및 하위 문턱전압을 갖도록 제어 전류를 생성하도록 할 수 있다. 본 실시예에서는 전압-전류 컨버터(210)를 이용하여 외부 제어신호(VCONTROL)를 제어 전류로 변환하여 사용하였지만, 외부 제어신호가 전류 형태인 경우에는 직접 외부 제어신 호가 스위칭부(220)에 입력되도록 구형할 수도 있다.
스위치부(220)는 전압-전류 컨버터(210)의 출력 전류인 제어 전류에 의해서 제어되며, 비교부(100)의 NMOS 트랜지스터(M9) 및 NMOS 트랜지스터(M11)에서 흐르는 전류 양을 제어한다. 구체적으로 스위치부(210)는 다수의 NMOS 트랜지스터(M1 내지 M5)로 구현할 수 있다.
NMOS 트랜지스터(M1)는 게이트 및 드레인을 통해 전압-전류 컨버터(210)에 공통 연결된다. 그리고 NMOS 트랜지스터(M2) 및 NMOS 트랜지스터(M3)는 게이트를 통해 전압-전류 컨버터(210)에 연결된다. 이에 따라, NMOS 트랜지스터(M2) 및 NMOS 트랜지스터(M3)는 전압-전류 컨버터(210)의 제어전류에 대응한 전류가 흐르는 전류 미러형 회로가 된다. 즉, NMOS 트랜지스터(M2) 및 NMOS 트랜지스터(M3)에는 NMOS 트랜지스터(M1)에 대한 복사 전류(current mirror)가 흐르게 된다.
NMOS 트랜지스터(M2)는 드레인을 통해 NMOS 트랜지스터(M4)의 소스에 연결되며, NMOS 트랜지스터(M3)는 드레인을 통해 NMOS 트랜지스터(M5)의 소스에 연결된다.
그리고, NMOS 트랜지스터(M4, M5)는 NMOS 트랜지스터(M2) 및 NMOS 트랜지스터(M3)에 각각 캐스케이드 형식으로 연결되며, 비교부(100)에 공급 전류를 제공하는 크로스 커플형 트랜지스터이다. 구체적으로, NMOS 트랜지스터(M4)의 게이트 및 NMOS 트랜지스터(M5)의 드레인은 비교부(100)의 노드 A에 연결된다. 그리고 NMOS 트랜지스터(M5)의 게이트 및 NMOS 트랜지스터(M4)의 드레인은 비교부(100)의 노드 B에 연결된다. 이와 같은 구성에 의해, NMOS 트랜지스터(M4) 및 NMOS 트랜지스 터(M5)에 흐르는 전류는 각각 NMOS 트랜지스터(M2) 및 NMOS 트랜지스터(M3)에 흐르는 전류와 같으며, 여기에 흐르는 전류는 전압-전류 컨버터(210)의 제어 전류의 크기에 의해 조정된다.
이하, 도 1의 비교기(1000)의 동작을 설명한다.
먼저, 비교부(100)의 입/출력단에 외부 바이어스 신호(VBIAS) 및 제1 입력신호(VIN+)이 제2 입력신호(VIN -)보다 큰 값으로 인가되면, PMOS 트랜지스터(M6) 및 NMOS 트랜지스터(M8)가 턴 온 되고, PMOS 트랜지스터(M7) 및 NMOS 트랜지스터(M10)가 턴 오프 된다.
점차 제2 입력신호(VIN -) 값이 증가하는 경우, PMOS 트랜지스터(M7)가 턴 온 되며, NMOS 트랜지스터(M9) 및 스위칭부(220)의 NMOS 트랜지스터(M14) 또한 턴 온 된다. 그리고 제2 입력신호(VIN -) 값이 증가함에 따라, NMOS 트랜지스터(M7)에 흐르는 전류가 증가하게 된다. 이에 따라, NMOS 트랜지스터(M7)에 흐르는 전류는 NMOS 트랜지스터(M9)의 드레인-소스 전압을 작아지게 되고, NMOS 트랜지스터(M9)의 드레인-소스 전압이 NMOS 트랜지스터(M10)의 게이트-소스 전압과 같아지면, NMOS 트랜지스터(M10)가 턴 온 된다.
그리고, NMOS 트랜지스터(M10)가 턴 온 되면, 이에 따라, NMOS 트랜지스터(M13) 또한 턴 온 되어, PMOS 트랜지스터(M6)에 흐르는 전류량이 줄어들어 PMOS 트랜지스터(M6) 및 NMOS 트랜지스터(M8)는 턴 오프 된다. 따라서, NMOS 트랜지스 터(M2, M4, M15)가 턴 오프 되는바, 출력 전압(VOUT)은 '하이'가 된다.
한편, PMOS 트랜지스터(M7)가 턴 온 되는 시점에서, PMOS 트랜지스터(M7)에 흐르는 전류는 NMOS 트랜지스터(M9) 및 스위치부(220)의 NMOS 트랜지스터(M4)를 통해 흐르게 된다. 이 경우, 스위치부(220)의 NMOS 트랜지스터(M4)에 흐르는 전류량을 조절함으로써, NMOS 트랜지스터(M10)의 턴 온 전압을 조절할 수 있다. 즉, 스위치부(210)의 NMOS 트랜지스터(M4)의 전류량을 조절함으로써, 비교부(100)의 상위 문턱전압을 조정할 수 있다. 그리고, 이와 같은 스위치부(220)의 NMOS 트랜지스터(M4)의 전류량은 상술한 바와 같이 외부 제어신호(VCONTROL)를 통해 제어할 수 있는바, 외부 제어신호(VCONTROL)를 이용하여 비교부(100)이 상위 문턱전압을 조정할 수 있다.
구체적으로, 전압-전류 컨버터(210)는 외부 제어 신호(VCONTROL)에 따라 일정한 제어 전류를 발생하고, 이 제어 전류는 NMOS 트랜지스터(M1)에 흐르게 된다. NMOS 트랜지스터(M1)에 전류가 흐름에 따라 복사 전류가 NMOS 트랜지스터(M2) 및 NMOS 트랜지스터(M3)에서 흐르게 된다. 이 경우, 제어 전류가 증가하면 NMOS 트랜지스터(M2) 및 NMOS 트랜지스터(M3)의 복사 전류 또한 변화하게 되고, NMOS 트랜지스터(M2) 및 NMOS 트랜지스터(M2)에 흐르는 전류도 증가하게 된다. 한편, NMOS 트랜지스터(M2) 및 NMOS 트랜지스터(M2)에서 흐르는 전류는 각각 비교부(100)의 노드 A 및 노드 B에서 공급되는 전류인바, NMOS 트랜지스터(M2) 및 NMOS 트랜지스터(M3)의 전류 변동에 의해, NMOS 트랜지스터(M9) 및 NMOS 트랜지스터(M11)에 흐르는 전 류는 줄어들게 된다. 따라서, NMOS 트랜지스터(M9) 및 NMOS 트랜지스터(M11)의 턴 온되는 시점은 종래 턴 온 되던 제1 입력신호(VIN -)보다 높아지게 된다.
즉, NMOS 트랜지스터(M4, M5)는 NMOS 트랜지스터(M9, M11)와 도 1에 도시된 바와 같은 크로스 커플 형태로 연결되기 때문에 NMOS 트랜지스터(M9, M11)의 width를 조절하는 것과 같은 효과를 나타낸다. 이에 따라, 비교부(100)의 상위 문턱전압 및 하위 문턱전압을 연속적으로 제어할 수 있게 된다.
도 1을 설명함에 있어서, 비교기(1000)는 NMOS 트랜지스터 및 PMOS 트랜지스터로 구성된 형태를 설명하였으나, 예를 들어 BJT(Bipolar Junction Transistor)와 같은 스위칭 소자를 이용하여 구현될 수 있다.
도 2는 본 발명의 일 실시예에 의한 비교기(1000)의 히스테리시스 곡선을 도시한 도면이다. 도 2를 참고하면 외부 제어 전압이 증가함에 따라 선형적으로 상위 문턱전압 및 하위 문턱전압이 변화하는 것을 확인할 수 있다. 즉, 제어 전압에 따른 히스테리시스 특성의 변화는 선형적인 관계가 있는바, 연속적으로 히스테리시스 특성을 조정할 수 있다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도식하고 설명하였지만, 본 발명은 상술한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 개재의 범위 내에 있게 된다.
도 1은 본 발명의 일 실시예에 따른 비교기의 상세 회로도이며, 그리고,
도 2는 본 발명의 일 실시예에 의한 비교기의 히스테리시스 곡선을 도시한 도면이다.
*도면의 주요부분에 대한 부호의 설명*
1000: 비교기 100: 비교부
200: 조정부

Claims (10)

  1. 입력신호들을 비교하여 상위 문턱전압 및 하위 문턱전압을 갖는 출력신호를 출력하는 비교부; 및
    외부 제어신호에 따라 적응적으로 상기 상위 문턱전압 및 상기 하위 문턱전압을 조정하는 조정부;를 포함하는 비교기.
  2. 제1항에 있어서,
    상기 비교부는,
    출력 신호가 로우인 상태에서 상기 입력신호들의 차이가 상기 상위 문턱전압 이상이 되면, 상기 출력 신호를 하이로 출력하고,
    상기 출력 신호가 하이인 상태에서 상기 입력신호들의 차이가 상기 하위 문턱전압 이하가 되면, 상기 출력 신호를 로우로 출력하는 것을 특징으로 하는 비교기.
  3. 제1항에 있어서,
    상기 조정부는,
    전류 미러링을 이용하여, 상기 비교부 내부에 흐르는 전류의 크기를 조정하여, 상기 상위 문턱전압 및 하위 문턱전압의 크기를 조정하는 것을 특징으로 하는 비교기.
  4. 제3항에 있어서,
    상기 조정부는,
    상기 외부 제어신호를 제어 전류로 변환하는 전압-전류 컨버터; 및
    상기 제어 전류에 의해 제어되며, 상기 비교부에 공급 전류를 제어하는 스위치부;를 포함하는 것을 특징으로 하는 비교기.
  5. 제4항에 있어서,
    상기 스위치부는,
    상기 제어 전류가 입력되며, 드레인과 게이트가 연결된 제1 트랜지스터;
    상기 제어 전류에 대응한 전류가 흐르는 전류미러형 제2 및 제3 트랜지스터; 및
    상기 제2 및 제3 트랜지스터와 각각 캐스케이드 연결되며, 상기 비교부에 공급 전류를 제공하는 크로스 커플형 제4 및 제5 트랜지스터;를 포함하는 것을 특징으로 하는 비교기.
  6. 제5항에 있어서,
    상기 제1 내지 제5 트랜지스터는,
    N-CHANNEL MOSFET으로 구현되는 것을 특징으로 하는 비교기.
  7. 제1 항에 있어서,
    상기 비교부는,
    복수의 트랜지스터로 구현되어, 히스테리시스를 갖는 차동 증폭기를 포함하는 것을 특징으로 하는 비교기.
  8. 제7항에 있어서,
    상기 비교부는,
    상기 입력신호 중 제1 입력신호에 의해 스위칭 동작하는 제6 트랜지스터;
    상기 입력신호 중 제2 입력신호에 의해 스위칭 동작하는 제7 트랜지스터; 및
    상기 제6 및 제7 트랜지스터에 연결되며, 유입되는 공급전류에 따라 스위칭 동작하는 제1 및 제2 트랜지스터부;를 포함하는 것을 특징으로 하는 비교기.
  9. 제8항에 있어서,
    상기 제1 트랜지스터부는,
    드레인 및 게이트가 상기 제6 트랜지스터의 소스와 연결된 제8 트랜지스터; 및
    게이트가 상기 제8 트랜지스터의 게이트와 연결되며, 드레인이 상기 제7 트랜지스터의 소스와 연결된 제9 트랜지스터;를 포함하고,
    상기 제2 트랜지스터부는,
    드레인 및 게이트가 상기 제7 트랜지스터의 소스와 연결된 제10 트랜지스터; 및
    게이트가 상기 제10 트랜지스터의 게이트와 연결되며, 드레인이 상기 제6 트랜지스터의 소스와 연결된 제11 트랜지스터;를 포함하는 것을 특징으로 하는 비교기.
  10. 제9항에 있어서,
    상기 조정부는,
    전류 미러링을 이용하여, 상기 제9 트랜지스터 및 상기 제11 트랜지스터에 흐르는 전류의 크기를 조정하여, 상기 상위 문턱전압 및 하위 문턱전압의 크기를 조정하는 것을 특징으로 하는 비교기.
KR1020080029683A 2008-03-31 2008-03-31 비교기 KR20090104316A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080029683A KR20090104316A (ko) 2008-03-31 2008-03-31 비교기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080029683A KR20090104316A (ko) 2008-03-31 2008-03-31 비교기

Publications (1)

Publication Number Publication Date
KR20090104316A true KR20090104316A (ko) 2009-10-06

Family

ID=41534129

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080029683A KR20090104316A (ko) 2008-03-31 2008-03-31 비교기

Country Status (1)

Country Link
KR (1) KR20090104316A (ko)

Similar Documents

Publication Publication Date Title
US7595676B2 (en) Comparator and method with controllable threshold and hysteresis
CN109213248B (zh) 负电源控制电路以及电源装置
JP2016206852A (ja) 電流検出回路
US6133764A (en) Comparator circuit and method
TWI808173B (zh) 電壓偵測器
US8723593B2 (en) Bias voltage generation circuit and differential circuit
US6229382B1 (en) MOS semiconductor integrated circuit having a current mirror
US8159301B1 (en) Differential amplifier with hysteresis
US7218169B2 (en) Reference compensation circuit
US9798346B2 (en) Voltage reference circuit with reduced current consumption
US7215171B2 (en) Digitally controlled threshold adjustment circuit
US9024603B2 (en) Low power current comparator for switched mode regulator
JP2001148621A (ja) ヒステリシスコンパレータ
US6940329B2 (en) Hysteresis circuit used in comparator
KR20090104316A (ko) 비교기
KR100967029B1 (ko) 소프트 스타트를 갖는 레귤레이터
JP3855810B2 (ja) 差動増幅回路
JP2018019223A (ja) シングル差動変換回路
KR101894664B1 (ko) 오프셋 전압의 보정 기능을 가지는 cmos차동증폭기
CN114584082A (zh) 运算放大器的带宽调整电路及带宽调整方法
KR100863529B1 (ko) 연산 증폭기 회로
US7906954B2 (en) Bias circuit
JP7025498B2 (ja) メモリ制御装置及びメモリ制御方法
US8441297B2 (en) PMOS resistor
KR100849036B1 (ko) 가변 히스테리시스를 갖는 비교기

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination