KR20090098074A - Method of fabricating stack package - Google Patents

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KR20090098074A
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stack package
manufacturing
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배진호
김재민
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주식회사 하이닉스반도체
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Abstract

A manufacturing method of a stack package is provided to prevent a short between wires by fixing a tape for fixing a wire with a whole strip level. A unit substrate(102) includes a cavity. A first electrode terminal and a second electrode terminal are formed on a top surface and a bottom surface of the unit substrate. A first semiconductor chip(104) is attached on the unit substrate. A plurality of first bonding pads is arranged in the first semiconductor chip. The first bonding pad is exposed by the cavity. A second semiconductor chip is attached on the first semiconductor chip. A plurality of second bonding pads is arranged in the second semiconductor chip. The second bonding pad is exposed. The second electrode terminal of the unit substrate and the first bonding pad of the first semiconductor chip are connected by a first wire. The first electrode terminal of the unit substrate and a bonding pad of the second semiconductor chip(106) are connected by a second wire(108). A tape(110) for fixing a wire is attached on the second semiconductor chip including the second wire through a support.

Description

스택 패키지의 제조방법{METHOD OF FABRICATING STACK PACKAGE}Manufacturing Method of Stack Package {METHOD OF FABRICATING STACK PACKAGE}

본 발명은 스택 패키지의 제조방법에 관한 것으로, 보다 자세하게는, 반도체 패키지 형성시, 전체 공정 시간을 단축함과 아울러, 공정의 작업성 및 신뢰성을 향상시킬 수 있는 스택 패키지의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a stack package, and more particularly, to a method of manufacturing a stack package that can shorten the overall process time and improve the workability and reliability of the process when forming a semiconductor package.

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적, 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다. In the semiconductor industry, packaging technology for integrated circuits is continuously developed to meet the demand for miniaturization and mounting reliability. For example, the demand for miniaturization is accelerating the development of technology for packages that are close to chip size, and the demand for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting and mechanical and electrical reliability after mounting. I'm making it.

상기 패키지의 소형화를 이룬 한 예로서, 볼 그리드 어레이(Ball Grid Array : 이하 BGA) 패키지를 들 수 있다. 상기 BGA 패키지는 전체적인 패키지의 크기가 반도체 칩의 크기와 동일하거나 거의 유사하며, 특히, 외부와의 전기적 접속 수단, 즉, 인쇄회로기판(Printed Circuit Board : 이하, PCB)에의 실장 수단으로서, 솔더 볼이 구비됨에 따라 실장 면적이 감소되고 있는 추세에 매우 유리하게 적용할 수 있다는 잇점이 있다.One example of miniaturization of the package is a ball grid array (BGA) package. The BGA package has an overall package size that is substantially the same as or similar to that of a semiconductor chip. In particular, the BGA package is a solder ball as a means for mounting on the outside, that is, a printed circuit board (PCB). This has the advantage that it can be very advantageously applied to the trend that the mounting area is reduced.

한편, 반도체 패키지 분야에서는 점점 고용량의 반도체 모듈을 제공하기 위하여 많은 연구가 진행되어 왔으며, 반도체 칩의 패키징 밀도를 높이기 위한 일환으로서 소위 칩 스케일 패키지라 불리는 FBGA 패키지가 개발되었다. 이러한 FBGA 패키지는 비지에이(Ball Grid Array: 이하, BGA라 함)의 일종으로서 BGA에 비해 상대적으로 크기가 작고 매우 좁은 간격으로 배열된 솔더볼(solder ball array) 어레이를 채용하고 있다. On the other hand, in the semiconductor package field, a lot of research has been conducted in order to provide a higher capacity semiconductor module, and as a part to increase the packaging density of semiconductor chips, a so-called FBGA package called a chip scale package has been developed. The FBGA package is a kind of BG (Ball Grid Array), which employs a solder ball array that is relatively smaller than BGA and is arranged at very narrow intervals.

이때, 센터 패드 웨이퍼(center pad wafer) 즉, 칩 패드가 반도체 칩의 가운데에 배열되는 웨이퍼를 이용하여 FBGA 반도체 패키지를 제조하는 경우 센터 패드면이 기판을 향하도록 반도체 칩을 인쇄회로기판에 탑재하는 페이스 다운 타입(Face down type)의 FBGA 반도체 패키지를 제조하는 것이 일반적인 방법이다.In this case, when manufacturing an FBGA semiconductor package using a center pad wafer, that is, a wafer in which chip pads are arranged in the center of the semiconductor chip, the semiconductor chip is mounted on the printed circuit board so that the center pad surface faces the substrate. It is common practice to fabricate face down type FBGA semiconductor packages.

이하에서는, 센터 패드 형의 FBGA에 대해 간략하게 설명하도록 한다.Hereinafter, the center pad type FBGA will be briefly described.

FBGA 패키지는 중앙부에 캐비티를 구비한 인쇄회로기판상에 접착제를 매개로 하여 센터 패드형 반도체 칩이 페이스 다운 타입으로 부착되고, 상기 반도체 칩의 본딩패드와 인쇄회로기판의 전극단자 간이 상기 캐버티를 관통하도록 와이어에 의해 전기적으로 연결되며, 상기 와이어 및 반도체 칩의 상부면이 봉지제에 의해 밀봉된 다음, 상기 인쇄회로기판의 볼 랜드에 솔더 볼이 부착된 구조를 갖는다.In the FBGA package, a center pad-type semiconductor chip is attached in a face-down type on a printed circuit board having a cavity at the center thereof, and the bonding pad of the semiconductor chip and the electrode terminal of the printed circuit board are connected to the cavity. It is electrically connected by a wire so as to penetrate, the upper surface of the wire and the semiconductor chip is sealed by an encapsulant, and then the solder ball is attached to the ball land of the printed circuit board.

한편, 반도체 소자의 고밀도화 추세에 대응하여 상기와 같은 FBGA 타입의 패키지를 적용하여 구성한 스택 패키지가 제안되고 있다.On the other hand, in response to the trend toward higher density of semiconductor devices, a stack package configured by applying the above FBGA type package has been proposed.

그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 센터 패드형 반도체 칩을 적용한 FBGA 타입의 스택 패키지는, 상기 반도체 칩을 밀봉하기 위한 EMC(Epoxy Molding Compound)와 같은 봉지제를 이용한 몰딩(Molding) 공정시 상기 EMC 플로우(Flow)에 의해 발생하는, 상부 반도체 칩과 각 유니트 기판 간에 연결된 와이어의 스위핑(Sweeping) 현상 및 그에 따른 와이어 간의 단락의 발생을 방지하고자, 에폭시와 같은 절연 물질을 상기 와이어에 도팅(Dotting)하여 상기 스위핑 현상 및 그에 따른 와이어 간의 단락을 방지하고 있으나, 상기와 같은 절연 물질의 코팅 공정은 각각의 개별적인 유니트 레벨 단위로 수행하기 때문에, 그에 따른 전체 공정 시간이 증가하게 된다.However, although not shown and described in detail, the FBGA type stack package to which the center pad-type semiconductor chip is applied is a molding process using an encapsulant such as an epoxy molding compound (EMC) for sealing the semiconductor chip. In order to prevent the sweeping of the wire connected between the upper semiconductor chip and each unit substrate and the short circuit between the wires caused by the EMC flow, an insulating material such as epoxy is doped into the wire. Dotting is performed to prevent the sweeping phenomenon and the short circuit between the wires. However, since the coating process of the insulating material is performed at each individual unit level, the overall process time is increased accordingly.

더욱이, 상기와 같이 유니트 레벨 단위로 상기 에폭시와 같은 절연 물질 코팅 공정을 수행하기 때문에, 각각의 유니트에 적합한 에폭시 양을 각각 개별적으로 조절해야 하므로, 그에 따른 전체 공정의 작업성 및 신뢰성을 저하시키게 된다.Furthermore, since the insulating material coating process such as epoxy is performed at the unit level unit as described above, the amount of epoxy suitable for each unit must be individually adjusted, thereby reducing the workability and reliability of the overall process. .

본 발명은 FBGA 패키지를 적용한 스택 패키지 제조시, 와이어의 스위핑 및 그에 따른 와이어 간의 단락을 방지함과 아울러, 전체 공정 시간을 단축시킬 수 있는 스택 패키지의 제조방법을 제공한다.The present invention provides a method for manufacturing a stack package that can reduce the sweeping of wires and short circuits between the wires and shorten the overall process time when the stack package is manufactured using the FBGA package.

또한, 본 발명은 FBGA 패키지를 적용한 스택 패키지 제조시, 전체 공정의 작업성 및 신뢰성 저하를 방지할 수 있는 스택 패키지의 제조방법을 제공한다.In addition, the present invention provides a method of manufacturing a stack package that can prevent the degradation of workability and reliability of the entire process when manufacturing a stack package applying the FBGA package.

본 발명에 따른 스택 패키지의 제조방법은, 캐버티가 구비되고 상면 및 하면에 각각 제1 및 제2전극단자가 구비된 유니트 기판으로 이루어진 스트립 레벨 기판 의 각 유니트 기판 상에 다수의 제1본딩패드가 배열된 제1반도체 칩을 상기 제1본딩패드가 상기 캐버티에 의해 노출되게 부착하는 단계; 상기 제1반도체 칩 상에 다수의 제2본딩패드가 배열된 제2반도체 칩을 상기 제2본딩패드가 노출되도록 부착하는 단계; 상기 유니트 기판의 제2전극단자와 제1반도체 칩의 제1본딩패드를 제1와이어로 연결함과 아울러, 상기 유니트 기판의 제1전극단자와 제2반도체 칩의 본딩패드를 제2와이어로 연결하는 단계; 상기 제2와이어를 포함한 상기 제2반도체 칩 상에 지지대를 이용하여 와이어 고정용 테이프를 부착하는 단계; 및 상기 제2와이어가 고정되도록 상기 와이어 고정용 테이프를 경화시키는 단계;를 포함한다.In the method of manufacturing a stack package according to the present invention, a plurality of first bonding pads are provided on each unit substrate of a strip level substrate including a unit substrate having a cavity and having first and second electrode terminals on top and bottom surfaces thereof, respectively. Attaching a first semiconductor chip having an array arranged so that the first bonding pad is exposed by the cavity; Attaching a second semiconductor chip having a plurality of second bonding pads arranged on the first semiconductor chip to expose the second bonding pad; The second electrode terminal of the unit substrate and the first bonding pad of the first semiconductor chip are connected with the first wire, and the first electrode terminal of the unit substrate and the bonding pad of the second semiconductor chip are connected with the second wire. Making; Attaching a wire fixing tape to the second semiconductor chip including the second wire by using a support; And curing the wire fixing tape so that the second wire is fixed.

상기 와이어 고정용 테이프는 에폭시로 이루어진 것을 특징으로 한다.The wire fixing tape is made of epoxy.

상기 지지대는 가장자리에 상기 지지대의 용이한 제거를 위해 홀더(Holder)를 더 형성한다.The support further forms a holder at the edge for easy removal of the support.

상기 제2와이어가 고정되도록 상기 와이어 고정용 테이프를 경화시키는 단계 후, 상기 제1 및 제2와이어와 제1 및 제2반도체 칩을 포함하는 기판의 상면 및 상기 제2반도체 칩의 일부를 노출시키는 기판 캐버티 부분을 봉지제로 밀봉하는 단계;를 더 포함한다.After hardening the wire fixing tape to fix the second wire, exposing an upper surface of the substrate including the first and second wires and the first and second semiconductor chips and a portion of the second semiconductor chip. Sealing the substrate cavity portion with an encapsulant.

상기 제1 및 제2와이어와 제1 및 제2반도체 칩을 포함하는 기판의 상면 및 상기 제2반도체 칩의 일부를 노출시키는 기판 캐버티 부분을 봉지제로 밀봉하는 단계 후, 상기 스트립 레벨 기판을 각각의 반도체 칩으로 쏘잉하는 단계;를 더 포함한다.Sealing the strip level substrate with an encapsulant after sealing an upper surface of the substrate including the first and second wires and the first and second semiconductor chips and a portion of the substrate cavity exposing a portion of the second semiconductor chip. Sawing to a semiconductor chip of; further includes.

본 발명은 센터 패드형 반도체 칩을 적용한 FBGA 타입의 스택 패키지 제조시, 하부 반도체 칩은 각각의 유니트 기판의 캐버티 부분을 관통하여 상기 각 유니트 기판과 전기적으로 연결하고, 상부 반도체 칩과 상기 유니트 기판 간을 전기적으로 연결하기 위한 와이어 본딩 공정시, 상기 와이어를 고정시키기 위한, 와이어 고정용 테이프를 각각의 유니트 레벨이 아닌 전체 스트립 레벨로 고정시킴으로써, 상부 반도체 칩에 연결된 와이어의 스위핑 현상 및 그에 따른 와이어 간의 단락을 방지함과 아울러, 전체 공정 시간을 단축시킬 수 있다.According to the present invention, when manufacturing a FBGA type stack package using a center pad type semiconductor chip, the lower semiconductor chip is electrically connected to each of the unit substrates through the cavity portion of each unit substrate, and the upper semiconductor chip and the unit substrate are In the wire bonding process for electrically connecting the liver, the wire fixing tape for fixing the wire is fixed to the entire strip level instead of each unit level, thereby sweeping the wire connected to the upper semiconductor chip and thus the wire. In addition to preventing short circuits, the overall process time can be shortened.

또한, 본 발명은 와이어를 고정시키기 위한 와이어 고정용 테이프를 상기와 같이 각각의 유니트 레벨이 아닌 전체 스트립 레벨로 고정시킴으로써, 종래와 같이 각각의 유니트 레벨에 적합한 에폭시 양을 각각 개별적으로 조절하지 않아도 됨에 따라 전체 공정의 작업성 및 신뢰성을 향상시킬 수 있다.In addition, the present invention by fixing the wire fixing tape for fixing the wire to the entire strip level, rather than each unit level, as described above, it is not necessary to individually adjust the amount of epoxy suitable for each unit level as in the prior art Therefore, the workability and reliability of the whole process can be improved.

본 발명은, 센터 패드형 반도체 칩을 적용한 FBGA 타입의 스택 패키지 제조시, 반도체 칩과 각 유니트 기판 간의 전기적 연결을 위한 캐버티를 구비한 각각의 유니트 기판 상에 제1반도체 칩을 부착하여 상기 유니트 기판과 전기적으로 연결하고, 상기 제1반도체 칩 상에 제2반도체 칩을 부착하여 상기 제2반도체 칩과 상기 유니트 기판 간을 와이어로 본딩 후, 상기 와이어를 포함한 제2반도체 칩 상에 상기 와이어를 고정시키기 위한 에폭시로 이루어진 와이어 고정용 테이프를 전체 스트립 레벨 기판 상에 부착하고 큐어링한다.The present invention, when manufacturing a stack package of the FBGA type applying the center pad-type semiconductor chip, by attaching a first semiconductor chip on each unit substrate having a cavity for electrical connection between the semiconductor chip and each unit substrate Electrically connecting a substrate, attaching a second semiconductor chip on the first semiconductor chip, bonding the second semiconductor chip to the unit substrate with a wire, and then attaching the wire on the second semiconductor chip including the wire. A wire fixing tape made of epoxy for fixing is attached and cured on the entire strip level substrate.

이렇게 하면, 반도체 칩을 밀봉하기 위한 EMC와 같은 봉지제를 이용한 몰딩 공정시 상기 EMC 플로우에 의해 발생하는, 상부 반도체 칩과 각 유니트 기판 간에 연결된 와이어의 스위핑 현상 및 그에 따른 와이어 간의 단락의 발생을 방지하고자, 각각의 유니트 기판의 와이어 상에 에폭시와 같은 절연 물질을 도팅하는 종래와 달리, 유니트 레벨이 아닌 상기와 같이 전체 스트립 레벨 기판 상에 와이어 고정용 테이프를 부착하여 상기 와이어를 고정시킴으로써, 와이어의 스위핑 현상 및 그에 따른 와이어 간의 단락을 방지함과 아울러, 패키지를 형성하기 위한 전체 공정 시간을 최소화시킬 수 있다.This prevents the sweeping phenomenon of the wire connected between the upper semiconductor chip and each unit substrate and the short circuit between the wires caused by the EMC flow during the molding process using an encapsulant such as EMC to seal the semiconductor chip. In contrast to the conventional method of doping an insulating material such as epoxy on the wire of each unit substrate, the wire is fixed by attaching a wire fixing tape on the entire strip level substrate as described above, rather than at the unit level. In addition to preventing the sweeping phenomenon and the resulting short circuit between wires, the overall process time for forming a package can be minimized.

또한, 상기와 같이 상기 와이어 고정용 테이프를 종래와 같이 각각의 유니트 레벨이 아닌 전체 스트립 레벨로 고정시킴으로써, 유니트 레벨에 적합한 에폭시 양을 각각 개별적으로 조절하지 않아도 됨에 따라 전체 공정의 작업성 및 신뢰성을 향상시킬 수 있다.In addition, as described above, by fixing the wire fixing tape to the entire strip level instead of each unit level as in the prior art, it is not necessary to individually adjust the amount of epoxy suitable for the unit level, thereby improving the workability and reliability of the entire process. Can be improved.

이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

자세하게, 도 1a 내지 도 1d는 본 발명의 실시예에 따른 스택 패키지의 제조방법을 설명하기 위해 도시한 공정별 평면도로서, 이를 설명하면 다음과 같다.In detail, Figures 1a to 1d is a plan view for each process shown to explain a manufacturing method of a stack package according to an embodiment of the present invention, as follows.

도 1a를 참조하면, 중앙 부분에 캐버티(W)를 구비하며, 상면 가장자리 부분 및 하면 캐버티(W)에 인접한 부분에 전극단자(도시안됨)를 갖는 다수의 유니트 레벨 기판(102)을 포함하는 스트립 레벨 기판(100)의 상기 각 유니트 레벨 기판(102) 상에 센터 패드형의 본딩패드(도시안됨)를 갖는 다수의 제1반도체 칩(104)을 페이스-다운 타입으로 부착한다.Referring to FIG. 1A, a cavity W is provided at a central portion thereof, and a plurality of unit level substrates 102 having electrode terminals (not shown) are disposed at an upper edge portion and a portion adjacent to the lower cavity C. FIG. A plurality of first semiconductor chips 104 having a center pad type bonding pad (not shown) are attached to each unit level substrate 102 of the strip level substrate 100 in a face-down type.

그런 다음, 상기 제1반도체 칩(104)과 상기 유니트 레벨 기판(102) 하면의 캐버티(W)에 인접한 부분의 전극단자 간을 상기 유니트 레벨 기판(102)의 캐버티(W)를 관통하도록 하여 제1와이어(103)로 연결한다. Then, the first semiconductor chip 104 and the electrode terminal of the portion adjacent to the cavity W on the lower surface of the unit level substrate 102 pass through the cavity W of the unit level substrate 102. To the first wire (103).

도 1b를 참조하면, 상기 제1반도체 칩(104) 상에 센터 패드형의 본딩패드를 갖는 다수의 제2반도체 칩(106)을 페이스-업 타입으로 부착한다. 그런 다음, 상기 제2반도체 칩(106)과 유니트 레벨 기판(102) 상면의 전극단자 간을 제2와이어(108)로 본딩하여 전기적으로 연결한다.Referring to FIG. 1B, a plurality of second semiconductor chips 106 having center pad-type bonding pads are attached to the first semiconductor chip 104 in a face-up type. Thereafter, the second semiconductor chip 106 and the electrode terminal on the upper surface of the unit level substrate 102 are bonded with the second wire 108 to be electrically connected to each other.

도 1c를 참조하면, 상기 본딩된 제2와이어(108)를 포함한 제2반도체 칩(106) 상에 상기 제2반도체 칩(106)의 본딩패드 및 상기 제2와이어(108)의 일부가 노출되도록 에폭시와 같은 물질로 이루어진 와이어 고정용 테이프(110)를 부착한다.Referring to FIG. 1C, the bonding pad of the second semiconductor chip 106 and a portion of the second wire 108 are exposed on the second semiconductor chip 106 including the bonded second wire 108. The wire fixing tape 110 made of a material such as epoxy is attached.

여기서, 상기 와이어 고정용 테이프(110)는 부착시, 상기 와이어 고정용 테이프(110)가 소망하는 부분에 최대한 정확하게 부착될 수 있도록 상기 와이어 고정용 테이프(110)를 상하로 고정시키는 지지대(112)를 이용하여 부착한다.Here, when the wire fixing tape 110 is attached, the support 112 for fixing the wire fixing tape 110 up and down so that the wire fixing tape 110 can be attached to the desired portion as accurately as possible. Attach using.

이때, 상기 와이어 고정용 테이프(110)를 고정시키는 상기 지지대(112)는 후속의 상기 와이어 고정용 테이프(110)를 큐어링 후, 용이한 제거를 위해 양측 가장자리 부분에 홀더(Holder : 114)를 형성한다.At this time, the support 112 for fixing the wire fixing tape 110, after curing the subsequent wire fixing tape 110, the holder (Holder: 114) on both edges for easy removal Form.

도 1d를 참조하면, 상기 지지대(112)에 의해 고정되어 부착된 상기 와이어 고정용 테이프(110)를 큐어링하여 상기 제2와이어(108)를 고정시킨다.Referring to FIG. 1D, the wire fixing tape 110 is fixed by the support 112 to cure the second wire 108.

이후, 도시하지는 않았지만 큐어링된 상기 와이어 고정용 테이프를 고정시키는 지지대를 상기 홀더를 이용하여 제거하고, 상기 제2와이어와 제1 및 제2반도체 칩을 포함하는 기판의 상면 및 상기 제2와이어와 기판의 캐버티 부분을 외부의 스트레스로부터 보호하기 위해 EMC와 같은 봉지제로 밀봉한 다음, 상기 스트립 레벨 기판을 각 유니트 레벨로 쏘잉하여 본 발명의 실시예에 따른 스택 패키지를 완성한다.Thereafter, although not shown, the support for fixing the cured tape for fixing the wire is removed using the holder, and the upper surface of the substrate including the second wire and the first and second semiconductor chips and the second wire The cavity portion of the substrate is sealed with an encapsulant such as EMC to protect it from external stress and then the strip level substrate is sawed at each unit level to complete the stack package according to an embodiment of the present invention.

전술한 바와 같이 본 발명은, 반도체 칩과 각 유니트 기판 간의 전기적 연결을 위한 캐버티를 구비한 각각의 유니트 기판 상에 제1반도체 칩을 부착하여 상기 유니트 기판과 전기적으로 연결하고, 상기 제1반도체 칩 상에 제2반도체 칩을 부착하여 상기 제2반도체 칩과 상기 유니트 기판 간을 와이어로 본딩 후, 상기 와이어를 포함한 제2반도체 칩 상에 상기 와이어를 고정시키기 위한 에폭시로 이루어진 와이어 고정용 테이프를 전체 스트립 레벨 기판 상에 부착하고 큐어링함으로써, 반도체 칩을 밀봉하기 위한 EMC와 같은 봉지제를 이용한 몰딩 공정시 상기 EMC 플로우에 의해 발생하는, 와이어 간의 스위핑 현상 및 그에 따른 와이어 간의 단락을 방지함과 아울러, 전체 공정 시간을 최소화시킬 수 있다.As described above, the present invention, by attaching a first semiconductor chip on each unit substrate having a cavity for electrical connection between the semiconductor chip and each unit substrate, and electrically connected to the unit substrate, the first semiconductor After attaching the second semiconductor chip on the chip to bond the second semiconductor chip and the unit substrate with a wire, a wire fixing tape made of epoxy for fixing the wire on the second semiconductor chip including the wire By adhering and curing on the entire strip level substrate, thereby preventing the inter-wire sweeping phenomenon and the resulting short-circuit between the wires caused by the EMC flow during a molding process using an encapsulant such as EMC to seal the semiconductor chip; In addition, it is possible to minimize the overall process time.

또한, 상기와 같이 상기 와이어 고정용 테이프를 종래와 같이 각각의 유니트 레벨이 아닌 전체 스트립 레벨로 고정시킴으로써, 유니트 레벨에 적합한 에폭시 양을 각각 개별적으로 조절하지 않아도 됨에 따라 전체 공정의 작업성 및 신뢰성을 향상시킬 수 있다.In addition, as described above, by fixing the wire fixing tape to the entire strip level instead of each unit level as in the prior art, it is not necessary to individually adjust the amount of epoxy suitable for the unit level, thereby improving the workability and reliability of the entire process. Can be improved.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiments of the present invention, the present invention has been described and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 스택 패키지의 제조방법을 설명하기 위해 도시한 공정별 평면도.1A to 1D are plan views illustrating processes for explaining a method of manufacturing a stack package according to an exemplary embodiment of the present invention.

Claims (5)

캐버티가 구비되고 상면 및 하면에 각각 제1 및 제2전극단자가 구비된 유니트 기판으로 이루어진 스트립 레벨 기판의 각 유니트 기판 상에 다수의 제1본딩패드가 배열된 제1반도체 칩을 상기 제1본딩패드가 상기 캐버티에 의해 노출되게 부착하는 단계;A first semiconductor chip having a plurality of first bonding pads arranged on each unit substrate of a strip level substrate including a unit substrate having a cavity and having first and second electrode terminals on top and bottom surfaces thereof, respectively. Attaching a bonding pad exposed by the cavity; 상기 제1반도체 칩 상에 다수의 제2본딩패드가 배열된 제2반도체 칩을 상기 제2본딩패드가 노출되도록 부착하는 단계;Attaching a second semiconductor chip having a plurality of second bonding pads arranged on the first semiconductor chip to expose the second bonding pad; 상기 유니트 기판의 제2전극단자와 제1반도체 칩의 제1본딩패드를 제1와이어로 연결함과 아울러, 상기 유니트 기판의 제1전극단자와 제2반도체 칩의 본딩패드를 제2와이어로 연결하는 단계;The second electrode terminal of the unit substrate and the first bonding pad of the first semiconductor chip are connected with the first wire, and the first electrode terminal of the unit substrate and the bonding pad of the second semiconductor chip are connected with the second wire. Making; 상기 제2와이어를 포함한 상기 제2반도체 칩 상에 지지대를 이용하여 와이어 고정용 테이프를 부착하는 단계; 및Attaching a wire fixing tape to the second semiconductor chip including the second wire by using a support; And 상기 제2와이어가 고정되도록 상기 와이어 고정용 테이프를 경화시키는 단계;Curing the wire fixing tape to fix the second wire; 를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.Method of manufacturing a stack package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 와이어 고정용 테이프는 에폭시로 이루어진 것을 특징으로 하는 스택 패키지의 제조방법.The wire fixing tape is a manufacturing method of the stack package, characterized in that made of epoxy. 제 1 항에 있어서,The method of claim 1, 상기 지지대는 가장자리에 상기 지지대의 용이한 제거를 위해 홀더(Holder)를 더 형성하는 것을 특징으로 하는 스택 패키지의 제조방법.The support is a manufacturing method of a stack package, characterized in that to form a holder (Holder) for easy removal of the support at the edge. 제 1 항에 있어서,The method of claim 1, 상기 제2와이어가 고정되도록 상기 와이어 고정용 테이프를 경화시키는 단계 후,After hardening the wire fixing tape to fix the second wire, 상기 제1 및 제2와이어와 제1 및 제2반도체 칩을 포함하는 기판의 상면 및 상기 제2반도체 칩의 일부를 노출시키는 기판 캐버티 부분을 봉지제로 밀봉하는 단계;Sealing an upper surface of the substrate including the first and second wires and the first and second semiconductor chips and a portion of the substrate cavity exposing a portion of the second semiconductor chip with an encapsulant; 를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법,Method for manufacturing a stack package, characterized in that it further comprises; 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 및 제2와이어와 제1 및 제2반도체 칩을 포함하는 기판의 상면 및 상기 제2반도체 칩의 일부를 노출시키는 기판 캐버티 부분을 봉지제로 밀봉하는 단계 후,Sealing the upper surface of the substrate including the first and second wires and the first and second semiconductor chips and a portion of the substrate cavity exposing a portion of the second semiconductor chip with an encapsulant; 상기 스트립 레벨 기판을 각각의 반도체 칩으로 쏘잉하는 단계; Sawing the strip level substrate with each semiconductor chip; 를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.Method of manufacturing a stack package further comprising.
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