KR20090051988A - Semiconductor package and method of fabricating the same - Google Patents

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Abstract

본 발명에 따른 반도체 패키지 및 그의 제조방법은, 전극단자를 갖는 기판과, 상기 기판 상에 부착되며, 상면에 본딩패드를 구비하고, 상기 본딩패드에 인접한 가장자리 측면에 홈이 형성되며, 상기 홈 표면에 절연막이 형성된 반도체 칩과, 상기 반도체 칩의 본딩패드와 상기 기판의 전극단자 간을 전기적으로 연결하며, 상기 반도체 칩의 홈에 배치되도록 형성된 본딩와이어와, 상기 본딩와이어 및 반도체 칩을 포함한 기판의 일면을 밀봉하는 봉지제와, 상기 기판 타면에 부착된 외부 접속 단자를 포함한다.A semiconductor package and a method of manufacturing the same according to the present invention include a substrate having an electrode terminal, a substrate attached to the substrate, a bonding pad disposed on an upper surface thereof, a groove formed on an edge side of the edge adjacent to the bonding pad, and formed on the groove surface. A semiconductor chip having an insulating film formed thereon, a bonding wire electrically connected between a bonding pad of the semiconductor chip and an electrode terminal of the substrate, the bonding wire formed to be disposed in a groove of the semiconductor chip, and a substrate including the bonding wire and the semiconductor chip. An encapsulant for sealing one surface and an external connection terminal attached to the other surface of the substrate.

Description

반도체 패키지 및 그의 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}Semiconductor package and manufacturing method therefor {SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}

본 발명은 반도체 패키지 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 반도체 패키지의 크기를 최소화시킬 수 있는 반도체 패키지 및 그의 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package and a method for manufacturing the same that can minimize the size of the semiconductor package.

웨이퍼(wafer) 한 장에는 동일한 전기회로가 인쇄된 칩이 수백개에서 혹은 수천개가 구비된다. 그러나, 칩 자체만으로는 외부로부터 전기를 공급 받아 전기신호를 전달해 주거나 전달받을 수 없으며, 또한, 칩은 미세한 회로를 담고 있어 외부충격에 쉽게 손상될 수도 있다. One wafer contains hundreds or even thousands of chips printed with the same electrical circuit. However, the chip itself cannot receive or transmit electric signals by receiving electricity from the outside, and the chip may also be easily damaged by external shock because it contains a fine circuit.

따라서, 칩에 전기적인 연결을 해 주고, 외부의 충격에 견디도록, 밀봉 포장하여 물리적인 기능과 형상을 갖게 해주는 것이 반도체 패키지이다.Therefore, the semiconductor package provides electrical connection to the chip and seals the package to have physical functions and shapes to withstand external shocks.

통상적으로 반도체 패키지는 반도체 칩의 각종 전기적인 입출력 신호를 외부로 용이하게 인출시키기 위하여 칩을 패키징하는 기술로서, 최근에는 칩 크기에 가깝게 축소된 구조, 반도체 칩에서 발생하는 열의 방출 성능 및 전기적 수행능력을 극대화시킬 수 있는 구조등을 실현할 수 있도록 리드프레임, 인쇄회로기판, 회로필 름등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.In general, a semiconductor package is a technology for packaging chips in order to easily draw various electrical input / output signals of a semiconductor chip to the outside. In order to realize a structure that can maximize the efficiency, various structures such as lead frames, printed circuit boards, and circuit films are manufactured.

최근에는 단위 시간당 생산성을 증대시키고자 매트릭스(matrix) 배열 구조의 칩 부착 영역을 갖는 기판을 이용하여, 반도체 칩 부착 공정, 와이어 본딩 공정, 몰딩 공정 등을 거치게 한 다음, 낱개로 소잉 내지 싱글레이션 공정 등을 거치게 하여 한번에 많은 반도체 패키지를 제조하는 추세에 있다.Recently, in order to increase productivity per unit time, a substrate having a chip attachment region having a matrix array structure is subjected to a semiconductor chip attaching process, a wire bonding process, a molding process, and the like, and then separately sawing or singulation process. There is a trend to manufacture a large number of semiconductor packages at a time through the back.

여기서, 상술한 바와 같은 종래의 반도체 패키지의 제조방법에 대해 간략하게 설명하면, 전극단자를 갖는 기판 상에 본딩패드를 갖는 반도체 칩을 부착하고, 상기 반도체 칩의 본딩패드와 상기 기판의 전극단자 간을 본딩와이어로 연결한다.Here, a brief description of a conventional method for manufacturing a semiconductor package as described above, attaching a semiconductor chip having a bonding pad on a substrate having an electrode terminal, between the bonding pad of the semiconductor chip and the electrode terminal of the substrate Connect to the bonding wire.

그런 다음, 상기 본딩와이어 및 반도체 칩을 포함하는 기판의 일면을 봉지제로 밀봉하고, 상기 기판 타면에는 외부 접속 단자를 부착한다.Then, one surface of the substrate including the bonding wire and the semiconductor chip is sealed with an encapsulant, and an external connection terminal is attached to the other surface of the substrate.

그러나, 자세하게 도시하고 설명하지는 않았지만, 종래의 방식을 이용하여 낮은 높이(Low Profile), 또는, 칩 스케일(Chip Scale)의 반도체 패키지를 제작하게 되면, 반도체 패키지의 크기를 과도하게 감소시킴에 따른 와이어의 스위핑(Sweeping) 불량이 발생하게 된다.However, although not shown and described in detail, when a low profile or chip scale semiconductor package is manufactured using a conventional method, the size of the semiconductor package may be excessively reduced. Sweeping failure of the will occur.

더욱이, 반도체 패키지 몰딩시, 일정 높이 이상으로 요구되는 봉지제의 마진으로 인해 상기와 같은 종래의 반도체 패키지 제작방법으로는 낮은 높이 또는 칩 스케일 패키지의 구현이 어렵게 된다.Further, when molding a semiconductor package, a margin of the encapsulant required to be higher than a certain height makes it difficult to implement a low height or chip scale package using the conventional semiconductor package manufacturing method as described above.

따라서, 낮은 높이 또는 칩 스케일 패키지를 구현할 수 있는 반도체 패키지의 제작방법이 요구되고 있는 실정이다.Therefore, there is a demand for a method of manufacturing a semiconductor package capable of implementing a low height or chip scale package.

본 발명은 와이어의 스위핑 불량 방지 및 최소한의 봉지제 마진을 적용함과 아울러, 낮은 높이 또는 칩 스케일 패키지를 구현할 수 있는 반도체 패키지 및 그의 제조방법을 제공한다.The present invention provides a semiconductor package and a method of manufacturing the same, which can implement a low height or chip scale package while applying a low sweeping margin and a minimum amount of encapsulant margin of the wire.

본 발명에 따른 반도체 패키지는, 전극단자를 갖는 기판; 상기 기판 상에 부착되며, 상면에 본딩패드를 구비하고, 상기 본딩패드에 인접한 가장자리 측면에 홈이 형성되며, 상기 홈 표면에 절연막이 형성된 반도체 칩; 상기 반도체 칩의 본딩패드와 상기 기판의 전극단자 간을 전기적으로 연결하며, 상기 반도체 칩의 홈에 배치되도록 형성된 본딩와이어; 상기 본딩와이어 및 반도체 칩을 포함한 기판의 일면을 밀봉하는 봉지제; 및 상기 기판 타면에 부착된 외부 접속 단자;를 포함한다.A semiconductor package according to the present invention includes a substrate having an electrode terminal; A semiconductor chip attached to the substrate, the semiconductor chip having a bonding pad on an upper surface thereof, a groove formed on an edge side of the edge adjacent to the bonding pad, and an insulating film formed on a surface of the groove; Bonding wires electrically connected between the bonding pads of the semiconductor chip and the electrode terminals of the substrate and disposed in grooves of the semiconductor chips; An encapsulant for sealing one surface of the substrate including the bonding wire and the semiconductor chip; And an external connection terminal attached to the other surface of the substrate.

상기 홈은 반구 형상을 갖는 것을 특징으로 한다.The groove has a hemispherical shape.

상기 홈은 상기 본딩패드 각각에 대응하도록 상기 본딩패드 갯수 만큼 형성되는 것을 특징으로 한다.The groove may be formed by the number of bonding pads to correspond to each of the bonding pads.

상기 홈은 비스듬히 각도를 가지고 형성된 것을 특징으로 한다.The groove is characterized in that formed at an oblique angle.

상기 절연막은 에폭시를 포함하는 것을 특징으로 한다.The insulating film is characterized in that it comprises an epoxy.

또한, 본 발명에 따른 반도체 패키지의 제조방법은, 일면에 본딩패드를 구비한 반도체 칩의 상기 본딩패드에 인접한 측면에 홈을 형성하는 단계; 상기 홈 표면에 절연막을 형성하는 단계; 상기 홈의 표면에 절연막이 형성된 반도체 칩을 전극단자를 갖는 기판 상에 부착하는 단계; 상기 기판의 전극단자와 상기 반도체 칩의 본딩패드 간을 본딩와이어로 연결하는 단계; 상기 본딩와이어를 지그(Jig)를 이용하여 상기 반도체 칩의 홈 내에 배치시키는 단계; 상기 본딩와이어와 반도체 칩을 포함하는 기판의 일면을 밀봉하는 단계; 및 상기 기판 타면에 외부 접속 단자를 부착하는 단계;를 포함한다.In addition, the method of manufacturing a semiconductor package according to the present invention comprises the steps of: forming a groove on a side adjacent to the bonding pad of the semiconductor chip having a bonding pad on one surface; Forming an insulating film on the groove surface; Attaching a semiconductor chip having an insulating film formed on a surface of the groove on a substrate having electrode terminals; Connecting a bonding wire between an electrode terminal of the substrate and a bonding pad of the semiconductor chip; Disposing the bonding wire in a groove of the semiconductor chip using a jig; Sealing one surface of the substrate including the bonding wire and the semiconductor chip; And attaching an external connection terminal to the other surface of the substrate.

상기 홈은 반구 형상으로 형성한다.The groove is formed in a hemispherical shape.

상기 홈은 상기 본딩패드 각각에 대응하도록 상기 본딩패드 갯수 만큼 형성한다.The groove is formed by the number of bonding pads to correspond to each of the bonding pads.

상기 홈은 비스듬히 각도를 갖도록 형성한다.The groove is formed to have an angle at an angle.

상기 절연막은 에폭시로 형성한다.The insulating film is formed of epoxy.

본 발명은 반도체 칩의 양측 가장자리에 반구형의 홈을 형성하고, 기판과 반도체 칩 간을 전기적으로 연결하기 위한 와이어 본딩시, 상기 홈 표면에 와이어가 배치되도록 하여 반도체 패키지를 제조함으로써, 종래에서의 반도체 패키지의 크기를 과도하게 감소시킴에 따른 와이어의 스위핑(Sweeping) 불량의 발생을 방지할 수 있다.The present invention provides a semiconductor package by manufacturing a semiconductor package by forming hemispherical grooves at both edges of a semiconductor chip and arranging wires on the groove surface during wire bonding for electrically connecting the substrate and the semiconductor chip. It is possible to prevent the occurrence of the sweeping defect of the wire due to excessively reducing the size of the package.

또한, 본 발명은 상기와 같이 홈을 이용하여 전체 패키지의 높이를 감소시켜 반도체 패키지를 제조함으로써, 반도체 패키지 몰딩시, 일정 높이 이상으로 요구되는 봉지제의 마진을 최소화시키면서도, 낮은 높이 또는 칩 스케일 패키지를 용이하게 구현할 수 있다.In addition, the present invention by manufacturing the semiconductor package by reducing the height of the entire package using the groove as described above, while molding the semiconductor package, while minimizing the margin of the encapsulant required to a predetermined height or more, low height or chip scale package Can be easily implemented.

본 발명은 반도체 칩의 양측 가장자리에 반구형의 홈을 형성하고, 기판과 반도체 칩 간을 전기적으로 연결하기 위한 와이어 본딩시, 상기 홈 표면에 와이어가 배치되도록 하여 반도체 패키지를 제조한다.The present invention manufactures a semiconductor package by forming hemispherical grooves at both edges of the semiconductor chip, and placing the wires on the groove surface during wire bonding for electrically connecting the substrate and the semiconductor chip.

이렇게 하면, 상기와 같이 반도체 칩의 양측 가장자리에 홈을 형성하고, 상기 홈 표면에 와이어가 배치되도록 하여 전체 패키지의 높이를 감소시켜 반도체 패키지를 제조함으로써, 종래에의 반도체 패키지에서 낮은 높이(Low Profile), 또는, 칩 스케일(Chip Scale)의 반도체 패키지를 구현하고자, 반도체 패키지의 크기를 과도하게 감소시킴에 따른 와이어의 스위핑(Sweeping) 불량의 발생을 방지할 수 있다.In this case, grooves are formed at both edges of the semiconductor chip as described above, and the wires are disposed on the groove surfaces to reduce the height of the entire package to manufacture the semiconductor package, thereby reducing the height of the conventional semiconductor package. Alternatively, in order to implement a chip scale semiconductor package, it is possible to prevent the occurrence of the sweeping defect of the wire due to excessively reducing the size of the semiconductor package.

또한, 상기와 같이 반도체 패키지의 홈 표면에 와이어가 배치되도록 하여 전체 패키지의 높이를 감소시켜 반도체 패키지를 제조함으로써, 반도체 패키지 몰딩시, 일정 높이 이상으로 요구되는 봉지제의 마진을 최소화시키면서도, 낮은 높이 또는 칩 스케일 패키지를 용이하게 구현할 수 있다.In addition, by manufacturing the semiconductor package by reducing the height of the entire package by placing the wire on the groove surface of the semiconductor package as described above, while the semiconductor package molding, while minimizing the margin of the encapsulant required to a certain height or more, Alternatively, chip-scale packages can be easily implemented.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

자세하게, 도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.In detail, FIG. 1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도시된 바와 같이 본 발명의 실시예에 따른 반도체 패키지(100)는, 다수의 전극단자(104)를 갖는 기판(102) 상에 다수의 본딩패드(108)를 구비하고 상기 본딩패드(108)를 따라 양측 가장자리에 반구형의 홈(H)이 형성된 반도체 칩(106)이 접 착제(105)를 매개로 하여 부착된 구조를 갖는다.As illustrated, the semiconductor package 100 according to the embodiment of the present invention includes a plurality of bonding pads 108 on a substrate 102 having a plurality of electrode terminals 104 and the bonding pads 108. Accordingly, the semiconductor chip 106 in which the hemispherical grooves H are formed at both edges is attached via the adhesive 105.

상기 반도체 칩(106)의 본딩패드(108)와 상기 기판(102)의 전극단자(104) 간은 본딩와이어(110)에 의해 전기적으로 연결되며, 상기 본딩와이어(110) 및 반도체 칩(106)을 포함하는 기판(102)의 일면이 외부의 스트레스로부터 상기 반도체 칩(106)을 보호하기 위해 EMC(Epoxy Molding Compound)와 같은 봉지제(112)로 밀봉된다.The bonding pads 108 of the semiconductor chip 106 and the electrode terminals 104 of the substrate 102 are electrically connected by the bonding wires 110, and the bonding wires 110 and the semiconductor chip 106 are electrically connected to each other. One surface of the substrate 102 including a portion is sealed with an encapsulant 112 such as an epoxy molding compound (EMC) to protect the semiconductor chip 106 from external stress.

상기 기판(102)의 타면에는 실장 수단으로서 다수의 외부 접속 단자(114)가 부착된다.A plurality of external connection terminals 114 are attached to the other surface of the substrate 102 as mounting means.

여기서, 상기 반도체 칩(106)의 본딩패드(108)와 기판(102)의 전극단자(104) 간의 본딩와이어(110)에 의한 전기적 연결은 상기 본딩와이어(110)가 상기 반도체 칩(106)의 홈(H) 내에 배치되도록 형성되는 것이 바람직하다.Here, the electrical connection by the bonding wire 110 between the bonding pad 108 of the semiconductor chip 106 and the electrode terminal 104 of the substrate 102 is connected to the bonding wire 110 of the semiconductor chip 106. It is preferable that it is formed to be arrange | positioned in the groove | channel H.

상기 홈(H)은 그 표면이 에폭시로 코팅되어 상기 본딩와이어(110)가 홈(H) 표면에 배치시, 상기 반도체 칩(106)과 본딩와이어(110) 간의 전기적 통전에 의한 오류를 방지하며, 또한, 상기 홈(H)은 그 갯수가 상기 반도체 칩(106)의 본딩패드(108) 갯수와 대응되도록 형성된다.The groove (H) is coated on the surface of the epoxy so that when the bonding wire 110 is disposed on the surface of the groove (H), to prevent an error due to the electrical conduction between the semiconductor chip 106 and the bonding wire 110 In addition, the number of the grooves H is formed to correspond to the number of bonding pads 108 of the semiconductor chip 106.

한편, 도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 평면도로서, 상기 반도체 칩(106)의 본딩패드(108)가, 상기 반도체 칩(106)의 본딩패드(108)와 일자형으로 일치하지 않는 상기 기판(102)의 전극단자(104) 간이 본딩와이어(110)에 의해 연결될 수 있도록 상기 홈(H)이 비스듬한 각도를 가지고 형성될 수 있다.2 is a plan view illustrating a semiconductor package according to another exemplary embodiment of the present invention, wherein the bonding pad 108 of the semiconductor chip 106 is a bonding pad 108 of the semiconductor chip 106. The grooves H may be formed at an oblique angle so that the electrode terminals 104 of the substrate 102 that do not coincide with each other may be connected by the bonding wire 110.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 평면도 및 단면도로서, 이를 설명하면 다음과 같다.3A to 3C are plan and cross-sectional views illustrating processes for manufacturing a semiconductor package according to an embodiment of the present invention, which will be described below.

도 3a를 참조하면, 다수의 본딩패드(108)를 갖는 반도체 칩(106)의 양측 가장자리에 상기 본딩패드(108)를 따라 상기 본딩패드(108)의 갯수와 대응되도록 반구형의 홈(H)을 형성한다. 그런 다음, 상기 홈(H) 표면에 에폭시(103)를 코팅하여 반도체 칩(106)의 본딩패드(108)와 기판(102) 전극단자(104) 간을 전기적으로 연결시, 상기 본딩와이어(110)의 통전에 의한 전기적 오류를 방지한다.Referring to FIG. 3A, hemispherical grooves H are formed at both edges of the semiconductor chip 106 having a plurality of bonding pads 108 to correspond to the number of the bonding pads 108 along the bonding pads 108. Form. Then, when the epoxy 103 is coated on the groove H surface to electrically connect the bonding pad 108 of the semiconductor chip 106 and the electrode terminal 104 of the substrate 102, the bonding wire 110 is formed. To prevent electrical errors caused by energization.

도 3b를 참조하면, 상기 홈(H)이 형성된 반도체 칩(106)을 다수의 전극단자(104)를 갖는 기판(102) 상에 접착제(105)를 매개로 하여 부착한 다음, 상기 기판(102)의 전극단자(104)와 상기 반도체 칩(106)의 본딩패드(108) 간을 본딩와이어(110)로 연결한다.Referring to FIG. 3B, the semiconductor chip 106 having the grooves H formed thereon is attached to the substrate 102 having the plurality of electrode terminals 104 via an adhesive 105, and then the substrate 102 is formed. The bonding terminal 110 between the electrode terminal 104 and the bonding pad 108 of the semiconductor chip 106 is connected with the bonding wire 110.

여기서, 상기 반도체 칩(106)의 본딩패드(108)와 기판(102)의 전극단자(104) 간의 본딩와이어(110)에 의한 전기적 연결은 상기 본딩와이어(110)가 상기 반도체 칩(106)의 홈(H) 내에 배치되도록 형성하는 것이 바람직하며, 이때, 상기 본딩와이어(110)를 상기 홈(H) 표면에의 배치시, 도 4에 도시된 바와 같이, 지그(Jig : 107)를 이용하여 물리적인 방식으로 수행한다.Here, the electrical connection by the bonding wire 110 between the bonding pad 108 of the semiconductor chip 106 and the electrode terminal 104 of the substrate 102 is connected to the bonding wire 110 of the semiconductor chip 106. It is preferable to be formed in the groove (H), in this case, when the bonding wire 110 is placed on the surface of the groove (H), as shown in Figure 4, using a jig (Jig: 107) Do it in a physical way.

도 3c를 참조하면, 상기 본딩와이어(110)와 반도체 칩(106)을 포함하는 기판(102)의 일면을 상기 반도체 칩(106)을 외부의 스트레스로부터 보호하기 위해 EMC와 같은 봉지제(112)로 밀봉하고, 상기 기판(102) 타면에 실장수단으로서의 다수의 외부 접속 단자(114)를 부착하여 본 발명의 실시예에 따른 반도체 패키 지(100)를 완성한다.Referring to FIG. 3C, an encapsulant 112 such as EMC is provided to protect one surface of the substrate 102 including the bonding wire 110 and the semiconductor chip 106 from external stress. The semiconductor package 100 according to the embodiment of the present invention is completed by attaching a plurality of external connection terminals 114 as mounting means to the other surface of the substrate 102.

전술한 바와 같이 본 발명은 상기와 같이 반도체 칩의 양측 가장자리에 반구형의 홈을 형성하고, 상기 홈 표면에 와이어가 배치되도록 하여 반도체 칩과 기판 간이 전기적으로 연결하여 반도체 패키지를 제조함으로써, 전체 반도체 패키지의 높이를 종래보다 감소시킬 수 있다.As described above, the present invention forms a semi-spherical groove on both edges of the semiconductor chip as described above, and wires are disposed on the groove surface to electrically connect the semiconductor chip and the substrate to manufacture the semiconductor package, thereby manufacturing the entire semiconductor package. The height of can be reduced than before.

따라서, 낮은 높이(Low Profile), 또는, 칩 스케일(Chip Scale)의 반도체 패키지를 구현하고자, 반도체 패키지의 크기를 과도하게 감소시킴에 따른 와이어의 스위핑(Sweeping) 불량의 발생을 방지할 수 있다.Therefore, in order to implement a low profile or chip scale semiconductor package, it is possible to prevent the occurrence of the sweeping defect of the wire due to excessively reducing the size of the semiconductor package.

또한, 상기와 같이 반도체 패키지의 홈 표면에 와이어가 배치되도록 하여 전체 패키지의 높이를 감소시켜 반도체 패키지를 제조함으로써, 반도체 패키지 몰딩시, 일정 높이 이상으로 요구되는 봉지제의 마진을 최소화시킴과 아울러, 낮은 높이 또는 칩 스케일 패키지를 용이하게 구현할 수 있다.In addition, by manufacturing the semiconductor package by reducing the height of the entire package by placing the wire on the groove surface of the semiconductor package as described above, while minimizing the margin of the encapsulant required to a predetermined height or more during the molding of the semiconductor package, Low height or chip scale packages can be easily implemented.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiments of the present invention, the present invention has been described and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 평면도.2 is a plan view illustrating a semiconductor package according to another embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 평면도 및 단면도.3A through 3C are plan and cross-sectional views illustrating processes for manufacturing a semiconductor package according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 단면도. 4 is a cross-sectional view illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.

Claims (10)

전극단자를 갖는 기판;A substrate having electrode terminals; 상기 기판 상에 부착되며, 상면에 본딩패드를 구비하고, 상기 본딩패드에 인접한 가장자리 측면에 홈이 형성되며, 상기 홈 표면에 절연막이 형성된 반도체 칩;A semiconductor chip attached to the substrate, the semiconductor chip having a bonding pad on an upper surface thereof, a groove formed on an edge side of the edge adjacent to the bonding pad, and an insulating film formed on a surface of the groove; 상기 반도체 칩의 본딩패드와 상기 기판의 전극단자 간을 전기적으로 연결하며, 상기 반도체 칩의 홈에 배치되도록 형성된 본딩와이어; Bonding wires electrically connected between the bonding pads of the semiconductor chip and the electrode terminals of the substrate and disposed in grooves of the semiconductor chips; 상기 본딩와이어 및 반도체 칩을 포함한 기판의 일면을 밀봉하는 봉지제; 및An encapsulant for sealing one surface of the substrate including the bonding wire and the semiconductor chip; And 상기 기판 타면에 부착된 외부 접속 단자;An external connection terminal attached to the other surface of the substrate; 를 포함하는 것을 특징으로 하는 반도체 패키지.Semiconductor package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 홈은 반구 형상을 갖는 것을 특징으로 하는 반도체 패키지.The groove is a semiconductor package, characterized in that having a hemispherical shape. 제 1 항에 있어서,The method of claim 1, 상기 홈은 상기 본딩패드 각각에 대응하도록 상기 본딩패드 갯수 만큼 형성되는 것을 특징으로 하는 반도체 패키지.The groove is a semiconductor package, characterized in that formed by the number of the bonding pads corresponding to each of the bonding pads. 제 1 항에 있어서,The method of claim 1, 상기 홈은 비스듬히 각도를 가지고 형성된 것을 특징으로 하는 반도체 패키 지.The groove is a semiconductor package, characterized in that formed at an angle. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 에폭시를 포함하는 것을 특징으로 하는 반도체 패키지.The insulating film comprises a semiconductor package, characterized in that. 일면에 본딩패드를 구비한 반도체 칩의 상기 본딩패드에 인접한 측면에 홈을 형성하는 단계;Forming grooves on a side adjacent to the bonding pads of the semiconductor chip having bonding pads on one surface thereof; 상기 홈 표면에 절연막을 형성하는 단계;Forming an insulating film on the groove surface; 상기 홈의 표면에 절연막이 형성된 반도체 칩을 전극단자를 갖는 기판 상에 부착하는 단계;Attaching a semiconductor chip having an insulating film formed on a surface of the groove on a substrate having electrode terminals; 상기 기판의 전극단자와 상기 반도체 칩의 본딩패드 간을 본딩와이어로 연결하는 단계; Connecting a bonding wire between an electrode terminal of the substrate and a bonding pad of the semiconductor chip; 상기 본딩와이어를 지그(Jig)를 이용하여 상기 반도체 칩의 홈 내에 배치시키는 단계;Disposing the bonding wire in a groove of the semiconductor chip using a jig; 상기 본딩와이어와 반도체 칩을 포함하는 기판의 일면을 밀봉하는 단계; 및Sealing one surface of the substrate including the bonding wire and the semiconductor chip; And 상기 기판 타면에 외부 접속 단자를 부착하는 단계;Attaching an external connection terminal to the other surface of the substrate; 를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.Method of manufacturing a semiconductor package comprising a. 제 6 항에 있어서,The method of claim 6, 상기 홈은 반구 형상으로 형성하는 것을 특징으로 하는 반도체 패키지의 제 조방법.The groove is formed in a semi-spherical shape manufacturing method of a semiconductor package. 제 6 항에 있어서,The method of claim 6, 상기 홈은 상기 본딩패드 각각에 대응하도록 상기 본딩패드 갯수 만큼 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.The groove is a semiconductor package manufacturing method, characterized in that formed by the number of bonding pads corresponding to each of the bonding pads. 제 6 항에 있어서,The method of claim 6, 상기 홈은 비스듬히 각도를 갖도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.The groove is a manufacturing method of a semiconductor package, characterized in that formed to have an angle at an angle. 제 6 항에 있어서,The method of claim 6, 상기 절연막은 에폭시로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.The insulating film is a method of manufacturing a semiconductor package, characterized in that formed by epoxy.
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