KR20090097424A - Method of forming the trench isolation layer for semiconductor device - Google Patents

Method of forming the trench isolation layer for semiconductor device Download PDF

Info

Publication number
KR20090097424A
KR20090097424A KR1020080022553A KR20080022553A KR20090097424A KR 20090097424 A KR20090097424 A KR 20090097424A KR 1020080022553 A KR1020080022553 A KR 1020080022553A KR 20080022553 A KR20080022553 A KR 20080022553A KR 20090097424 A KR20090097424 A KR 20090097424A
Authority
KR
South Korea
Prior art keywords
insulating layer
film
trench
layer
forming
Prior art date
Application number
KR1020080022553A
Other languages
Korean (ko)
Inventor
김성순
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080022553A priority Critical patent/KR20090097424A/en
Publication of KR20090097424A publication Critical patent/KR20090097424A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H01L21/02222—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen the compound being a silazane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment

Abstract

A method for forming a trench isolation layer of a semiconductor device is provided to form a dense oxidation layer regardless of the depth of the trench by forming the trench isolation layer without the defect using PSZ(Polysilazane) layer with high mobility. A trench(104) is formed in a trench isolation area of a semiconductor substrate(102). An insulating layer is formed on a semiconductor substrate including the trench. A first curing process is performed to for a dense insulating layer. A wet etching process is performed to remove the dense insulating layer. A second curing process is performed to form the dense insulating layer. The insulating layer is made of the PSZ(Polysilazane) layer. The insulating layer is transformed to an SiO2 layer(108a) through the first and second curing processes.

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming the trench isolation layer for semiconductor device}Method of forming the trench isolation layer for a semiconductor device

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 PSZ(Polysilazane)막을 이용하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device using a PSZ (Polysilazane) film.

일반적으로 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 소자가 고집적화되고 미세화 되어감에 따라, 각각의 반도체 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서 액티브 영역의 크기 및 후공정 단계의 공정 마진을 좌우하게 되기 때문이다.In general, a semiconductor device formed on a wafer includes a device isolation region for electrically separating each semiconductor device. In particular, as semiconductor devices have been highly integrated and miniaturized, research on not only reducing the size of each semiconductor device but also reducing the device isolation region has been actively conducted. This is because the formation of the device isolation region influences the size of the active region and the process margin of the post-process step as the initial step in all manufacturing steps.

이러한 소자 분리 영역을 형성하는 방법 중 STI(Shallow Trench Isolation) 방법을 설명하면 다음과 같다. 먼저, 반도체 기판 상부에 반도체 기판과 식각 선택비가 다른 질화막을 형성하고 질화막을 하드 마스크(hardmask)로 사용하기 위해 질화막을 패터닝하여 질화막 패턴을 형성한다. 그리고 질화막 패턴을 하드 마스크로 사용하는 식각 공정으로 반도체 기판의 소자 분리 영역을 식각하여 트렌치(trench)를 형성한다. 이어서, 트렌치를 포함하는 반도체 기판상에 절연 물질을 형성하여 트렌치를 절연 물질로 채우고 절연 물질에 대해 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하여 트렌치에만 절연 물질을 잔류시켜 소자 분리막을 형성한다.A method of forming a shallow trench isolation (STI) method as described above is as follows. First, a nitride film having a different etching selectivity from the semiconductor substrate is formed on the semiconductor substrate, and the nitride film is patterned to form the nitride film in order to use the nitride film as a hard mask. A trench is formed by etching the device isolation region of the semiconductor substrate by an etching process using the nitride layer pattern as a hard mask. Subsequently, an insulating material is formed on the semiconductor substrate including the trench to fill the trench with the insulating material, and the insulating material is left in the trench by performing a planarization process such as chemical mechanical polishing (CMP). An element isolation film is formed.

그러나, 점차 반도체 제조 공정 기술이 미세해짐에 따라 트렌치의 종횡비가 커지게 되는데, 이러한 경우 트렌치를 갭필하는 산화막의 특성 한계로 인해 보이드(void)가 발생될 수 있다. 소자 분리막에 형성된 보이드가 발생되면 해당하는 반도체 소자의 절연 특성이 저하되어 해당 반도체 소자는 페일(fail)될 수 있다. 따라서, 소자 분리막에 형성될 수 있는 보이드가 발생되는 것을 억제하는 것이 중요하다.However, as the semiconductor manufacturing process technology becomes finer, the aspect ratio of the trench increases. In this case, voids may occur due to the characteristic limitation of the oxide film gap gap filling. When voids formed in the device isolation layer are generated, insulation properties of the semiconductor device may be degraded, and the semiconductor device may fail. Therefore, it is important to suppress the generation of voids that may be formed in the device isolation film.

본 발명은 유동성이 우수한 PSZ(Polysilazane)막을 이용하여 트렌치를 갭필하여 보이드가 발생하지 않는 소자 분리막을 형성하되, PSZ(Polysilazane)막에 대한 큐어링 공정을 단계적으로 실시하여 트렌치의 깊이에 상관없이 PSZ(Polysilazane)막이 균일하게 큐어링될 수 있다.The present invention forms a device isolation film that does not generate voids by gap-filling trenches using a PSZ (Polysilazane) film having excellent fluidity, and performing a curing process for the PSZ (Polysilazane) film step by step, regardless of the depth of the trench. The polysilazane film may be uniformly cured.

본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 상기 트렌치를 포함하는 상기 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층에 대해 상기 절연층의 막질을 더욱 치밀하게 하는 제1 큐어링 공정을 실시하는 단계와, 상기 치밀하게 형성된 절연층을 제거하는 습식 식각 공정을 실시하는 단계 및 상기 절연층에 대해 상기 절연층의 막질을 더욱 치밀하게 하는 제2 큐어링 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.A method of forming a device isolation film of a semiconductor device according to the present invention includes forming a trench in an element isolation region of a semiconductor substrate, forming an insulating layer on the semiconductor substrate including the trench, and Performing a first curing process for further densifying the film quality of the insulating layer, performing a wet etching process for removing the densely formed insulating layer, and further improving the quality of the insulating layer with respect to the insulating layer. Performing a densifying second curing process.

상기 절연층은 PSZ(Polysilazane)막으로 형성할 수 있다. 상기 절연층은 상기 제1 및 제2 큐어링 공정을 통해 SiO2막으로 변성될 수 있다. 상기 제1 및 제2 큐어링 공정은 습식 분위기에서 실시할 수 있다. 상기 제2 큐어링 공정을 진행하기 전에 상기 제1 큐어링 공정 및 상기 습식 공정을 2회 이상 실시하는 단계를 더욱 포함할 수 있다.The insulating layer may be formed of a polysilazane (PSZ) film. The insulating layer may be modified into a SiO 2 film through the first and second curing processes. The first and second curing steps may be performed in a wet atmosphere. The method may further include performing the first curing process and the wet process two or more times before proceeding with the second curing process.

본 발명에 따른 반도체 소자의 소자 분리막 형성 방법에 따르면, 유동성이 우수한 PSZ(Polysilazane)막을 이용하여 결함없는 소자 분리막을 형성할 수 있을 뿐만 아니라 트렌치의 깊이에 상관없이 막질이 치밀한 산화막을 형성할 수 있다. 이에 따라 균일한 식각율을 갖는 산화막으로 형성되어 후속하는 소자 분리막 높이 조절 공정에서 균일한 높이의 소자 분리막을 형성할 수 있고 PSZ(Polysilazane)막에 포함된 불순물이 제거되어 반도체 소자의 특성을 향상시킬 수 있다.According to the method of forming an isolation layer of a semiconductor device according to the present invention, a defect-free isolation layer may be formed using a PSZ (Polysilazane) film having excellent fluidity, and an oxide film having a high film quality may be formed regardless of the depth of the trench. . Accordingly, an oxide film having a uniform etching rate may be formed to form a device separator having a uniform height in a subsequent device isolation height adjustment process, and impurities included in a polysilazane (PSZ) film may be removed to improve characteristics of a semiconductor device. Can be.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확 성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer illustrated in the drawings may be exaggerated for convenience and clarity of description.

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1E are cross-sectional views of a device for explaining a method of forming a device isolation film of a semiconductor device according to the present invention.

도 1a를 참조하면, 플래시 메모리 또는 디램 메모리 등이 형성될 반도체 기판(102) 상에 소자 분리 영역을 오픈시키는 하드 마스크 패턴(도시하지 않음)을 형성한다. 그리고, 하드 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 반도체 기판(102)의 소자 분리 영역을 식각하여 트렌치(104)를 형성한다. 한편, 반도체 기판(102) 상에 게이트 절연막, 게이트 전극층(도시하지 않음) 등을 형성한 뒤 하드 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 반도체 기판(102)의 소자 분리 영역을 식각하여 트렌치(104)를 형성할 수도 있다. 이 경우 게이트 전극층(도시하지 않음)에 대한 식각 공정을 별도로 진행할 필요가 없는 장점이 있다. 이후에, 하드 마스크 패턴(도시하지 않음)을 제거한다. Referring to FIG. 1A, a hard mask pattern (not shown) may be formed on the semiconductor substrate 102 on which a flash memory or a DRAM memory or the like is to be opened. The trench 104 is formed by etching the device isolation region of the semiconductor substrate 102 by an etching process using a hard mask pattern (not shown). On the other hand, after forming a gate insulating film, a gate electrode layer (not shown), etc. on the semiconductor substrate 102, the trench is formed by etching the device isolation region of the semiconductor substrate 102 by an etching process using a hard mask pattern (not shown). 104 may be formed. In this case, there is an advantage that the etching process for the gate electrode layer (not shown) does not need to be performed separately. Thereafter, the hard mask pattern (not shown) is removed.

도 1b를 참조하면, 트렌치(104)를 포함하는 반도체 기판(102) 상에 월 산화막(wall oxide; 도시하지 않음)을 형성한다. 월 산화막(도시하지 않음)은 트렌치(104)를 형성하는 식각 공정 중에 손상된 트렌치(104)의 측벽을 치유하기 위하여 형성한다. 이어서, 트렌치(104)를 포함하는 반도체 기판(102) 상에 라이너 절연막(106)을 형성한다. 라이너 절연막(106)은 트렌치(104)의 저면, 측벽 및 반도체 기판(102)의 상부에 형성되며, 트렌치(104)로 형성된 단차를 유지할 수 있는 두께로 형성된다. 트렌치(104)의 저면에 형성된 라이너 절연막(106)은 후속하는 공정에서 트렌치(104)를 갭필해야 하는 깊이를 축소시켜 트렌치(104) 갭필 공정의 마진을 더욱 확보할 수 있다.Referring to FIG. 1B, a wall oxide (not shown) is formed on the semiconductor substrate 102 including the trench 104. A wall oxide film (not shown) is formed to heal the sidewalls of the trench 104 that were damaged during the etching process of forming the trench 104. Next, a liner insulating film 106 is formed on the semiconductor substrate 102 including the trench 104. The liner insulating layer 106 is formed on the bottom of the trench 104, the sidewalls, and the upper portion of the semiconductor substrate 102, and has a thickness capable of maintaining a step formed by the trench 104. The liner insulating layer 106 formed on the bottom of the trench 104 may further reduce the depth at which the trench 104 should be gapfilled in a subsequent process to further secure a margin of the trench 104 gapfill process.

그리고, 트렌치(104)를 포함하는 라이너 절연막(106) 상에 절연층(108)을 형성한다. 반도체 제조 공정 기술이 미세해짐에 따라 트렌치는 점차 종횡비가 크게 형성되어 갭필하는데 어려움이 있다. 따라서, 본 발명은 절연층(108)은 이와 같은 트렌치를 보이드 없이 용이하게 갭필할 수 있도록 유동성이 우수한 PSZ(Polysilazane)막으로 형성하는 것이 바람직하다.The insulating layer 108 is formed on the liner insulating layer 106 including the trench 104. As semiconductor manufacturing process technology becomes finer, trenches gradually become larger in aspect ratio, making it difficult to gapfill. Therefore, in the present invention, the insulating layer 108 is preferably formed of a PSZ (Polysilazane) film having excellent fluidity so that such a trench can be easily gap-filled without voids.

그런데, 절연층(108)으로 형성된 PSZ(Polysilazane)막은 막질이 치밀하지 못하여 후속하는 식각 공정을 통해 과도하게 식각될 수 있다. 또한 PSZ(Polysilazane)막 내부에는 불순물 가스를 포함하고 있으며 이러한 불순물 가스는 후속하는 반도체 제조 공정 중에 배출되어 소자 분리막에 결함을 발생시키거나 반도체 소자의 특성을 저해할 수 있다. However, the PSZ (Polysilazane) film formed of the insulating layer 108 may not be dense and may be excessively etched through a subsequent etching process. In addition, an impurity gas is included in the polysilazane (PSZ) film, and the impurity gas may be discharged during a subsequent semiconductor manufacturing process to cause defects in the device isolation layer or to impair the characteristics of the semiconductor device.

따라서, 도 1c를 참조하면, 절연층(108)에 포함된 불순물을 제거하기 위하여 절연층(108)에 대해 큐어링 공정을 실시한다. 이로써, PSZ(Polysilazane)막에 포함된 불순물 가스를 배출시키고 막질을 더욱 치밀하게 형성할 수 있다.Therefore, referring to FIG. 1C, a curing process is performed on the insulating layer 108 to remove impurities contained in the insulating layer 108. As a result, the impurity gas contained in the polysilazane (PSZ) film can be discharged and the film quality can be formed more densely.

절연층(108)에 대한 큐어링 공정은 습식 분위기에서 열처리 공정을 실시함으로써 진행할 수 있다. 이때, 수분에 직접 노출되는 절연층(108)의 표면에서부터 경화가 진행되어 SiO2와 같이 막질이 치밀한 산화막(108a)으로 변성된다. 하지만 막질이 치밀해진 산화막(108a)은 절연층(108)의 하부로 수분이 이동하는 것을 방해하게 되고, 이로 인하여 절연층(108)의 상부만 말직이 치밀한 산화막(108a)으로 변성되 고 절연층(108)의 하부는 경화가 진행되지 않는다.The curing process for the insulating layer 108 can be performed by performing a heat treatment process in a wet atmosphere. At this time, curing proceeds from the surface of the insulating layer 108 directly exposed to moisture, and the film is modified into an oxide film 108a having a dense film such as SiO 2 . However, the oxide film 108a having a denser film quality prevents the movement of moisture to the lower portion of the insulating layer 108. As a result, only the upper portion of the insulating layer 108 is denatured into a dense oxide film 108a and the insulating layer is formed. The lower part of 108 does not undergo hardening.

이와 같이 절연층(108)의 깊이에 따라 막질의 치밀화가 차이가 나면 트렌치(104)의 깊이 방향으로 습식 식각율에 차이가 발생된다. 이에 따라, 트렌치(104)에 형성된 소자 분리막의 높이를 조절하는 후속하는 유효 소자 분리막 높이(Effective Fox Height; EFH) 조절 공정에서 소자 분리막의 높이가 균일하게 형성되지 못하여 반도체 소자의 특성이 저해될 수 있다. 또한, 절연층(108) 하부에 포함된 불순물이 제거되지 못하여 후속하는 공정에서 불순물로 인한 결함이 발생하여 반도체 소자의 특성을 저해할 수 있다.As such, when the densification of the film quality varies according to the depth of the insulating layer 108, a difference occurs in the wet etch rate in the depth direction of the trench 104. Accordingly, in the subsequent effective fox height (EFH) adjusting process of adjusting the height of the device isolation layer formed in the trench 104, the height of the device isolation layer may not be formed uniformly, which may impair the characteristics of the semiconductor device. have. In addition, since impurities included in the lower portion of the insulating layer 108 may not be removed, defects due to impurities may occur in a subsequent process, thereby deteriorating characteristics of the semiconductor device.

도 1d를 참조하면, 막질이 치밀하게 변성된 산화막(108a)을 제거하는 식각 공정을 실시한다. 이로써 막질이 치밀하게 변성되지 않은 절연층(108)의 하부가 노출된다. 이러한 식각 공정은 습식 식각 공정으로 실시할 수 있다.Referring to FIG. 1D, an etching process for removing the densely modified oxide film 108a is performed. This exposes the lower part of the insulating layer 108 in which the film quality is not densely modified. This etching process may be performed by a wet etching process.

도 1e를 참조하면, 절연층(108)에 대해 습식 분위기에서 열처리 공정을 실시함으로써 다시 큐어링 공정을 실시한다. 이때, 절연층(108)은 전술한 공정으로 막질이 치밀하게 변성된 산화막(108a)이 제거되고 높이 또한 낮아졌기 때문에 수분에 직접 노출되는 절연층(108)의 상부 및 절연층(108)의 하부까지 용이하게 경화될 수 있다. 이에 따라 절연층(108)은 막질이 치밀한 SiO2와 같은 산화막(108a)으로 변성될 수 있다.Referring to FIG. 1E, a curing process is performed again by performing a heat treatment process on the insulating layer 108 in a wet atmosphere. At this time, the insulating layer 108 is the upper portion of the insulating layer 108 and the lower portion of the insulating layer 108 directly exposed to moisture because the oxide film 108a having a densely modified film quality by the above-described process is removed and the height is also lowered. It can be easily cured up to. Accordingly, the insulating layer 108 may be modified into an oxide film 108a such as SiO 2 having a dense film quality.

이와 같이, 본 발명은 PSZ(Polysilazane)막으로 트렌치를 갭필한 뒤 PSZ(Polysilazane)막에 대한 큐어링 공정을 실시할 때 경화된 PSZ(Polysilazane)막 의 상부를 제거하고 다시 큐어링 공정을 실시하는 단계를 반복적으로 실시함으로써 PSZ(Polysilazane)막의 깊이와 상관없이 균일하게 막질이 치밀한 산화막으로 형성할 수 있다. 또한, 본 발명은 최종 큐어링 공정 전에 실시하는 큐어링 공정 및 식각 공정을 1회 실시하는 것으로 설명하였지만 이에 한정하지 않고 절연층의 두께 및 막질이 치밀한 산화막이 형성되는 두께에 따라 최종 큐어링 공정 전에 큐어링 공정 및 식각 공정을 2회 이상 실시할 수 있음은 당연하다.As described above, the present invention removes the upper part of the cured PSZ (Polysilazane) film when the curing process for the PSZ (Polysilazane) film after gap-filling the trench with a PSZ (Polysilazane) film to perform a curing process again. By repeatedly performing the step, it is possible to form an oxide film having a uniform film quality regardless of the depth of the PSZ (Polysilazane) film. In addition, the present invention has been described as performing a curing process and an etching process once before the final curing process, but not limited to this, before the final curing process depending on the thickness of the insulating layer and the thickness of the oxide film having a high film quality. Naturally, the curing process and the etching process can be performed two or more times.

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1E are cross-sectional views of a device for explaining a method of forming a device isolation film of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of Signs for Main Parts of Drawings>

102 : 반도체 기판 104 : 트렌치102 semiconductor substrate 104 trench

106 : 라이너 절연막 108 : 절연층106: liner insulating film 108: insulating layer

Claims (5)

반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계;Forming a trench in the device isolation region of the semiconductor substrate; 상기 트렌치를 포함하는 상기 반도체 기판상에 절연층을 형성하는 단계;Forming an insulating layer on the semiconductor substrate including the trench; 상기 절연층에 대해 상기 절연층의 막질을 더욱 치밀하게 하는 제1 큐어링 공정을 실시하는 단계;Performing a first curing process on the insulating layer to further densify the film quality of the insulating layer; 상기 치밀하게 형성된 절연층을 제거하는 습식 식각 공정을 실시하는 단계; 및Performing a wet etching process to remove the densely formed insulating layer; And 상기 절연층에 대해 상기 절연층의 막질을 더욱 치밀하게 하는 제2 큐어링 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And performing a second curing step of densifying the film quality of the insulating layer with respect to the insulating layer. 제1항에 있어서,The method of claim 1, 상기 절연층은 PSZ(Polysilazane)막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And the insulating layer is formed of a polysilazane (PSZ) film. 제1항에 있어서,The method of claim 1, 상기 절연층은 상기 제1 및 제2 큐어링 공정을 통해 SiO2막으로 변성되는 반 도체 소자의 소자 분리막 형성 방법.And the insulating layer is modified into a SiO 2 film through the first and second curing processes. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 큐어링 공정은 습식 분위기에서 실시하는 반도체 소자의 소자 분리막 형성 방법.And the first and second curing steps are performed in a wet atmosphere. 제1항에 있어서,The method of claim 1, 상기 제2 큐어링 공정을 진행하기 전에 상기 제1 큐어링 공정 및 상기 습식 공정을 2회 이상 실시하는 단계를 더욱 포함하는 반도체 소자의 소자 분리막 형성 방법.And performing the first curing process and the wet process two or more times before proceeding with the second curing process.
KR1020080022553A 2008-03-11 2008-03-11 Method of forming the trench isolation layer for semiconductor device KR20090097424A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080022553A KR20090097424A (en) 2008-03-11 2008-03-11 Method of forming the trench isolation layer for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080022553A KR20090097424A (en) 2008-03-11 2008-03-11 Method of forming the trench isolation layer for semiconductor device

Publications (1)

Publication Number Publication Date
KR20090097424A true KR20090097424A (en) 2009-09-16

Family

ID=41356792

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080022553A KR20090097424A (en) 2008-03-11 2008-03-11 Method of forming the trench isolation layer for semiconductor device

Country Status (1)

Country Link
KR (1) KR20090097424A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11342438B1 (en) 2012-07-17 2022-05-24 Unm Rainforest Innovations Device with heteroepitaxial structure made using a growth mask

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11342438B1 (en) 2012-07-17 2022-05-24 Unm Rainforest Innovations Device with heteroepitaxial structure made using a growth mask
US11342441B2 (en) 2012-07-17 2022-05-24 Unm Rainforest Innovations Method of forming a seed area and growing a heteroepitaxial layer on the seed area
US11342442B2 (en) 2012-07-17 2022-05-24 Unm Rainforest Innovations Semiconductor product comprising a heteroepitaxial layer grown on a seed area of a nanostructured pedestal
US11349011B2 (en) 2012-07-17 2022-05-31 Unm Rainforest Innovations Method of making heteroepitaxial structures and device formed by the method
US11374106B2 (en) 2012-07-17 2022-06-28 Unm Rainforest Innovations Method of making heteroepitaxial structures and device formed by the method
US11456370B2 (en) 2012-07-17 2022-09-27 Unm Rainforest Innovations Semiconductor product comprising a heteroepitaxial layer grown on a seed area of a nanostructured pedestal

Similar Documents

Publication Publication Date Title
KR100976422B1 (en) Method of forming an isolation layer in semiconductor device
JP2006156471A (en) Semiconductor device and its manufacturing method
KR100822604B1 (en) Method for forming isolation of semiconductor device
JP2006332442A (en) Semiconductor device and method for manufacturing the same
KR100972681B1 (en) Method of forming an isolation layer in flash memory device
KR101034950B1 (en) Method of fabricating the trench isolation layer for semiconductor device
KR100703836B1 (en) Method for forming trench type isolation layer in semiconductor device
KR101077014B1 (en) Method for forming the isolation layer of semiconductor device
JP2006269899A (en) Method of manufacturing semiconductor apparatus
KR20090097424A (en) Method of forming the trench isolation layer for semiconductor device
KR101060256B1 (en) Device Separator Formation Method of Semiconductor Device
KR20070004341A (en) Method for fabricating flash memory device
KR100912986B1 (en) Method of forming a isolation in semiconductor device
KR100912988B1 (en) Method of manufacturing a semiconductor device
KR20110024513A (en) Method for fabricating semiconductor device
KR100402426B1 (en) Trench Isolation layer of semiconductor device and method for manufacturing same
JP2007142311A (en) Semiconductor device, and method for manufacturing same
KR20080061515A (en) Method of fabricating the trench isolation layer for semiconductor device
KR20100013969A (en) Method of forming a isolation layer in semiconductor device
KR100681212B1 (en) Method for forming trench type isolation layer in semiconductor device
KR100567747B1 (en) Method for fabricating isolation barrier of semiconductor device
JP2007281300A (en) Semiconductor device and its manufacturing method
KR20080114254A (en) Method of forming an isolation in semiconductor device
KR20080114065A (en) Method for manufacturing of isolation layer of semiconductor device
KR20080086222A (en) Method for forming shallow trench isolation of semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination