KR20090091453A - Stack chip package and fabricating method thereof - Google Patents

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Abstract

A stacked chip package and a manufacturing method thereof are provided to minimize the length of the bonding wire by wire-bonding the circuit pattern with each electrode pad of the center pad chip. A substrate(100) comprises a window(103) in center. The first semiconductor chip is welded on the substrate so that a electrode pad(115) is exposed through the window. The second semiconductor chip is flip-chip-bonded with the substrate through the bump(125). A bonding wire(130) connects the circuit pattern formed on the electrode pad and the substrate backside of the first semiconductor chip through the window. An encapsulant(140) is formed in the window part and the substrate backside while surrounding the bonding wire. A solder ball(150) for the external connectivity is formed in the lower part of substrate.

Description

적층 칩 패키지 및 그 제조방법{ Stack chip package and Fabricating method thereof }Stack chip package and fabrication method

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는 적층 칩 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a multilayer chip package and a method for manufacturing the same.

일반적으로 반도체 소자와 그에 대한 패키지 기술은 상호 부합되어 고밀도화, 고속도화, 소형화 및 박형화를 목표로 계속적인 발전을 거듭해 왔다. 특히, 패키지 구조에 있어서 핀 삽입형에서 표면 실장형으로 급격히 진행되어 회로기판에 대한 실장 밀도를 높여왔다.In general, semiconductor devices and their packaging technologies have been consistent with each other, and have been continuously developed for the purpose of high density, high speed, miniaturization and thinning. In particular, the package structure has rapidly progressed from the pin insertion type to the surface mounting type, thereby increasing the mounting density of the circuit board.

최근에는 베어 칩(Bare Chip)의 특성을 패키지 상태에서도 그대로 유지하면서 취급이 용이하고 패키지 크기를 크게 줄인 칩 스케일 패키지(Chip Scale Package : CSP)가 개발되었다. 칩 스케일 패키지는 반도체 칩 크기 수준의 소형화된 반도체 패키지를 제공한다.Recently, a chip scale package (CSP) has been developed, which is easy to handle and greatly reduces the package size while maintaining the characteristics of a bare chip even in a package state. Chip scale packages provide miniaturized semiconductor packages at the level of semiconductor chips.

이러한 칩 스케일 패키지(CSP) 가운데 현재 가장 주목받고 있는 것으로는 볼 그리드 어레이(Ball Grid Array : BGA) 패키지가 있다. 볼 그리드 어레이(BGA) 패 키지는 반도체 패키지의 일면에 솔더볼(Solder Ball)을 융착하고 이를 입출력 수단으로 사용함으로써, 많은 수의 입출력 신호를 수용할 수 있으면서도 크기는 작게 형성되어 있다.Among the chip scale packages (CSPs), the most attention is the Ball Grid Array (BGA) package. The ball grid array (BGA) package is formed by melting a solder ball on one surface of a semiconductor package and using the same as an input / output means, while being able to accommodate a large number of input / output signals but having a small size.

상기 볼 그리드 어레이 패키지는 인쇄회로기판(Printed Circuit Board : PCB)의 일면에 하나 또는 그 이상의 반도체 칩이 실장되고, 상기의 반도체 칩과 인쇄회로기판이 전기적 접속을 이루도록 와이어(Wire)로 연결되며, 반도체 칩이 부착된 인쇄회로 기판의 대향된 면에 솔더볼이 어레이 형태로 융착되는 구조의 반도체 패키지이다.The ball grid array package has one or more semiconductor chips mounted on one surface of a printed circuit board (PCB), and are connected by wires to form an electrical connection between the semiconductor chip and the printed circuit board. The semiconductor package has a structure in which solder balls are fused in an array form on opposite sides of a printed circuit board to which a semiconductor chip is attached.

한편, 반도체 칩에는 각 전극 패드들이 중앙을 따라 일렬로 배열되어 있는 센터 패드 칩(Center Pad Chip)과 각 전극 패드들이 에지 부분을 따라 배열되어 있는 에지 패드 칩(Edge Pad Chip) 등이 있다. 도 1은 센터 패드 칩(Center Pad Chip)과 에지 패드 칩(Edge Pad Chip)을 개략적으로 나타낸 도면이다.The semiconductor chip includes a center pad chip in which each electrode pad is arranged in a line along a center, and an edge pad chip in which each electrode pad is arranged along an edge portion. 1 is a diagram schematically illustrating a center pad chip and an edge pad chip.

상기 센터 패드 칩은 동작 속도가 빠른 반도체 소자의 경우, 각각의 데이터 라인(Data Line) 길이를 최대한 일정하게 하기 위해 각 전극 패드를 중앙을 따라 일렬로 배치한 것이다.In the case of a semiconductor device having a high operating speed, the center pad chip has each electrode pad arranged in a line along the center to make the length of each data line as constant as possible.

상기 센터 패드 칩은 에지 패드 칩보다 크기가 작고, 각 전극 패드가 중앙을 따라 일렬로 배치되어 있기 때문에, 상기 에지 패드 칩과 같은 다른 반도체 칩들과 함께 패키징하는 것은 구조적으로 많은 문제점을 야기한다.Since the center pad chip is smaller in size than the edge pad chip and each electrode pad is disposed in a line along the center, packaging with other semiconductor chips such as the edge pad chip causes structural problems.

도 2는 종래의 센터 패드 칩을 포함하는 적층 칩 패키지를 나타낸 단면도이다.2 is a cross-sectional view illustrating a laminated chip package including a conventional center pad chip.

이에 도시된 바와 같이, 기판(10)상에 반도체 칩(20)이 접합되어 있고, 상기 반도체 칩(20) 상부에 센터 패드 칩(30)이 접합되어 있으며, 상기 기판(10)의 하부 면에는 솔더볼(Solder Ball)(40)이 형성되어 외부와 전기적으로 연결된다.As shown therein, the semiconductor chip 20 is bonded to the substrate 10, the center pad chip 30 is bonded to the upper portion of the semiconductor chip 20, and the lower surface of the substrate 10 is bonded to the semiconductor chip 20. A solder ball 40 is formed and electrically connected to the outside.

상기 기판(10)에는 금속 패턴(15)이 형성되는데, 금속 패턴(15)은 기판(10)의 상부와 하부에서 국부적으로 노출되어 있다.A metal pattern 15 is formed on the substrate 10, and the metal pattern 15 is locally exposed on the upper and lower portions of the substrate 10.

상기 반도체 칩(20)은 노출된 금속 패턴(15) 상에 범프(25)를 통하여 플립칩 본딩(Flip Chip Bonding)되며, 상기 센터 패드 칩(30)은 본딩 와이어(Bonding Wire)(50)를 통해 기판(10)과 전기적으로 접속된다.The semiconductor chip 20 is flip chip bonded through the bumps 25 on the exposed metal pattern 15, and the center pad chip 30 connects the bonding wire 50. It is electrically connected with the board | substrate 10 through.

상기 반도체 칩(20)과 기판(10) 사이의 공간은 충진재(60)를 통해 언더필(Underfill)되며, 상기 기판(10)의 상부에는 반도체 칩(20)과 센터 패드 칩(30)을 감싸며 보호 수지(70)가 형성된다.The space between the semiconductor chip 20 and the substrate 10 is underfilled through the filler 60, and the semiconductor chip 20 and the center pad chip 30 are wrapped and protected on the substrate 10. Resin 70 is formed.

종래의 센터 패드 칩을 포함하는 적층 칩 패키지는, 기판(10)상에 반도체 칩(20)을 플립칩 본딩으로 접합하고, 반도체 칩(20) 상부에 센터 패드 칩(30)을 접합한 후 와이어 본딩(Wire Bonding)을 통해 기판(10)과 전기적으로 접속하는 방식을 사용하였다.In a stacked chip package including a conventional center pad chip, the semiconductor chip 20 is bonded to the substrate 10 by flip chip bonding, the center pad chip 30 is bonded to the semiconductor chip 20, and then wired. A method of electrically connecting with the substrate 10 through wire bonding was used.

이 경우, 센터 패드 칩(30)과 기판(10)을 전기적으로 접속하는 본딩 와이어(50)의 높이 때문에 적층 칩 패키지의 전체 높이가 높아지며, 그로 인해 적층 칩 패키지의 부피가 커진다는 문제점이 있다.In this case, the overall height of the stacked chip package is increased due to the height of the bonding wire 50 electrically connecting the center pad chip 30 and the substrate 10, thereby increasing the volume of the stacked chip package.

그리고, 센터 패드 칩(30)이 반도체 칩(20) 상부에 접합되는데, 센터 패드 칩(30)은 각 전극 패드(35)가 중앙을 따라 일렬로 배열되어 있기 때문에, 기판(10)의 금속 패턴(15)으로부터 상기 센터 패드 칩(30)의 각 전극 패드(35)에 이르는 본딩 와이어(50)의 길이가 길어진다는 단점이 있다.The center pad chip 30 is bonded to the upper portion of the semiconductor chip 20. Since the electrode pads 35 are arranged in a line along the center of the center pad chip 30, a metal pattern of the substrate 10 is formed. There is a disadvantage that the length of the bonding wire 50 from 15 to each electrode pad 35 of the center pad chip 30 becomes long.

또한, 상기 반도체 칩(20) 및 센터 패드 칩(30)이 모두 기판(10) 상부에 노출된 금속 패턴(15)과 전기적으로 접속되기 때문에, 기판(10) 상부 면의 회로 밀집도가 높아지는 문제점이 있다.In addition, since the semiconductor chip 20 and the center pad chip 30 are both electrically connected to the metal pattern 15 exposed on the substrate 10, the circuit density of the upper surface of the substrate 10 is increased. have.

본 발명의 목적은 적층 칩 패키지의 전체 부피를 줄이고, 기판 상부에 집중된 회로 밀집도를 낮추는 적층 칩 패키지 및 그 제조방법을 제공하는 데 있다.An object of the present invention is to provide a laminated chip package and a method of manufacturing the same, which reduces the overall volume of the laminated chip package and reduces the circuit density concentrated on the substrate.

상기 문제점을 해결하기 위해 고안된 본 발명의 적층 칩 패키지의 바람직한 실시예는, 중앙에 윈도우(Window)를 가지는 기판과, 전극 패드가 상기 윈도우를 통해 노출되도록 상기 기판상에 접합되는 제1 반도체 칩과, 상기 제1 반도체 칩 상에 접합되며, 범프를 통해 상기 기판과 플립칩 본딩(Flip Chip Bonding)되는 제2 반도체 칩과, 상기 윈도우를 통하여 상기 제1 반도체 칩의 전극 패드 및 상기 기판 하부에 형성된 회로 패턴을 연결하는 본딩 와이어(Bonding Wire)와, 상기 윈도우 내부 및 기판 하부에 상기 본딩 와이어를 감싸며 형성되는 보호 수지와, 상기 기판의 하부에 형성되는 외부 접속용 솔더볼(Solder Ball)을 포함하여 이루어진다.A preferred embodiment of the stacked chip package of the present invention devised to solve the above problems includes a substrate having a window in the center, a first semiconductor chip bonded onto the substrate such that electrode pads are exposed through the window; A second semiconductor chip bonded to the first semiconductor chip and flip-chip bonded to the substrate through bumps, an electrode pad of the first semiconductor chip and a lower portion of the substrate through the window; Bonding wires connecting circuit patterns, a protective resin formed by surrounding the bonding wires in the window and the lower part of the substrate, and an external connection solder ball formed in the lower part of the substrate. .

여기서, 상기 제1 반도체 칩은 상기 전극 패드가 중앙 부분을 따라 배열된 센터 패드 칩(Center Pad Chip)이고, 상기 제2 반도체 칩은 전극 패드가 에지 부분을 따라 배열된 에지 패드 칩(Edge Pad Chip)인 것을 특징으로 한다.Here, the first semiconductor chip is a center pad chip in which the electrode pads are arranged along the center portion, and the second semiconductor chip is an edge pad chip in which the electrode pads are arranged along the edge portion. It is characterized by the).

본 발명의 적층 칩 패키지의 제조방법의 바람직한 실시예는, 중앙에 윈도우(Window)를 가지는 기판을 제작하는 단계와, 전극 패드가 상기 윈도우를 통해 노출되도록 상기 기판상에 제1 반도체를 접합하는 단계와, 상기 제1 반도체 칩 상에 제2 반도체 칩을 접합하고, 범프를 통해 상기 기판과 플립칩 본딩(Flip Chip Bonding)하는 단계와, 상기 윈도우를 통하여 상기 제1 반도체 칩의 전극 패드 및 상기 기판 하부에 형성된 회로 패턴을 본딩 와이어(Bonding Wire)로 연결하는 단계와, 상기 윈도우 내부 및 기판 하부에 상기 본딩 와이어를 감싸며 보호 수지를 형성하는 단계와, 상기 기판의 하부에 외부 접속용 솔더볼(Solder Ball)을 형성하는 단계를 포함하여 이루어진다.A preferred embodiment of the method of manufacturing a stacked chip package of the present invention includes manufacturing a substrate having a window in the center, and bonding a first semiconductor on the substrate so that an electrode pad is exposed through the window. And bonding a second semiconductor chip onto the first semiconductor chip, flip chip bonding the substrate with a bump, and forming an electrode pad of the first semiconductor chip and the substrate through the window. Connecting a circuit pattern formed at a lower portion with a bonding wire, forming a protective resin surrounding the bonding wire in the window and the lower portion of the substrate, and solder balls for external connection at the lower portion of the substrate. Forming a step).

본 발명에 의하면, 센터 패드 칩의 각 전극 패드와 기판 하부의 회로 패턴이 기판 내에 형성된 윈도우를 통해 와이어 본딩되기 때문에, 적층 칩 패키지의 높이을 낮출 수 있으며, 그로 인해 패키지의 전체 부피를 줄일 수 있다.According to the present invention, since each electrode pad of the center pad chip and the circuit pattern under the substrate are wire bonded through a window formed in the substrate, the height of the laminated chip package can be lowered, thereby reducing the overall volume of the package.

그리고, 센터 패드 칩의 각 전극 패드를 상기 윈도우와 인접하여 형성된 회로 패턴과 와이어 본딩함으로써, 기판 하부의 회로 패턴으로부터 센터 패드 칩의 각 전극 패드에 이르는 본딩 와이어의 길이를 최소화할 수 있다.The length of the bonding wire from the circuit pattern under the substrate to each electrode pad of the center pad chip can be minimized by wire bonding each electrode pad of the center pad chip to the window pattern adjacent to the window.

또한, 상기 기판 상부의 회로 패턴에 반도체 칩이 접합되도록 하고, 기판 하부의 회로 패턴에 센터 패드 칩이 접합되도록 함으로써, 종전의 기판 상부 면에만 집중되었던 회로 밀집도를 분산시킬 수 있다.In addition, the semiconductor chip is bonded to the circuit pattern on the upper substrate, and the center pad chip is bonded to the circuit pattern on the lower substrate, thereby dispersing the circuit density that has previously been concentrated only on the upper surface of the substrate.

이하, 도 3 및 도 4를 참조하여 본 발명의 적층 칩 패키지 및 그 제조방법에 대해 상세히 설명한다.Hereinafter, the multilayer chip package of the present invention and a method of manufacturing the same will be described in detail with reference to FIGS. 3 and 4.

본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In describing the present invention, when it is determined that the detailed description of the known technology related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In addition, terms to be described below are terms defined in consideration of functions in the present invention, which may vary according to the intention or custom of a user or an operator. Therefore, the definition should be made based on the contents throughout the specification.

도 3은 본 발명의 적층 칩 패키지의 실시예를 나타낸 단면도이다.3 is a cross-sectional view showing an embodiment of a stacked chip package of the present invention.

이에 도시된 바와 같이, 중앙에 윈도우(Window)(103)를 가지는 기판(100)과, 상기 기판(100)의 상부 면에 접합되는 센터 패드 칩(Center Pad Chip)(110)과, 상기 센터 패드 칩(110)의 상부에 접합되며 범프(Bump)(125)를 통해 상기 기판(100)과 플립칩 본딩(Flip Chip Bonding)되는 반도체 칩(120)과, 상기 윈도우(103)를 통해 노출된 상기 센터 패드 칩(110)의 각 전극 패드(115)와 상기 기판(100)의 하부 면에 형성된 회로 패턴(105)을 전기적으로 연결하는 본딩 와이어(130)와, 상기 본딩 와이어(130)를 감싸며 상기 기판(100)의 하부에 형성되는 보호 수지(140)와, 상기 기판(100)의 하부 면에 형성되는 외부 접속용 솔더 볼(Solder Ball)(150)을 포함하여 이루어진다.As shown therein, a substrate 100 having a window 103 in the center, a center pad chip 110 bonded to an upper surface of the substrate 100, and the center pad The semiconductor chip 120 bonded to an upper portion of the chip 110 and flip-chip bonded to the substrate 100 through a bump 125, and the window 103 exposed through the window 103. Bonding wires 130 for electrically connecting the electrode pads 115 of the center pad chip 110 and the circuit pattern 105 formed on the lower surface of the substrate 100, surrounding the bonding wires 130, A protective resin 140 is formed below the substrate 100, and an external connection solder ball 150 is formed on the lower surface of the substrate 100.

상기 기판(100)의 내부에는 회로 패턴(105)이 형성되어 있는데, 상기 회로 패턴(105)은 기판(100)의 상부 및 하부에서 국부적으로 노출된다.A circuit pattern 105 is formed in the substrate 100, and the circuit pattern 105 is locally exposed on the upper and lower portions of the substrate 100.

상기 기판(100)의 상부에서 노출된 회로 패턴(105)은 상기 범프(125)를 통해 반도체 칩(120)과 전기적으로 연결되며, 상기 기판(100)의 하부에서 노출된 회로 패턴(105)은 외부 접속용 솔더볼(150)과 전기적으로 연결되거나 상기 센터 패드 칩(110)의 각 전극 패드(115)와 본딩 와이어(130)를 통해 전기적으로 연결된다.The circuit pattern 105 exposed on the upper portion of the substrate 100 is electrically connected to the semiconductor chip 120 through the bump 125, and the circuit pattern 105 exposed on the lower portion of the substrate 100 is It is electrically connected to the solder ball 150 for external connection or electrically connected to each electrode pad 115 and the bonding wire 130 of the center pad chip 110.

한편, 기판의 상부 면 및 하부 면에 회로 패턴을 형성하여 반도체 칩 및 센터 패드 칩과 전기적으로 접속시킬 수도 있다.Meanwhile, circuit patterns may be formed on upper and lower surfaces of the substrate to electrically connect the semiconductor chip and the center pad chip.

상기 센터 패드 칩(110)은 기판(100)상에 접착제 등을 통해 접합되는데, 이때 센터 패드 칩(110)의 중앙을 따라 일렬로 배열된 각 전극 패드(115)가 상기 기판의 윈도우(103)를 통해 노출되도록 상기 센터 패드 칩(110)의 활성면이 기판(100)의 상부면과 접착되는 구조를 갖는다.The center pad chip 110 is bonded to the substrate 100 using an adhesive or the like, wherein each electrode pad 115 arranged in a line along the center of the center pad chip 110 is a window 103 of the substrate. The active surface of the center pad chip 110 is bonded to the upper surface of the substrate 100 to be exposed through the substrate 100.

상기 센터 패드 칩(110)의 각 전극 패드(115)는 상기 윈도우(103)를 통해 와이어 본딩(Wire Bonding)되어 기판(100)의 하부에 노출된 회로 패턴(105)과 전기적으로 연결된다.Each electrode pad 115 of the center pad chip 110 is wire bonded through the window 103 to be electrically connected to a circuit pattern 105 exposed under the substrate 100.

그리고 상기 윈도우(103) 내부 및 상기 기판(100)의 하부에는 본딩 와이어(130)를 감싸며 보호 수지(140)가 형성되어 본딩 와이어(130)를 외부 환경으로부터 보호한다.In addition, a protective resin 140 is formed to surround the bonding wire 130 inside the window 103 and the lower portion of the substrate 100 to protect the bonding wire 130 from the external environment.

상기 반도체 칩(120)으로는 에지 패드 칩을 사용할 수 있으며, 상기 센터 패드 칩(110) 상에 접착제 등을 통해 접합된다.An edge pad chip may be used as the semiconductor chip 120, and is bonded to the center pad chip 110 through an adhesive or the like.

상기 반도체 칩(120)의 각 전극 패드는 범프(125)를 통해 상기 기판(100)상에 노출된 회로 패턴(105)과 전기적으로 연결된다. 이때, 상기 기판(100)과 반도체 칩(120) 사이의 공간은 충진제(160)를 통해 언더필(Underfill)된다.Each electrode pad of the semiconductor chip 120 is electrically connected to the circuit pattern 105 exposed on the substrate 100 through the bump 125. In this case, the space between the substrate 100 and the semiconductor chip 120 is underfilled through the filler 160.

본 발명에 의하면, 센터 패드 칩(110)의 각 전극 패드(115)와 기판(100)의 하부에 노출된 회로 패턴(105)이 기판(100) 내에 형성된 윈도우(103)를 통해 와이어 본딩되기 때문에, 적층 칩 패키지의 높이가 낮아지며, 그로 인해 전체 부피를 줄일 수 있다.According to the present invention, since each electrode pad 115 of the center pad chip 110 and the circuit pattern 105 exposed under the substrate 100 are wire-bonded through the window 103 formed in the substrate 100. As a result, the height of the stacked chip package is lowered, thereby reducing the overall volume.

그리고, 기판(100) 내에 형성된 회로 패턴(105)을 상기 윈도우(103)와 인접한 부근에서 노출시킴으로써, 기판(100) 하부로 노출된 회로 패턴(105)으로부터 상기 센터 패드 칩(110)의 각 전극 패드(115)에 이르는 본딩 와이어(130)의 길이를 최소화할 수 있다.Each of the electrodes of the center pad chip 110 is exposed from the circuit pattern 105 exposed below the substrate 100 by exposing the circuit pattern 105 formed in the substrate 100 to the vicinity of the window 103. The length of the bonding wire 130 leading to the pad 115 may be minimized.

또한, 상기 기판(100)의 상부로 노출된 회로 패턴(105)에 반도체 칩(120)이 접합되도록 하고, 기판(100)의 하부로 노출된 회로 패턴(105)에 센터 패드 칩(110)이 접합되도록 함으로써, 종전의 기판(100) 상부 면에만 집중되었던 회로 밀집도를 분산시킬 수 있다.In addition, the semiconductor chip 120 is bonded to the circuit pattern 105 exposed to the upper portion of the substrate 100, and the center pad chip 110 is connected to the circuit pattern 105 exposed to the lower portion of the substrate 100. By being bonded, it is possible to disperse the circuit density, which was previously concentrated only on the upper surface of the substrate 100.

도 4는 본 발명의 적층 칩 패키지의 제조방법을 나타낸 순서도이다.4 is a flowchart illustrating a method of manufacturing a stacked chip package according to the present invention.

이에 도시된 바와 같이, 먼저 중앙에 윈도우(Window)(105)가 형성된 기판(100)을 준비한다(S 100). 여기서, 상기 기판(100) 내에 회로 패턴(105)을 형성하며, 상기 회로 패턴(105)은 상기 기판(100)의 상부와 하부에서 국부적으로 노출되도록 한다.As shown in the drawing, first, a substrate 100 having a window 105 formed in the center is prepared (S 100). Here, the circuit pattern 105 is formed in the substrate 100, and the circuit pattern 105 is locally exposed at the upper and lower portions of the substrate 100.

다음으로, 접합제를 사용하여 상기 기판(100)상에 센터 패드 칩(110)을 접합 한다(S 110). Next, the center pad chip 110 is bonded to the substrate 100 using a bonding agent (S 110).

이때, 상기 센터 패드 칩(110)의 중앙을 따라 일렬로 배열된 각 전극 패드(115)가 상기 윈도우(105)를 통하여 노출되도록, 상기 센터 패드 칩(110)의 활성면을 상기 기판(100)의 상부면과 접합시킨다.At this time, the active surface of the center pad chip 110 is exposed to the substrate 100 such that the electrode pads 115 arranged in a line along the center of the center pad chip 110 are exposed through the window 105. Join with the upper surface of.

이어서, 상기 센터 패드 칩(110) 상부에 반도체 칩(120)을 접합한다(S 120). 이때, 접합제를 통해 상기 센터 패드 칩(110)과 반도체 칩(120)을 접합하며, 범프(125)를 통해 상기 반도체 칩(120)과 상기 기판(100)의 상부에서 노출된 회로 패턴(105)을 전기적으로 연결한다.Subsequently, the semiconductor chip 120 is bonded to the center pad chip 110 (S 120). In this case, the center pad chip 110 and the semiconductor chip 120 are bonded to each other through a bonding agent, and the circuit pattern 105 exposed on the semiconductor chip 120 and the substrate 100 is exposed through the bumps 125. ) Is electrically connected.

연이어, 와이어 본딩(Wire Bonding)을 통해 상기 센터 패드 칩(110)의 각 전극 패드(115)와 상기 기판(100)의 하부에서 노출된 회로 패턴(105)을 전기적으로 연결한다(S 130).Subsequently, the electrode pads 115 of the center pad chip 110 and the circuit pattern 105 exposed under the substrate 100 are electrically connected through wire bonding (S 130).

다음으로, 상기 윈도우(105) 내부와 상기 기판(100)의 하부에 본딩 와이어(130)를 감싸며 보호 수지(140)를 형성한다(S 140).Next, a protective resin 140 is formed around the bonding wire 130 inside the window 105 and the lower portion of the substrate 100 (S 140).

이어서, 상기 기판(100)의 하부에 노출된 회로 패턴(105)에 외부 접속용 솔더볼(150)을 접합시킨다(S 150).Subsequently, the solder balls 150 for external connection are bonded to the circuit pattern 105 exposed on the lower portion of the substrate 100 (S 150).

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. Although the present invention has been described in detail with reference to exemplary embodiments above, those skilled in the art to which the present invention pertains can make various modifications to the above-described embodiments without departing from the scope of the present invention. I will understand.

예를 들어, 본 발명의 적층 칩 패키지를 순차적으로 적층하여 적층 패키지(Stack Package)를 구현할 수도 있다. 이때 각 적층 칩 패키지 간의 전기적 연결은 외부 접속용 솔더볼을 통해 이루어진다.For example, a stack package may be implemented by sequentially stacking the stacked chip packages of the present invention. At this time, the electrical connection between each stacked chip package is made through solder balls for external connection.

그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined by the claims below and equivalents thereof.

도 1은 센터 패드 칩(Center Pad Chip)과 에지 패드 칩(Edge Pad Chip)을 개략적으로 나타낸 도면.1 is a schematic view showing a center pad chip and an edge pad chip.

도 2는 종래의 센터 패드 칩을 포함하는 적층 칩 패키지를 나타낸 단면도.2 is a cross-sectional view showing a stacked chip package including a conventional center pad chip.

도 3은 본 발명의 적층 칩 패키지의 실시예를 나타낸 단면도.3 is a cross-sectional view showing an embodiment of a stacked chip package of the present invention.

도 4는 본 발명의 적층 칩 패키지의 제조방법을 나타낸 순서도.Figure 4 is a flow chart showing a method of manufacturing a stacked chip package of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 기판 103 : 윈도우100: substrate 103: window

105 : 회로 패턴 110 : 센터 패드 칩105: circuit pattern 110: center pad chip

115 : 전극 패드 120 : 반도체 칩115: electrode pad 120: semiconductor chip

125 : 범프 130 : 본딩 와이어125: bump 130: bonding wire

140 : 보호 수지 150 : 솔더볼140: protective resin 150: solder ball

160 : 충진제160: filler

Claims (6)

중앙에 윈도우(Window)를 가지는 기판;A substrate having a window in the center; 전극 패드가 상기 윈도우를 통해 노출되도록 상기 기판상에 접합되는 제1 반도체 칩;A first semiconductor chip bonded on the substrate such that an electrode pad is exposed through the window; 상기 제1 반도체 칩 상에 접합되며, 범프를 통해 상기 기판과 플립칩 본딩(Flip Chip Bonding)되는 제2 반도체 칩;A second semiconductor chip bonded on the first semiconductor chip and flip-chip bonded to the substrate through bumps; 상기 윈도우를 통하여 상기 제1 반도체 칩의 전극 패드 및 상기 기판 하부에 형성된 회로 패턴을 연결하는 본딩 와이어(Bonding Wire);A bonding wire connecting the electrode pad of the first semiconductor chip and the circuit pattern formed under the substrate through the window; 상기 윈도우 내부 및 기판 하부에 상기 본딩 와이어를 감싸며 형성되는 보호 수지; 및A protective resin formed around the bonding wire in the window and the lower portion of the substrate; And 상기 기판의 하부에 형성되는 외부 접속용 솔더볼(Solder Ball);을 포함하여 이루어지는 적층 칩 패키지.And a solder ball for external connection formed under the substrate. 제1항에 있어서,The method of claim 1, 상기 제2 반도체 칩과 상기 기판 사이에 충진제가 언더필(Underfill)되어 있는 것을 특징으로 하는 적층 칩 패키지.And a filler is underfilled between the second semiconductor chip and the substrate. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 반도체 칩은 상기 전극 패드가 중앙 부분을 따라 배열된 센터 패드 칩(Center Pad Chip)인 것을 특징으로 하는 적층 칩 패키지.The first semiconductor chip is a stacked chip package, characterized in that the electrode pad is a center pad chip (Center Pad Chip) arranged along the center portion. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2 반도체 칩은 전극 패드가 에지 부분을 따라 배열된 에지 패드 칩(Edge Pad Chip)인 것을 특징으로 하는 적층 칩 패키지.The second semiconductor chip is an edge pad chip, characterized in that the electrode pad is arranged along the edge portion (Edge Pad Chip). 중앙에 윈도우(Window)를 가지는 기판을 제작하는 단계;Manufacturing a substrate having a window in the center; 전극 패드가 상기 윈도우를 통해 노출되도록 상기 기판상에 제1 반도체 칩을 접합하는 단계;Bonding a first semiconductor chip onto the substrate such that an electrode pad is exposed through the window; 상기 제1 반도체 칩 상에 제2 반도체 칩을 접합하고, 범프를 통해 상기 기판과 플립칩 본딩(Flip Chip Bonding)하는 단계;Bonding a second semiconductor chip on the first semiconductor chip and flip chip bonding the substrate with a bump; 상기 윈도우를 통하여 상기 제1 반도체 칩의 전극 패드 및 상기 기판 하부에 형성된 회로 패턴을 본딩 와이어(Bonding Wire)로 연결하는 단계;Connecting the electrode pad of the first semiconductor chip and the circuit pattern formed under the substrate with a bonding wire through the window; 상기 윈도우 내부 및 기판 하부에 상기 본딩 와이어를 감싸며 보호 수지를 형성하는 단계; 및Forming a protective resin surrounding the bonding wire in the window and under the substrate; And 상기 기판의 하부에 외부 접속용 솔더볼(Solder Ball)을 형성하는 단계;를 포함하여 이루어지는 적층 칩 패키지의 제조방법.Forming a solder ball (Solder Ball) for the external connection in the lower portion of the substrate; manufacturing method of a laminated chip package comprising a. 제5항에 있어서,The method of claim 5, 상기 제2 반도체 칩을 플립칩 본딩한 이후,After flip chip bonding the second semiconductor chip, 상기 제2 반도체 칩과 상기 기판 사이를 충진제를 통해 언더필(Underfill)하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 적층 칩 패키지의 제조방법.A method of manufacturing a stacked chip package, the method comprising the step of underfilling a filler between the second semiconductor chip and the substrate.
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