KR20090087065A - 데이터 신호 래치 회로를 갖는 유체 분사 장치 - Google Patents

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휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
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Abstract

유체 분사 장치(22/40)는 제1 점화 라인(110a-110n/214a-214f), 제2 점화 라인(110a-110n/214a-214f), 데이터 라인(108a-108m/208a-208h), 래치 회로(152,404/162/184,186), 제1 액적 발생기(60), 및 제2 액적 발생기(60)를 포함한다. 제1 점화 라인은 제1 에너지 펄스들을 포함하는 제1 에너지 신호를 전도하도록 구성되어 있고, 제2 점화 라인은 제2 에너지 펄스들을 포함하는 제2 에너지 신호를 전도하도록 구성되어 있다. 데이터 라인은 이미지를 표현하는 데이터 신호를 전도하도록 구성되어 있고, 래치 회로는 적어도 하나의 클럭 신호에 기초해 데이터 신호를 래치하여 래치된 데이터 신호를 제공하도록 구성되어 있다. 제1 액적 발생기는 제1 에너지 신호에 응답하여 상기 래치된 데이터 신호에 기초해 유체를 분사하도록 구성되어 있고, 제2 액적 발생기는 제2 에너지 신호에 응답하여 상기 래치된 데이터 신호에 기초해 유체를 분사하도록 구성되어 있다.
유체 분사 장치, 액적 발생기, 점화 라인, 점화 저항기, 점화 셀

Description

데이터 신호 래치 회로를 갖는 유체 분사 장치{FLUID EJECTION DEVICE WITH DATA SIGNAL LATCH CIRCUITRY}
유체 분사 시스템의 일 실시예로서, 잉크젯 프린팅 시스템은 프린트헤드(printhead), 프린트헤드에 액상 잉크를 제공하는 잉크 공급부(ink supply), 및 프린트헤드를 제어하는 전자 제어기를 포함할 수 있다. 유체 분사 장치의 일 실시예로서, 프린트헤드는 복수의 오리피스(orifice) 또는 노즐(nozzle)을 통해 잉크 액적을 분사한다. 잉크는 종이 등의 인쇄 매체 쪽으로 분출되어 인쇄 매체 상에 이미지를 인쇄한다. 프린트헤드와 인쇄 매체가 서로에 대해 상대적으로 이동될 때 노즐로부터 잉크를 적절한 순서로 분사함으로써 인쇄 매체 상에 문자 또는 기타 이미지가 인쇄되도록 노즐이 통상적으로 하나 이상의 어레이로 배열되어 있다.
통상적인 열전사 잉크젯(thermal inkjet) 프린팅 시스템에서, 프린트헤드는 기화실(vaporization chamber)에 위치한 소량의 잉크를 신속하게 가열함으로써 노즐을 통해 잉크 액적을 분사한다. 잉크는 본 명세서에서 점화 저항기(firing resistor)라고 하는 박막 저항기 등의 소형 전기 히터로 가열된다. 잉크를 가열하면 잉크가 기화되어 노즐을 통해 분사된다.
잉크 액적을 분사하기 위해, 프린트헤드를 제어하는 전자 제어기는 프린트헤드 외부에 있는 전원으로부터의 전류를 활성화시킨다. 이 전류가 선택된 점화 저 항기를 통과하여, 대응하는 선택된 기화실 내의 잉크를 가열하고 대응하는 노즐을 통해 잉크를 분사한다. 공지된 액적 발생기(drop generator)는 점화 저항기, 대응하는 기화실, 및 대응하는 노즐을 포함한다.
잉크젯 프린트헤드가 진화함에 따라, 인쇄 속도 및/또는 품질을 향상시키기 위해 프린트헤드 내의 액적 발생기의 수가 증가되었다. 프린트헤드당 액적 발생기의 수의 증가에 따라 그에 대응하여 증가된 수의 점화 저항기에 전력을 공급하기 위해 프린트헤드 다이 상에 필요한 입력 패드의 수가 증가되었다. 한 유형의 프린트헤드에서, 각각의 점화 저항기는 점화 저항기에 전력을 제공하는 대응하는 입력 패드에 연결되어 있다. 점화 저항기의 수가 증가함에 따라 점화 저항기당 하나의 입력 패드가 있는 것은 실용적이지 않게 된다.
여러 기본요소(primitive)를 갖는 다른 유형의 프린트헤드에서 입력 패드당 액적 발생기의 수가 상당히 증가되었다. 하나의 전원 리드가 하나의 기본요소 내의 모든 점화 저항기에 전력을 제공한다. 각각의 점화 저항기는 전원 리드 및 대응하는 FET(field effect transistor, 전계 효과 트랜지스터)의 드레인-소스 경로와 직렬로 연결되어 있다. 기본요소 내의 각각의 FET의 게이트는 다수의 기본요소에 의해 공유되는 개별적으로 전력이 제공될 수 있는 주소 리드(separately energizable address lead)에 연결되어 있다.
제조업자들은 입력 패드의 수를 감소시키고 및/또는 프린트헤드 다이 상의 액적 발생기의 수를 증가시킴으로써 입력 패드당 액적 발생기의 수를 계속하여 증가시키고 있다. 더 적은 입력 패드를 갖는 프린트헤드는 통상적으로 더 많은 입력 패드를 갖는 프린트헤드보다 더 저렴하다. 또한, 더 많은 액적 발생기를 갖는 프린트헤드는 통상적으로 더 높은 품질 및/또는 인쇄 속도로 인쇄를 한다.
이들 및 다른 이유로, 본 발명이 필요하다.
<발명의 요약>
본 발명의 일 양태는 제1 점화 라인(fire line), 제2 점화 라인, 데이터 라인, 래치 회로, 제1 액적 발생기(drop generator), 및 제2 액적 발생기를 포함하는 유체 분사 장치(fluid ejection device)를 제공한다. 제1 점화 라인은 제1 에너지 펄스를 포함하는 제1 에너지 신호를 전도하도록 구성되어 있고, 제2 점화 라인은 제2 에너지 펄스를 포함하는 제2 에너지 신호를 전도하도록 구성되어 있다. 데이터 라인은 이미지를 표현하는 데이터 신호를 전도하도록 구성되어 있고, 래치 회로는 적어도 하나의 클럭 신호에 기초하여 데이터 신호를 래치하여 래치된 데이터 신호를 제공하도록 구성되어 있다. 제1 액적 발생기는 제1 에너지 신호에 응답하여 래치된 데이터 신호에 기초해 유체를 분사하도록 구성되어 있고, 제2 액적 발생기는 제2 에너지 신호에 응답하여 래치된 데이터 신호에 기초해 유체를 분사하도록 구성되어 있다.
본 발명의 실시예들은 첨부된 도면을 참조하면 더 잘 이해된다. 도면의 구성요소들이 서로에 대해 꼭 축척대로 도시되어 있지는 않다. 유사한 참조 번호는 대응하는 유사한 부분을 가리킨다.
도 1은 잉크젯 프린팅 시스템의 일 실시예를 나타낸 도면이다.
도 2는 프린트헤드 다이의 일 실시예의 일부분을 나타낸 도면이다.
도 3은 프린트헤드 다이의 일 실시예에서 잉크 공급 슬롯(ink feed slot)을 따라 위치한 액적 발생기의 레이아웃을 나타낸 도면이다.
도 4는 프린트헤드 다이의 일 실시예에서 이용되는 점화 셀(firing cell)의 일 실시예를 나타낸 도면이다.
도 5는 잉크젯 프린트헤드 점화 셀 어레이의 일 실시예를 나타낸 개략도이다.
도 6은 프리차지형 점화 셀의 일 실시예를 나타낸 개략도이다.
도 7은 잉크젯 프린트헤드 점화 셀 어레이의 일 실시예를 나타낸 개략도이다.
도 8은 점화 셀 어레이의 일 실시예의 동작을 나타낸 타이밍도이다.
도 9는 데이터를 래치하도록 구성된 프리차지형 점화 셀의 일 실시예를 나타낸 개략도이다.
도 10은 더블 데이터 레이트(double data rate) 점화 셀 회로의 일 실시예를 나타낸 개략도이다.
도 11은 더블 데이터 레이트 점화 셀 회로의 일 실시예의 동작을 나타낸 타이밍도이다.
도 12는 프리차지형 점화 셀의 일 실시예를 나타낸 개략도이다.
도 13은 도 12의 프리차지형 점화 셀을 사용하는 더블 데이터 레이트 점화 셀 회로의 일 실시예의 동작을 나타낸 타이밍도이다.
도 14는 2 패스 트랜지스터(two pass transistor) 프리차지형 점화 셀의 일 실시예를 나타낸 개략도이다.
도 15는 도 12의 프리차지형 점화 셀 및 도 14의 2 패스 트랜지스터 프리차지형 점화 셀을 사용하는 더블 데이터 레이트 점화 셀 회로의 일 실시예의 동작을 나타낸 타이밍도이다.
이하의 상세한 설명에서, 본 명세서의 일부를 이루고 있고 본 발명이 실시될 수 있는 특정의 실시예들을 예로서 도시하고 있는 첨부 도면을 참조한다. 이와 관련하여, "상부", "하부", "전방", "후방", "선두", "후미" 등의 방향에 관한 용어가 설명되는 도면(들)의 배향과 관련하여 사용된다. 본 발명의 실시예들의 구성요소들이 다수의 서로 다른 배향으로 배치될 수 있기 때문에, 방향에 관한 용어는 예시를 위해 사용된 것이며 결코 제한하는 것이 아니다. 다른 실시예들이 이용될 수 있으며 본 발명의 범위를 벗어나지 않고 구조적 또는 논리적 변경이 행해질 수 있다는 것을 잘 알 것이다. 따라서, 이하의 상세한 설명은 제한적 의미로 해석되어서는 안 되며, 본 발명의 범위는 첨부된 청구항들에 의해 한정된다.
도 1은 잉크젯 프린팅 시스템(20)의 일 실시예를 나타낸 것이다. 잉크젯 프린팅 시스템(20)은 잉크젯 프린트헤드 어셈블리(22) 등의 유체 분사 장치 및 잉크 공급 어셈블리(24) 등의 유체 공급 어셈블리를 포함하는 유체 분사 시스템의 일 실시예를 구성한다. 잉크젯 프린팅 시스템(20)은 또한 탑재 어셈블리(26), 매체 이송 어셈블리(28), 및 전자 제어기(30)도 포함한다. 적어도 하나의 전원 공급장치(32)는 잉크젯 프린팅 시스템(20)의 다양한 전기 구성요소들에 전력을 제공한다.
일 실시예에서, 잉크젯 프린트헤드 어셈블리(22)는 인쇄 매체(36)에 인쇄를 하기 위해 복수의 오리피스 또는 노즐(34)을 통해 인쇄 매체(36) 쪽으로 잉크 액적을 분사하는 적어도 하나의 프린트헤드 또는 프린트헤드 다이(40)를 포함한다. 프린트헤드(40)는 유체 분사 장치의 일 실시예이다. 인쇄 매체(36)는 종이, 카드 스탁(card stock), 투명 용지(transparency), 마일라(Mylar), 직물 등의 임의의 유형의 적당한 시트 재료일 수 있다. 통상적으로, 노즐(34)은 잉크젯 프린트헤드 어셈블리(22)와 인쇄 매체(36)가 서로에 대해 이동될 때 노즐(34)로부터 잉크를 적절한 순서로 분사하면 문자, 심볼, 및/또는 기타 그래픽 또는 이미지가 인쇄 매체(36) 상에 인쇄되도록 하나 이상의 열 또는 어레이로 배열되어 있다. 이하의 설명이 프린트헤드 어셈블리(22)로부터 잉크를 분사하는 것에 대해 기술하고 있지만, 투명한 유체 등의 다른 액체, 유체 또는 유동성 재료가 프린트헤드 어셈블리(22)로부터 분사될 수 있다는 것을 잘 알 것이다.
유체 공급 어셈블리의 일 실시예로서의 잉크 공급 어셈블리(24)는 프린트헤드 어셈블리(22)에 잉크를 제공하며, 잉크를 저장하는 저장통(38)을 포함한다. 이에 따라, 잉크는 저장통(38)으로부터 잉크젯 프린트헤드 어셈블리(22)로 흐른다. 잉크 공급 어셈블리(24) 및 잉크젯 프린트헤드 어셈블리(22)는 단방향 잉크 전달 시스템 또는 재순환 잉크 전달 시스템을 형성할 수 있다. 단방향 잉크 전달 시스템에서는, 잉크젯 프린트헤드 어셈블리(22)에 제공되는 잉크의 거의 전부가 인쇄 동안에 소모된다. 재순환 잉크 전달 시스템에서는, 프린트헤드 어셈블리(22)에 제공되는 잉크의 일부분만이 인쇄 동안에 소모된다. 그래서, 인쇄 동안에 소모되지 않은 잉크가 잉크 공급 어셈블리(24)로 반환된다.
일 실시예에서, 잉크젯 프린트헤드 어셈블리(22) 및 잉크 공급 어셈블리(24)는 잉크젯 카트리지 또는 펜 내에 함께 들어 있다. 잉크젯 카트리지 또는 펜은 유체 분사 장치의 일 실시예이다. 다른 실시예에서, 잉크 공급 어셈블리(24)는 잉크젯 프린트헤드 어셈블리(22)와 분리되어 있고, 공급 튜브(도시 생략) 등의 인터페이스 접속(interface connection)을 통해 잉크젯 프린트헤드 어셈블리(22)에 잉크를 제공한다. 어느 실시예에서나, 잉크 공급 어셈블리(24)의 저장통(38)이 제거, 교체 및/또는 보충될 수 있다. 잉크젯 프린트헤드 어셈블리(22) 및 잉크 공급 어셈블리(24)가 잉크젯 카트리지에 함께 들어 있는 일 실시예에서, 저장통(38)은 카트리지 내에 위치한 로컬 저장통을 포함하고, 또한 카트리지와 분리되어 위치한 더 큰 저장통도 포함할 수 있다. 그러므로, 분리되어 있는 더 큰 저장통은 로컬 저장통을 보충하는 역할을 한다. 따라서, 분리되어 있는 더 큰 저장통 및/또는 로컬 저장통이 제거, 교체 및/또는 보충될 수 있다.
탑재 어셈블리(26)는 매체 이송 어셈블리(28)에 대해 잉크젯 프린트헤드 어셈블리(22)를 위치시키고, 매체 이송 어셈블리(28)는 잉크젯 프린트헤드 어셈블리(22)에 대해 인쇄 매체(36)를 위치시킨다. 따라서, 잉크젯 프린트헤드 어셈블리(22)와 인쇄 매체(36) 사이의 영역에서 노즐(34)에 인접하여 인쇄 구역(print zone)(37)이 한정된다. 일 실시예에서, 잉크젯 프린트헤드 어셈블리(22)는 스캐닝 타입(scanning type) 프린트헤드 어셈블리이다. 따라서, 탑재 어셈블리(26)는 인쇄 매체(36)를 스캔하기 위해 매체 이송 어셈블리(28)에 대해 잉크젯 프린트헤드 어셈블리(22)를 이동시키는 캐리지(carriage)(도시 생략)를 포함한다. 다른 실시예에서, 잉크젯 프린트헤드 어셈블리(22)는 비스캐닝 타입(non-scanning type) 프린트헤드 어셈블리이다. 따라서, 탑재 어셈블리(26)는 잉크젯 프린트헤드 어셈블리(22)를 매체 이송 어셈블리(28)에 대해 정해진 위치에 고정시킨다. 그에 따라, 매체 이송 어셈블리(28)는 잉크젯 프린트헤드 어셈블리(22)에 대해 인쇄 매체(36)를 위치시킨다.
전자 제어기 또는 프린터 제어기(30)는 통상적으로 잉크젯 프린트헤드 어셈블리(22), 탑재 어셈블리(26) 및 매체 이송 어셈블리(28)와 통신하고 이를 제어하는 프로세서, 펌웨어, 및 기타 전자 회로, 또는 이들의 임의의 조합을 포함한다. 전자 제어기(30)는 컴퓨터 등의 호스트 시스템으로부터 데이터(39)를 수신하고, 보통 데이터(39)를 일시적으로 저장하는 메모리를 포함한다. 통상적으로, 데이터(39)는 전자, 적외선, 광학, 또는 기타 정보 전달 경로를 따라 잉크젯 프린팅 시스템(20)으로 전송된다. 데이터(39)는, 예를 들어, 인쇄될 문서 및/또는 파일을 말한다. 따라서, 데이터(39)는 잉크젯 프린팅 시스템(20)에 대한 인쇄 작업을 형성하고 하나 이상의 인쇄 작업 명령 및/또는 명령 파라미터를 포함한다.
일 실시예에서, 전자 제어기(30)는 노즐(34)로부터 잉크 액적을 분사하기 위해 잉크젯 프린트헤드 어셈블리(22)를 제어한다. 그에 따라, 전자 제어기(30)는 인쇄 매체(36) 상에 문자, 심볼, 및/또는 기타 그래픽이나 이미지를 형성하는 분사된 잉크 액적의 패턴을 한정한다. 분사된 잉크 액적의 패턴은 인쇄 작업 명령 및/또는 명령 파라미터에 의해 결정된다.
일 실시예에서, 잉크젯 프린트헤드 어셈블리(22)는 하나의 프린트헤드(40)를 포함한다. 다른 실시예에서, 잉크젯 프린트헤드 어셈블리(22)는 와이드-어레이(wide-array) 또는 멀티-헤드(multi-head) 프린트헤드 어셈블리이다. 한 와이드 어레이 실시예에서, 잉크젯 프린트헤드 어셈블리(22)는 프린트헤드 다이(40)를 운반하는 캐리어(carrier)를 포함하고, 프린트헤드 다이(40)와 전자 제어기(30) 간의 전기 통신을 제공하며, 프린트헤드 다이(40)와 잉크 공급 어셈블리(24) 간의 유체 전달(fluidic communication)을 제공한다.
도 2는 프린트헤드 다이(40)의 일 실시예의 일부분을 나타낸 도면이다. 프린트헤드 다이(40)는 인쇄 또는 유체 분사 요소(42)의 어레이를 포함한다. 인쇄 요소(42)는 기판(44) 상에 형성되고, 이 기판(44)에는 잉크 공급 슬롯(ink feed slot)(46)이 형성되어 있다. 따라서, 잉크 공급 슬롯(46)은 인쇄 요소(42)에 액체 잉크를 공급한다. 잉크 공급 슬롯(46)은 유체 공급원의 일 실시예이다. 유체 공급원의 다른 실시예들로는 대응하는 기화실에 잉크를 공급하는 대응하는 개개의 잉크 공급 홀(ink feed hole) 및 각각이 대응하는 유체 분사 요소 그룹에 잉크를 공급하는 다수의 짧은 잉크 공급 트렌치(ink feed trenche)가 있지만 이들로 제한되지 않는다. 박막 구조(48)에 잉크 공급 채널(ink feed channel)(54)이 형성되어 있으며, 이 잉크 공급 채널(54)은 기판(44)에 형성된 잉크 공급 슬롯(46)과 통신하고 있다. 오리피스층(50)은 전면부(50a)와 전면부(50a)에 형성된 노즐 개구부(34)를 갖는다. 오리피스층(50)에는 또한 노즐 챔버 또는 기화실(56)이 형성되어 있으며, 이 기화실(56)은 노즐 개구부(34) 및 박막 구조(48)의 잉크 공급 채널(54)과 통신하고 있다. 점화 저항기(52)는 기화실(56) 내에 배치되고 리드(58)는 점화 저항기(52)를 선택된 점화 저항기를 통한 전류의 인가를 제어하는 회로에 전기적으로 연결시킨다. 본 명세서에서 언급되는 바와 같이, 액적 발생기(60)는 점화 저항기(52), 노즐 챔버 또는 기화실(56) 및 노즐 개구부(34)를 포함한다.
인쇄 동안에, 잉크는 잉크 공급 슬롯(46)으로부터 잉크 공급 채널(54)을 통해 기화실(56)로 흐른다. 노즐 개구부(34)는 점화 저항기(52)에 전력이 공급될 때 기화실(56) 내의 잉크 액적이 노즐 개구부(34)를 통해 (예를 들어, 점화 저항기(52)의 평면에 거의 수직으로) 인쇄 매체(36) 쪽으로 분사되도록 점화 저항기(52)와 관련하여 동작한다.
프린트헤드 다이(40)의 예시적인 실시예는 다층 구조 내에 통합될 수 있는 열전사 프린트헤드, 압전 프린트헤드, 정전 프린트헤드, 또는 공지된 임의의 다른 유형의 유체 분사 장치를 포함한다. 기판(44)은, 예를 들어, 실리콘, 유리, 세라믹, 또는 안정성 폴리머(stable polymer)로 형성되며, 박막 구조(48)는 실리콘 이산화물, 실리콘 카바이드, 실리콘 질화물, 탄탈륨, 폴리실리콘 유리, 기타 적합한 재료로 된 하나 이상의 패시베이션층 또는 절연층을 포함하도록 형성된다. 박막 구조(48)는 또한 적어도 하나의 전도층을 포함하고, 이 전도층은 점화 저항기(52) 및 리드(58)를 이루고 있다. 이 전도층은, 예를 들어, 알루미늄, 금, 탄탈륨, 탄탈륨-알루미늄, 또는 기타 금속이나 금속 합금으로 이루어져 있다. 일 실시예에서, 이하에서 상세히 기술되는 것과 같은 점화 셀 회로는 기판(44) 및 박막 구조(48) 등의 기판 및 박막층에 구현된다.
일 실시예에서, 오리피스층(50)은 감광성 에폭시 수지(photoimageable epoxy resin)(예를 들어, 미국 메사츄세츠주 뉴튼 소재의 Micro-Chem에 의해 시판되는 SU8이라고 하는 에폭시)를 포함한다. SU8 또는 기타 폴리머로 오리피스층(50)을 제조하는 예시적인 기법들이 미국 특허 제6,162,589호에 상세히 기술되어 있으며, 이 미국 특허는 본 명세서에 참조로 포함된다. 일 실시예에서, 오리피스층(50)은 장벽층(예를 들어, 드라이 필름(dry film) 포토레지스트 장벽층) 및 이 장벽층 상에 형성된 금속 오리피스층(예를 들어, 니켈, 구리, 철/니켈 합금, 팔라듐, 금, 또는 로듐층)이라고 하는 2개의 개별층으로 형성되어 있다. 그러나, 오리피스층(50)을 형성하기 위해 다른 적합한 재료들이 이용될 수 있다.
도 3은 프린트헤드 다이(40)의 일 실시예에서 잉크 공급 슬롯(46)을 따라 위치한 액적 발생기(60)를 나타낸 도면이다. 잉크 공급 슬롯(46)은 대향하는 잉크 공급 슬롯 측면(46a, 46b)을 포함한다. 액적 발생기(60)는 대향하는 잉크 공급 슬롯 측면(46a, 46b) 각각을 따라 배치되어 있다. 총 n개의 액적 발생기(60)가 잉크 공급 슬롯(46)을 따라 위치해 있으며, m개의 액적 발생기(60)는 잉크 공급 슬롯 측면(46a)을 따라 위치해 있고, n-m개의 액적 발생기(60)는 잉크 공급 슬롯 측면(46b)을 따라 위치해 있다. 일 실시예에서, n은 잉크 공급 슬롯(46)을 따라 위치한 200개의 액적 발생기(60)이고, m은 대향하는 잉크 공급 슬롯 측면(46a, 46b) 각각을 따라 위치한 100개의 액적 발생기(60)이다. 다른 실시예들에서, 임의의 적당한 수의 액적 발생기(60)가 잉크 공급 슬롯(46)을 따라 배치될 수 있다.
잉크 공급 슬롯(46)은 잉크 공급 슬롯(46)을 따라 배치된 n개의 액적 발생기(60) 각각에 잉크를 제공한다. n개의 액적 발생기(60) 각각은 점화 저항기(52), 기화실(56) 및 노즐(34)을 포함한다. n개의 기화실(56) 각각은 적어도 하나의 잉크 공급 채널(54)을 통해 잉크 공급 슬롯(46)과 유체 연통(fluidically coupled)되어 있다. 액적 발생기(60)의 점화 저항기(52)는 유체를 기화실(56)로부터 노즐(34)을 통해 분사하여 인쇄 매체(36) 상에 이미지를 인쇄하기 위해 제어된 순서로 전력을 공급받는다.
도 4는 프린트헤드 다이(40)의 일 실시예에서 이용되는 점화 셀(firing cell)(70)의 일 실시예를 나타낸 도면이다. 점화 셀(70)은 점화 저항기(52), 저항기 구동 스위치(72), 및 메모리 회로(74)를 포함한다. 점화 저항기(52)는 액적 발생기(60)의 일부이다. 구동 스위치(72) 및 메모리 회로(74)는 점화 저항기(52)를 통한 전류의 인가를 제어하는 회로의 일부이다. 점화 셀(70)은 기판(44) 상에 박막 구조(48)로 형성되어 있다.
일 실시예에서, 점화 저항기(52)는 박막 저항기이고, 구동 스위치(72)는 FET(field effect transistor, 전계 효과 트랜지스터)이다. 점화 저항기(52)는 점화 라인(fire line)(76) 및 구동 스위치(72)의 드레인-소스 경로에 전기적으로 결합되어 있다. 구동 스위치(72)의 드레인-소스 경로는 또한 접지 등의 기준 전압에 연결된 기준 라인(reference line)(78)에 전기적으로 결합되어 있다. 구동 스위치(72)의 게이트는 구동 스위치(72)의 상태를 제어하는 메모리 회로(74)에 전기적으로 결합되어 있다.
메모리 회로(74)는 데이터 라인(data line)(80) 및 인에이블 라인(enable line)(82)에 전기적으로 연결되어 있다. 데이터 라인(80)은 이미지의 일부를 표현하는 데이터 신호를 수신하고, 인에이블 라인(82)은 메모리 회로(74)의 동작을 제어하는 인에이블 신호를 수신한다. 메모리 회로(74)는 인에이블 신호에 의해 인에이블될 때 1 비트의 데이터를 저장한다. 저장된 데이터 비트의 논리 레벨은 구동 스위치(72)의 상태(예를 들어, 온 또는 오프, 도통 또는 비도통)를 설정한다. 인에이블 신호는 하나 이상의 선택 신호(select signal) 및 하나 이상의 주소 신호(address signal)를 포함할 수 있다.
점화 라인(76)은 에너지 펄스를 포함하는 에너지 신호를 수신하여 에너지 펄스를 점화 저항기(52)에 제공한다. 일 실시예에서, 이 에너지 펄스는 액적 발생기(60)의 기화실(56)에서 유체를 가열하여 기화시키기에 적당한 양의 에너지를 제공하기 위해 타이밍 조절된 시작 시간 및 타이밍 조절된 지속기간(따라서, 타이밍 조절된 종료 시간)을 갖도록 전자 제어기(30)에 의해 제공된다. 구동 스위치(72)가 온(도통)인 경우, 에너지 펄스는 유체를 가열하여 액적 발생기(60)로부터 분사시키기 위해 점화 저항기(52)를 가열한다. 구동 스위치(72)가 오프(비도통)인 경우, 에너지 펄스는 점화 저항기(52)를 가열하지 않고 유체가 액적 발생기(60)에 그대로 있다.
도 5는 잉크젯 프린트헤드 점화 셀 어레이(100)의 일 실시예를 나타낸 개략도이다. 점화 셀 어레이(100)는 n개의 점화 그룹(102a-102n)으로 배열되어 있는 복수의 점화 셀(70)을 포함한다. 일 실시예에서, 점화 셀(70)은 6개의 점화 그룹(102a-102n)으로 배열되어 있다. 다른 실시예들에서, 점화 셀(70)은 4개 이상의 점화 그룹(102a-102n) 등의 임의의 적당한 수의 점화 그룹(102a-102n)으로 배열될 수 있다.
어레이(100) 내의 점화 셀(70)은 L개의 행(row)과 m개의 열(column)로 개략적으로 배열되어 있다. 점화 셀(70)의 L개의 행은 인에이블 신호를 수신하는 인에이블 라인(104)에 전기적으로 결합되어 있다. 본 명세서에서 점화 셀(70)의 행 서브그룹 또는 서브그룹이라고 하는 점화 셀(70)의 각각의 행은 한 세트의 서브그룹 인에이블 라인(106a-106L)에 전기적으로 결합되어 있다. 서브그룹 인에이블 라인(106a-106L)은 대응하는 점화 셀(70) 서브그룹을 인에이블시키는 서브그룹 인에이블 신호(SG1, SG2, ... SGL)를 수신한다.
m개의 열은 데이터 신호(D1 , D2 ... Dm)를 각각 수신하는 m개의 데이터 라인(108a-108m)과 전기적으로 결합되어 있다. m개의 열 각각은 n개의 점화 그룹(102a-102n) 각각에 점화 셀(70)을 포함하고, 본 명세서에서 데이터 라인 그룹 또는 데이터 그룹이라고 하는 점화 셀(70)의 각각의 열은 데이터 라인(108a-108m) 중 하나에 전기적으로 결합되어 있다. 환언하면, 데이터 라인(108a-108m) 각각은, 점화 그룹(102a-102n) 각각에 있는 점화 셀(70)을 비롯하여, 한 열에 있는 점화 셀(70) 각각에 전기적으로 결합되어 있다. 예를 들어, 데이터 라인(108a)은 점화 그룹(102a-102n) 각각에 있는 점화 셀(70)을 비롯한 최좌측 열에 있는 점화 셀(70) 각각에 전기적으로 결합되어 있다. 데이터 라인(108b)은 인접한 열에 있는 점화 셀(70) 각각에 전기적으로 결합되어 있고, 이하 마찬가지로 하여 데이터 라인(108m)은 점화 그룹(102a-102n) 각각에 있는 점화 셀(70)을 비롯한 최우측 열에 있는 점화 셀(70) 각각에 전기적으로 결합되어 있다.
일 실시예에서, 어레이(100)는 6개의 점화 그룹(102a-102n)으로 배열되어 있고, 6개의 점화 그룹(102a-102n) 각각은 13개의 서브그룹 및 8개의 데이터 라인 그룹을 포함하고 있다. 다른 실시예들에서, 어레이(100)는 임의의 적당한 수의 점화 그룹(102a-102n)으로, 또한 임의의 적당한 수의 서브그룹 및 데이터 라인 그룹으로 배열될 수 있다. 임의의 실시예에서, 점화 그룹(102a-102n)은 동일한 수의 서브그룹 및 데이터 라인 그룹을 갖는 것으로 제한되지 않는다. 그 대신에, 점화 그룹(102a-102n) 각각은 임의의 다른 점화 그룹(102a-102n)과 비교하여 다른 수의 서브그룹 및/또는 데이터 라인 그룹을 가질 수 있다. 또한, 각각의 서브그룹은 임의의 다른 서브그룹과 비교하여 다른 수의 점화 셀(70)을 가질 수 있고, 각각의 데이터 라인 그룹은 임의의 다른 데이터 라인 그룹과 비교하여 다른 수의 점화 셀(70)을 가질 수 있다.
점화 그룹(102a-102n) 각각에 있는 점화 셀(70)은 점화 라인(110a-110n) 중 하나에 전기적으로 결합되어 있다. 점화 그룹(102a)에서, 점화 셀(70) 각각은 점화 신호 또는 에너지 신호(FIRE1)를 수신하는 점화 라인(110a)에 전기적으로 결합되어 있다. 점화 그룹(102b)에서, 점화 셀(70) 각각은 점화 신호 또는 에너지 신호(FIRE2)를 수신하는 점화 라인(110b)에 전기적으로 결합되어 있고, 이하 마찬가지로 계속되어 점화 그룹(102n)에서 점화 셀(70) 각각은 점화 신호 또는 에너지 신호(FIREn)를 수신하는 점화 라인(110n)에 전기적으로 결합되어 있다. 또한, 점화 그룹(102a-102n) 각각에 있는 점화 셀(70) 각각은 접지되어 있는 공통 기준 라인(112)에 전기적으로 결합되어 있다.
동작시, 점화 셀(70)의 하나의 서브그룹을 인에이블시키기 위해 서브그룹 인에이블 신호(SG1, SG2, ... SGL)가 서브그룹 인에이블 라인(106a-106L)을 통해 제공된다. 인에이블된 점화 셀(70)은 데이터 라인(108a-108m)을 통해 제공된 데이터 신호(D1, D2 ... Dm)를 저장한다. 데이터 신호(D1, D2 ... Dm)는 인에이블된 점화 셀(70)의 메모리 회로(74)에 저장된다. 저장된 데이터 신호(D1, D2 ... Dm) 각각은 인에이블된 점화 셀(70) 중 하나에 있는 구동 스위치(72)의 상태를 설정한다. 구동 스위치(72)는 저장된 데이터 신호 값에 기초하여 도통 또는 비도통으로 설정된다.
선택된 구동 스위치(72)의 상태가 설정된 후에, 점화 셀(70)의 선택된 서브그룹을 포함하는 점화 그룹(102a-102n)에 대응하는 점화 라인(110a-110n)을 통해 에너지 신호(FIRE1-FIREn)가 제공된다. 에너지 신호(FIRE1-FIREn)는 에너지 펄스를 포함한다. 도통 중인 구동 스위치(72)를 갖는 점화 셀(70)에 있는 점화 저항기(52)에 전력을 공급하기 위해 에너지 펄스가 선택된 점화 라인(110a-110n)을 통해 제공된다. 전력이 공급된 점화 저항기(52)는 데이터 신호(D1, D2 ... Dm)로 표현된 이미지를 인쇄하기 위해 잉크를 가열하여 인쇄 매체(36) 상으로 분사한다. 점화 셀(70)의 서브그룹을 인에이블시키고, 인에이블된 서브그룹에 데이터 신호(D1, D2 ... Dm)를 저장하며, 인에이블된 서브그룹에 있는 점화 저항기(52)에 전력을 공급하기 위해 에너지 신호(FIRE1-FIREn)를 제공하는 프로세스는 인쇄가 중단될 때까지 계속된다.
일 실시예에서, 에너지 신호(FIRE1-FIREn)가 선택된 점화 그룹(102a-102n)에 제공될 때, 다른 점화 그룹(102a-102n)에 있는 다른 서브그룹을 선택하여 인에이블시키기 위해 서브그룹 인에이블 신호(SG1 , SG2, ... SGL)가 변화된다. 새로 인에이블된 서브그룹은 데이터 라인(108a-108m)을 통해 제공된 데이터 신호(D1, D2 ... Dm)를 저장하고, 새로 인에이블된 점화 셀(70)에 있는 점화 저항기(52)에 전력을 공급하기 위해 에너지 신호(FIRE1-FIREn)가 점화 라인(110a-110n) 중 하나를 통해 제공된다. 임의의 한 시점에서, 데이터 라인(108a-108m)을 통해 제공된 데이터 신호(D1, D2 ... Dm)를 저장하기 위해 점화 셀(70)의 단지 하나의 서브그룹만이 서브그룹 인에이블 신호(SG1 , SG2, ... SGL)에 의해 인에이블된다. 이러한 양태에서, 데이터 라인(108a-108m) 상의 데이터 신호(D1, D2 ... Dm)는 시간 분할 다중 데이터 신호(timed division multiplexed data signal)이다. 또한, 에너지 신호(FIRE1-FIREn)가 선택된 점화 그룹(102a-102n)에 제공되는 동안, 선택된 점화 그룹(102a-102n) 내의 단지 하나의 서브그룹만이 도통으로 설정된 구동 스위치(72)를 포함한다. 그러나, 서로 다른 점화 그룹(102a-102n)에 제공되는 에너지 신호(FIRE1-FIREn)가 중첩할 수 있고 중첩하고 있다.
도 6은 프리차지형 점화 셀(120)의 일 실시예를 나타낸 개략도이다. 프리차지형 점화 셀(120)은 점화 저항기(52)에 전기적으로 결합된 구동 스위치(172)를 포함한다. 일 실시예에서, 구동 스위치(172)는 드레인-소스 경로의 한쪽 단부가 점화 저항기(52)의 한쪽 단자에 전기적으로 결합되고 다른쪽 단부가 기준 라인(122)에 전기적으로 결합되어 있는 FET이다. 기준 라인(122)은 접지 등의 기준 전압에 연결되어 있다. 점화 저항기(52)의 다른쪽 단자는 에너지 펄스를 포함하는 점화 신호 또는 에너지 신호(FIRE)를 수신하는 점화 라인(124)에 전기적으로 결합되어 있다. 구동 스위치(172)가 온(도통)인 경우, 에너지 펄스는 점화 저항기(52)에 전력을 공급한다.
구동 스위치(172)의 게이트는 프리차지 트랜지스터(128) 및 선택 트랜지스터(130)의 순차적인 활성화에 따라 데이터를 저장하는 메모리 요소로서 기능하는 저장 노드 커패시턴스(126)를 형성한다. 저장 노드 커패시턴스(126)는 구동 스위치(172)의 일부이기 때문에 점선으로 도시되어 있다. 대안으로서, 구동 스위치(172)와 별도로 있는 커패시터가 메모리 요소로서 사용될 수 있다.
프리차지 트랜지스터(128)의 드레인-소스 경로 및 게이트는 프리차지 신호를 수신하는 프리차지 라인(132)에 전기적으로 결합되어 있다. 구동 스위치(172)의 게이트는 프리차지 트랜지스터(128)의 드레인-소스 경로 및 선택 트랜지스터(130)의 드레인-소스 경로에 전기적으로 결합되어 있다. 선택 트랜지스터(130)의 게이트는 선택 신호를 수신하는 선택 라인(134)에 전기적으로 결합되어 있다. 프리차지 신호는 한 유형의 펄스 충전 제어 신호(pulsed charge control signal)이다. 다른 유형의 펄스 충전 제어 신호는 방전형 점화 셀(discharged firing cell)의 실시예들에서 이용되는 방전 신호이다.
데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140)는 병렬로 전기적으로 결합되어 있는 드레인-소스 경로를 포함한다. 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140)의 병렬 결합은 선택 트랜지스터(130)의 드레인-소스 경로 및 기준 라인(122) 사이에 전기적으로 결합되어 있다. 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140)의 병렬 결합에 결합된 선택 트랜지스터(130)를 포함하는 직렬 회로는 구동 스위치(172)의 노드 커패시턴스(126) 양단에 전기적으로 결합되어 있다. 데이터 트랜지스터(136)의 게이트는 데이터 신호(~DATA)를 수신하는 데이터 라인(142)에 전기적으로 결합되어 있다. 제1 주소 트랜지스터(138)의 게이트는 주소 신호(~ADDRESS1)를 수신하는 주소 라인(144)에 전기적으로 결합되어 있고, 제2 주소 트랜지스터(140)의 게이트는 주소 신호(~ADDRESS2)를 수신하는 제2 주소 라인(146)에 전기적으로 결합되어 있다. 데이터 신호(~DATA) 및 주소 신호(~ADDRESS1, ~ADDRESS2)는 신호 이름의 시작에 틸더(~)로 표시되어 있기 때문에 로우일 때 활성이다. 노드 커패시턴스(126), 프리차지 트랜지스터(128), 선택 트랜지스터(130), 데이터 트랜지스터(136) 및 주소 트랜지스터(138, 140)는 메모리 셀을 형성한다.
동작시, 노드 커패시턴스(126)는 프리차지 라인(132)을 통해 하이 레벨 전압 펄스를 제공함으로써 프리차지 트랜지스터(128)를 통해 프리차지된다. 일 실시예에서, 프리차지 라인(132) 상의 하이 레벨 전압 펄스 이후에, 데이터 트랜지스터(136)의 상태를 설정하기 위해 데이터 라인(142)을 통해 데이터 신호(~DATA)가 제공되고, 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140)의 상태를 설정하기 위해 주소 라인(144, 146)을 통해 주소 신호(~ADDRESS1, ~ADDRESS2)가 제공된다. 선택 트랜지스터(130)를 턴온시키기 위해 선택 라인(134)을 통해 하이 레벨 전압 펄스가 제공되고, 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및/또는 제2 주소 트랜지스터(140)가 온인 경우 노드 커패시턴스(126)가 방전된다. 대안으로서, 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140) 모두가 오프인 경우 노드 커패시턴스(126)는 충전된 채로 있다.
주소 신호(~ADDRESS1, ~ADDRESS2) 둘다가 로우인 경우 프리차지형 점화 셀(120)이 주소 지정된 점화 셀이고, 노드 커패시턴스(126)는 데이터 신호(~DATA)가 하이인 경우 방전되거나, 데이터 신호(~DATA)가 로우인 경우 충전된 채로 있다. 주소 신호(~ADDRESS1, ~ADDRESS2) 중 적어도 하나가 하이인 경우 프리차지형 점화 셀(120)이 주소 지정된 점화 셀이 아니며, 노드 커패시턴스(126)는 데이터 신호(~DATA) 전압 레벨에 상관없이 방전된다. 제1 및 제2 주소 트랜지스터(136, 138)는 주소 디코더를 포함하고, 프리차지형 점화 셀(120)이 주소지정되는 경우, 데이터 트랜지스터(136)는 노드 커패시턴스(126) 상의 전압 레벨을 제어한다.
도 7은 잉크젯 프린트헤드 점화 셀 어레이(200)의 일 실시예를 나타낸 개략도이다. 점화 셀 어레이(200)는 6개의 점화 그룹(202a-202f)으로 배열되어 있는 복수의 프리차지형 점화 셀(120)을 포함한다. 각각의 점화 그룹(202a-202f)에 있는 프리차지형 점화 셀(120)은 개략적으로 13개의 행 및 8개의 열로 배열되어 있다. 어레이(200) 내의 점화 그룹(202a-202f) 및 프리차지형 점화 셀(120)은 개략적으로 78개 행 및 8개의 열로 배열되어 있다.
프리차지형 점화 셀(120)의 8개 열은 데이터 신호(~D1, ~D2 ... ~D8)를 각각 수신하는 8개의 데이터 라인(208a-208h)에 각각 전기적으로 결합되어 있다. 본 명세서에서 데이터 라인 그룹 또는 데이터 그룹이라고 하는 8개의 열 각각은 6개의 점화 그룹(202a-202f) 각각에 프리차지형 점화 셀(120)을 포함한다. 프리차지형 점화 셀(120)의 각각의 열에 있는 각각의 점화 셀(120)은 데이터 라인(208a-208h) 중 하나에 전기적으로 결합되어 있다. 데이터 라인 그룹에 있는 모든 프리차지형 점화 셀(120)은 그 열에 있는 프리차지형 점화 셀(120) 내의 데이터 트랜지스터(136)의 게이트에 전기적으로 결합되어 있는 동일한 데이터 라인(208a-208h)에 전기적으로 결합되어 있다. 일 실시예에서, 데이터 신호(~D1, ~D2 ... ~D8) 각각은 이미지의 일부분을 표현한다. 또한, 일 실시예에서, 데이터 라인(208a-208h) 각각은 대응하는 인터페이스 데이터 패드를 통해 외부 제어 회로에 전기적으로 결합되어 있다.
데이터 라인(208a)은 점화 그룹(202a-202f) 각각에 있는 프리차지형 점화 셀을 비롯한 최좌측 열에 있는 프리차지형 점화 셀(120) 각각에 전기적으로 결합되어 있다. 데이터 라인(208b)은 인접한 열에 있는 프리차지형 점화 셀(120) 각각에 전기적으로 결합되어 있고, 이하 마찬가지로 하여, 데이터 라인(208h)은 점화 그룹(202a-202f) 각각에 있는 프리차지형 점화 셀(120)을 비롯한 최우측 열에 있는 프리차지형 점화 셀(120) 각각에 전기적으로 결합되어 있다.
78개 행의 프리차지형 점화 셀(120)은 주소 신호(~A1, ~A2 ... ~A7)를 각각 수신하는 주소 라인(206a-206g)에 전기적으로 결합되어 있다. 본 명세서에서 프리차지형 점화 셀(120)의 행 서브그룹 또는 서브그룹이라고 하는 프리차지형 점화 셀(120)의 행에 있는 각각의 프리차지형 점화 셀(120)은 주소 라인(206a-206g) 중 2개에 전기적으로 결합되어 있다. 행 서브그룹에 있는 모든 프리차지형 점화 셀(120)은 동일한 2개의 주소 라인(206a-206g)에 전기적으로 결합되어 있다.
점화 그룹(202a-202f)의 서브그룹은 점화 그룹 1(FG1)(202a)에 있는 서브그룹(SG1-1 내지 SG1-13), 점화 그룹 2(FG2)(202b)에 있는 서브그룹(SG2-1 내지 SG2-13), ..., 점화 그룹 6(FG6)(202f)에 있는 서브그룹(SG6-1 내지 SG6-13)으로 표시되어 있다. 다른 실시예들에서, 각각의 점화 그룹(202a-202f)은 14개 이상의 서브그룹 등의 임의의 적당한 수의 서브그룹을 포함할 수 있다.
프리차지형 점화 셀(120)의 각각의 서브그룹은 2개의 주소 라인(206a-206g)에 전기적으로 결합되어 있다. 서브그룹에 대응하는 2개의 주소 라인(206a-206g)은 서브그룹의 모든 프리차지형 점화 셀(120)에 있는 제1 및 제2 주소 트랜지스터(138, 140)에 전기적으로 결합되어 있다. 한쪽 주소 라인(206a-206g)이 제1 및 제2 주소 트랜지스터(138, 140) 중 하나의 게이트에 전기적으로 결합되어 있고, 다른쪽 주소 라인(206a-206g)이 제1 및 제2 주소 트랜지스터(138, 140) 중 다른 하나의 게이트에 전기적으로 결합되어 있다. 주소 라인(206a-206g)은 다음과 같이 주소 신호(~A1, ~A2 ...~A7)를 수신하고 이 주소 신호(~A1, ~A2 ...~A7)를 어레이(200)의 서브그룹들에 제공한다.
Figure 112009036360067-PCT00001
다른 실시예들에서, 주소 라인(206a-206g)은 행 서브그룹 주소 신호의 행 서브그룹에 대한 임의의 적합한 매핑을 제공하기 위해 주소 라인(206a-206g)의 서브그룹에 대한 임의의 적합한 결합에서 어레이(200)의 서브그룹에 전기적으로 결합되어 있다.
주소 라인(206a-206g)을 통해 주소 신호(~A1, ~A2 ... ~A7)를 제공함으로써 프리차지형 점화 셀(120)의 서브그룹이 주소 지정된다. 일 실시예에서, 주소 라인(206a-206g)은 프린트헤드 다이(40) 상에 제공된 하나 이상의 주소 발생기에 전기적으로 결합되어 있다. 다른 실시예들에서, 주소 라인(206a-206g)은 인터페이스 패드에 의해 외부 제어 회로에 전기적으로 결합되어 있다.
프리차지 라인(210a-210f)은 프리차지 신호(PRE1, PRE2 ... PRE6)를 수신하고, 이 프리차지 신호(PRE1, PRE2 ... PRE6)를 대응하는 점화 그룹(202a-202f)에 제공한다. 프리차지 라인(210a)은 FG1(202a)에 있는 프리차지형 점화 셀(120) 모두에 전기적으로 결합되어 있다. 프리차지 라인(210b)은 FG2(202b)에 있는 프리차지형 점화 셀(120) 전부에 전기적으로 결합되어 있고, 이하 마찬가지로 하여, 프리차지 라인(210f)은 FG6(202f)에 있는 프리차지형 점화 셀(120) 전부에 전기적으로 결합되어 있다. 프리차지 라인(210a-210f) 각각은 대응하는 점화 그룹(202a-202f)에 있는 프리차지 트랜지스터(128) 전부의 게이트 및 드레인-소스 경로에 전기적으로 결합되어 있고, 점화 그룹(202a-202f)에 있는 모든 프리차지형 점화 셀(120)은 하나의 프리차지 라인(210a-210f)에만 전기적으로 결합되어 있다. 따라서, 점화 그룹(202a-202f)에 있는 모든 프리차지형 점화 셀(120)의 노드 커패시턴스(126)는 대응하는 프리차지 신호(PRE1, PRE2 ... PRE6)를 대응하는 프리차지 라인(210a-210f)에 제공함으로써 충전된다. 일 실시예에서, 프리차지 라인(210a-210f) 각각은 대응하는 인터페이스 패드를 통해 외부 제어 회로에 전기적으로 결합되어 있다.
선택 라인(212a-212f)은 선택 신호(SEL1, SEL2 ... SEL6)를 수신하고 이 선택 신호(SEL1, SEL2 ... SEL6)를 대응하는 점화 그룹(202a-202f)에 제공한다. 선택 라인(212a)은 FG1(202a)에 있는 모든 프리차지형 점화 셀(120)에 전기적으로 결합되어 있다. 선택 라인(212b)은 FG2(202b)에 있는 모든 프리차지형 점화 셀(120)에 전기적으로 결합되어 있고, 이하 마찬가지로 하여, 선택 라인(212f)은 FG6(202f)에 있는 모든 프리차지형 점화 셀(120)에 전기적으로 결합되어 있다. 선택 라인(212a-212f) 각각은 대응하는 점화 그룹(202a-202f)에 있는 모든 선택 트랜지스터(130)의 게이트에 전기적으로 결합되어 있고, 점화 그룹(202a-202f)에 있는 모든 프리차지형 점화 셀(120)은 단지 하나의 선택 라인(212a-212f)에 전기적으로 결합되어 있다. 일 실시예에서, 선택 라인(212a-212f) 각각은 대응하는 인터페이스 패드를 통해 외부 제어 회로에 전기적으로 결합되어 있다. 또한, 일 실시예에서, 프리차지 라인(210a-210f) 중 일부 및 선택 라인(212a-212f) 중 일부가 인터페이스 패드를 공유하기 위해 서로 전기적으로 결합되어 있다.
점화 라인(214a-214f)은 점화 신호 또는 에너지 신호(FIRE1, FIRE2 ... FIRE6)를 수신하고, 이 에너지 신호(FIRE1, FIRE2 ... FIRE6)를 대응하는 점화 그룹(202a-202f)에 제공한다. 점화 라인(214a)은 FG1(202a)에 있는 모든 프리차지형 점화 셀(120)에 전기적으로 결합되어 있다. 점화 라인(214b)은 FG2(202b)에 있는 모든 프리차지형 점화 셀(120)에 전기적으로 결합되어 있고, 이하 마찬가지로 하여, 점화 라인(214f)은 FG6(202f)에 있는 모든 프리차지형 점화 셀(120)에 전기적으로 결합되어 있다. 점화 라인(214a-214f) 각각은 대응하는 점화 그룹(202a-202f)에 있는 모든 점화 저항기(52)에 전기적으로 결합되어 있고, 점화 그룹(202a-202f)에 있는 모든 프리차지형 점화 셀(120)은 단지 하나의 점화 라인(214a-214f)에 전기적으로 결합되어 있다. 점화 라인(214a-214f)은 적절한 인터페이스 패드에 의해 외부 전원 공급 회로에 전기적으로 결합되어 있다. 어레이(200) 내의 모든 프리차지된 점화 셀(120)은 접지 등의 기준 전압에 연결되어 있는 기준 라인(216)에 전기적으로 결합되어 있다. 따라서, 프리차지형 점화 셀(120)의 행 서브그룹에 있는 프리차지형 점화 셀(120)은 동일한 주소 라인(206a-206g), 프리차지 라인(210a-210f), 선택 라인(212a-212f) 및 점화 라인(214a-214f)에 전기적으로 결합되어 있다.
동작시, 일 실시예에서, 점화 그룹(202a-202f)은 연속적으로 점화하도록 선택된다. FG1(202a)는 FG2(202b) 이전에 선택되고, FG2(202b)는 FG3 이전에 선택되며, FG6(202f)까지 마찬가지로 행해진다. FG6(202f) 이후에, 점화 그룹 사이클은 FG1(202a)에서 다시 시작한다.
주소 신호(~A1, ~A2 ... ~A7)는 행 서브그룹 주소를 반복하기 전에 13개 행 서브그룹 주소를 순환한다. 주소 라인(206a-206g)을 통해 제공되는 주소 신호(~A1, ~A2 ... ~A7)는 점화 그룹(202a-202f)을 통한 각각의 사이클 동안에 하나의 행 서브그룹 주소로 설정된다. 주소 신호(~A1, ~A2 ... ~A7)는 점화 그룹(202a-202f)을 통한 하나의 사이클에 대해 점화그룹(202a-202f) 각각에 있는 하나의 행 서브그룹을 선택한다. 점화 그룹(202a-202f)을 통한 그 다음 사이클에 대해, 점화 그룹(202a-202f) 각각에 있는 다른 행 서브그룹을 선택하기 위해 주소 신호(~A1, ~A2 ... ~A7)가 변경된다. 점화 그룹(202a-202f)에 있는 마지막 행 서브그룹을 선택하는 주소 신호(~A1, ~A2 ... ~A7)까지 이와 같이 계속된다. 마지막 행 서브그룹 이후에, 주소 신호(~A1, ~A2 ... ~A7)는 주소 사이클을 다시 시작하기 위해 첫번째 행 서브그룹을 선택한다.
동작의 다른 양태에서, 하나의 점화 그룹(202a-202f)의 프리차지 라인(210a-210f)을 통해 프리차지 신호(PRE1, PRE2 ... PRE6)를 제공함으로써 점화 그룹(202a-202f) 중 하나가 동작된다. 프리차지 신호(PRE1, PRE2 ... PRE6)는 프리차지 시간 간격, 즉 주기를 한정하며, 이 시간 동안에 하나의 점화 그룹(202a-202f) 내의 각각의 구동 스위치(172)에서의 노드 커패시턴스(126)는 하나의 점화 그룹(202a-202f)을 프리차지하기 위해 하이 전압 레벨로 충전된다.
프리차지형 점화 그룹(202a-202f)에 있는 하나의 행 서브그룹을 비롯한 점화 그룹(202a-202f) 각각에 있는 하나의 행 서브그룹을 주소 지정하기 위해 주소 신호(~A1, ~A2 ... ~A7)가 주소 라인(206a-206g)을 통해 제공된다. 프리차지형 점화 그룹(202a-202f)에 있는 주소 지정된 행 서브그룹을 비롯한 모든 점화 그룹(202a-202f)에 데이터를 제공하기 위해 데이터 신호(~D1, ~D2 ... ~D8)가 데이터 라인(208a-208h)을 통해 제공된다.
그 다음에, 프리차지형 점화 그룹(202a-202f)을 선택하기 위해 선택 신호(SEL1, SEL2 ... SEL6)가 프리차지형 점화 그룹(202a-202f)의 선택 라인(212a-212f)을 통해 제공된다. 선택 신호(SEL1, SEL2 ... SEL6)는 선택된 점화 그룹(202a-202f)에 있는 주소 지정된 행 서브그룹에 있지 않거나 선택된 점화 그룹(202a-202f)에 주소 지정되어 있는 프리차지형 점화 셀(120)에 있는 각각의 구동 스위치(172)에서의 노드 커패시턴스(126)를 방전시키고 하이 레벨 데이터 신호(~D1, ~D2 ... ~D8)를 수신하는 방전 시간 간격을 한정한다. 선택된 점화 그룹(202a-202f)에서의 주소 지정된 프리차지형 점화 셀(120)에서 노드 커패시턴스(126)는 방전하지 않고 로우 레벨 데이터 신호(~D1, ~D2 ... ~D8)를 수신한다. 노드 커패시턴스(126)에서의 하이 전압 레벨은 구동 스위치(172)를 턴온(도통)시킨다.
선택된 점화 그룹(202a-202f)에 있는 구동 스위치(172)가 도통 또는 비도통으로 설정된 후에, 에너지 펄스, 즉 전압 펄스가 선택된 점화 그룹(202a-202f)의 점화 라인(214a-214f)을 통해 제공된다. 도통 중인 구동 스위치(172)를 갖는 프리차지형 점화 셀(120)은 잉크를 가열하여 대응하는 액적 발생기(60)로부터 잉크를 분사하기 위해 점화 저항기(52)를 통해 전류를 도통시킨다.
점화 그룹(202a-202f)이 연속적으로 동작되면, 하나의 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2 ... SEL6)가 그 다음 점화 그룹(202a-202f)에 대한 프리차지 신호(PRE1, PRE2 ... PRE6)로서 사용된다. 하나의 점화 그룹(202a-202f)에 대한 프리차지 신호(PRE1, PRE2 ... PRE6)는 하나의 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2 ... SEL6) 및 에너지 신호(FIRE1, FIRE2 ... FIRE6)에 선행한다. 프리차지 신호(PRE1, PRE2 ... PRE6) 이후에, 데이터 신호(~D1, ~D2 ... ~D8)가 시간상으로 멀티플렉싱되고 선택 신호(SEL1, SEL2 ... SEL6)에 의해 하나의 점화 그룹(202a-202f)의 주소 지정된 행 서브그룹에 저장된다. 선택된 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2 ... SEL6)는 또한 그 다음 점화 그룹(202a-202f)에 대한 프리차지 신호(PRE1, PRE2 ... PRE6)이기도 하다. 선택된 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2 ... SEL6)가 완료된 후에, 그 다음 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2 ... SEL6)가 제공된다. 에너지 펄스를 포함하는 에너지 신호(FIRE1, FIRE2 ... FIRE6)가 선택된 점화 그룹(202a-202f)에 제공될 때, 선택된 서브그룹 내의 프리차지형 점화 셀(120)은 저장된 데이터 신호(~D1, ~D2 ... ~D8)에 기초하여 잉크를 점화 또는 가열한다.
도 8은 점화 셀 어레이(200)의 일 실시예의 동작을 나타낸 타이밍도이다. 데이터 신호(~D1, ~D2 ... ~D8)(300으로 나타냄)에 기초하여 프리차지형 점화 셀(120)에 전력을 공급하기 위해 점화 그룹(202a-202f)이 연속적으로 선택된다. 300에서의 데이터 신호(~D1, ~D2 ... ~D8)는 각각의 행 서브그룹 주소 및 점화 그룹(202a-202f) 조합에 대해, 필요에 따라 변경된다(302로 나타냄). 점화 그룹(202a-202f) 각각으로부터의 하나의 행 서브그룹을 주소 지정하기 위해 주소 신호(~A1, ~A2 ... ~A7)(304)가 주소 라인(206a-206g)을 통해 제공된다. 점화 그룹(202a-202f)을 통한 하나의 사이클에 대해, 주소 신호(~A1, ~A2 ... ~A7)(304)가 하나의 주소(306으로 나타냄)로 설정된다. 사이클이 완료된 후에, 점화 그룹(202a-202f) 각각으로부터의 다른 행 서브그룹을 주소 지정하기 위해 주소 신호(~A1, ~A2 ... ~A7)(304)가 308에서 변경된다. 1부터 13까지 그리고 거꾸로 1까지 순차적 순서로 행 서브그룹을 주소 지정하기 위해 304에서의 주소 신호(~A1, ~A2 ... ~A7)가 행 서브그룹마다 증분된다. 다른 실시예들에서, 304에서의 주소 신호(~A1, ~A2 ... ~A7)가 임의의 적당한 순서로 행 서브그룹을 주소 지정하도록 설정될 수 있다.
점화 그룹(202a-202f)을 통한 사이클 동안에, FG6(202f)에 결합된 선택 라인(212f) 및 FG1(202a)에 결합된 프리차지 라인(210a)은 SEL6/PRE1 신호 펄스(310)를 포함하는 SEL6/PRE1 신호(309)를 수신한다. 일 실시예에서, 선택 라인(212f) 및 프리차지 라인(210a)은 동일한 신호를 수신하기 위해 서로 전기적으로 결합되어 있다. 다른 실시예에서, 선택 라인(212f) 및 프리차지 라인(210a)은 서로 전기적으로 결합되어 있지 않지만 유사한 신호를 수신한다.
프리차지 라인(210a) 상의 310에서의 SEL6/PRE1 신호 펄스는 FG1(202a)에서의 모든 점화 셀(120)을 프리차지한다. FG1(202a)에 있는 프리차지형 점화 셀(120) 각각에 대한 노드 커패시턴스(126)는 하이 전압 레벨로 충전된다. 하나의 행 서브그룹(SG1-K)(311로 나타냄)에 있는 프리차지형 점화 셀(120)에 대한 노드 커패시턴스(126)는 하이 전압 레벨(312)로 프리차지된다. 행 서브그룹 주소(306)는 서브그룹(SG1-K)을 선택하고, 데이터 신호 세트(314)가 주소 선택된 행 서브그룹(SG1-K)을 포함하는 모든 점화 그룹(202a-202f)의 모든 프리차지형 점화 셀(120)에 있는 데이터 트랜지스터(136)에 제공된다.
FG1(202a)에 대한 선택 라인(212a) 및 FG2(202b)에 대한 프리차지 라인(210b)은 SEL1/PRE2 신호 펄스(316)를 포함하는 SEL1/PRE2 신호(315)를 수신한다. 선택 라인(212a) 상의 SEL1/PRE2 신호 펄스(316)는 FG1(202a) 내의 프리차지형 점화 셀(120) 각각에 있는 선택 트랜지스터(130)를 턴온시킨다. 주소 선택된 행 서브그룹(SG1-K)에 있지 않은 FG1(202a) 내의 모든 프리차지형 점화 셀(120)에서 노드 커패시턴스(126)는 방전된다. 주소 선택된 행 서브그룹(SG1-K)에서, 데이터(314)가 구동 스위치를 턴온(도통) 또는 턴오프(비도통)시키기 위해 행 서브그룹(SG1-K) 내의 구동 스위치(172)의 노드 커패시턴스(126)에 저장된다(318로 표시됨).
프리차지 라인(210b) 상의 SEL1/PRE2 신호 펄스(316)는 FG2(202b) 내의 모든 점화 셀(120)을 프리차지시킨다. FG2(202b) 내의 프리차지형 점화 셀(120) 각각에 대한 노드 커패시턴스(126)는 하이 전압 레벨로 충전된다. 하나의 행 서브그룹(SG2-K)(319로 나타냄) 내의 프리차지형 점화 셀(120)에 대한 노드 커패시턴스(126)는 하이 전압 레벨(320)로 프리차지된다. 행 서브그룹 주소(306)는 서브그룹(SG2-K)을 선택하고, 데이터 신호 세트(328)가 주소 선택된 행 서브그룹(SG2-K)을 포함하는 모든 점화 그룹(202a-202f)의 모든 프리차지형 점화 셀(120) 내의 데이터 트랜지스터(136)에 제공된다.
점화 라인(214a)은 FG1(202a) 내의 도통 중인 구동 스위치(172)를 갖는 프리차지형 점화 셀(120) 내의 점화 저항기(52)에 전력을 공급하기 위해 에너지 펄스(322)를 포함하는 에너지 신호(FIRE1)(323으로 나타냄)를 수신한다. SEL1/PRE2 신호 펄스(316)가 하이이고 비도통 중인 구동 스위치(172)에서의 노드 커패시턴스(126)가 활성으로 풀링 로우(actively pulled low)인 동안(에너지 신호 FIRE1(323)에서 324로 표시됨) FIRE1 에너지 펄스(322)가 하이로 된다. 노드 커패시턴스(126)가 활성으로 풀링 로우인 동안 에너지 펄스(322)를 하이로 스위칭하면 에너지 펄스(322)가 하이로 될 때 노드 커패시턴스(126)가 구동 스위치(172)를 통해 의도하지 않게 충전되는 것이 방지된다. SEL1/PRE2 신호(315)는 로우로 되고, 잉크를 가열하여 도통 중인 프리차지형 점화 셀(120)에 대응하는 노즐(34)을 통해 잉크를 분사하기 위해 에너지 펄스(322)가 미리 정해진 시간 동안 FG1(202a)에 제공된다.
FG2(202b)에 대한 선택 라인(212b) 및 FG3(202c)에 대한 프리차지 라인(210c)은 SEL2/PRE3 신호 펄스(326)를 포함하는 SEL2/PRE3 신호(325)를 수신한다. SEL1/PRE2 신호 펄스(316)가 로우로 된 후 에너지 펄스(322)가 하이인 동안에, 선택 라인(212b) 상의 SEL2/PRE3 신호 펄스(326)는 FG2(202b) 내의 프리차지형 점화 셀(120) 각각에 있는 선택 트랜지스터(130)를 턴온시킨다. 주소 선택된 행 서브그룹(SG2-K)에 있지 않은 FG2(202b) 내의 모든 프리차지형 점화 셀(120)에서 노드 커패시턴스(126)가 방전된다. 구동 스위치(172)를 턴온(도통) 또는 턴오프(비도통)시키기 위해 서브그룹(SG2-K)에 대한 데이터 신호 세트(328)가 서브그룹(SG2-K)의 프리차지형 점화 셀(120)에 저장된다(330으로 나타냄). 프리차지 라인(210c) 상의 SEL2/PRE3 신호 펄스는 FG3(202c) 내의 모든 프리차지형 점화 셀(120)을 프리차지시킨다.
점화 라인(214b)은 도통 중인 구동 스위치(172)를 갖는 FG2(202b)의 프리차지형 점화 셀(120) 내의 점화 저항기(52)에 전력을 공급하기 위해 에너지 펄스(332)를 포함하는 에너지 신호(FIRE2)(331로 나타냄)를 수신한다. SEL2/PRE3 신호 펄스(326)가 하이인 동안에(334로 나타냄) FIRE2 에너지 펄스(332)는 하이로 된다. SEL2/PRE3 신호 펄스(326)는 로우로 되고, 잉크를 가열하여 대응하는 액적 발생기(60)로부터 분사시키기 위해 FIRE2 에너지 펄스(332)는 하이인 채로 있다.
SEL2/PRE3 신호 펄스(326)가 로우로 된 후 에너지 펄스(332)가 하이인 동안에, FG3(202c)를 선택하고 FG4(202d)를 프리차지하기 위해 SEL3/PRE4 신호가 제공된다. 에너지 펄스를 포함하는 에너지 신호를 프리차지하고, 선택하며, 제공하는 프로세스는 FG6(202f)까지 계속된다.
프리차지 라인(210f) 상의 SEL5/PRE6 신호 펄스는 FG6(202f) 내의 모든 점화 셀(120)을 프리차지시킨다. FG6(202f) 내의 프리차지형 점화 셀(120) 각각에 대한 노드 커패시턴스(126)는 하이 전압 레벨로 충전된다. 하나의 행 서브그룹(SG6-K)(339로 표시됨) 내의 프리차지형 점화 셀(120)에 대한 노드 커패시턴스(126)는 하이 전압 레벨(341)로 프리차지된다. 행 서브그룹 주소(306)는 서브그룹(SG6-K)을 선택하고, 데이터 신호 세트(338)가 주소 선택된 행 서브그룹(SG6-K)을 포함하는 모든 점화 그룹(202a-202f)의 모든 프리차지형 점화 셀(120) 내의 데이터 트랜지스터(136)에 제공된다.
FG6(202f)에 대한 선택 라인(212f) 및 FG1(202a)에 대한 프리차지 라인(210a)은 제2 SEL6/PRE1 신호 펄스(336)를 수신한다. 선택 라인(212f) 상의 제2 SEL6/PRE1 신호 펄스(336)는 FG6(202f) 내의 프리차지형 점화 셀(120) 각각에 있는 선택 트랜지스터(130)를 턴온시킨다. 주소 선택된 행 서브그룹(SG6-K)에 있지 않은 FG6(202f) 내의 모든 프리차지형 점화 셀(120)에서 노드 커패시턴스(126)가 방전된다. 주소 선택된 행 서브그룹(SG6-K)에서, 데이터(338)가 구동 스위치를 턴온 또는 턴오프시키기 위해 각각의 구동 스위치(172)의 노드 커패시턴스(126)에 저장된다(340).
프리차지 라인(210a) 상의 SEL6/PRE1 신호는 행 서브그룹(SG1-K)(342로 나타냄) 내의 점화 셀(120)을 포함하는 FG1(202a) 내의 모든 점화 셀(120)에서의 노드 커패시턴스(126)를 하이 전압 레벨로 프리차지시킨다. 주소 신호(~A1, ~A2 ... ~A7)(304)가 행 서브그룹(SG1-K, SG2-K, ... SG6-K)을 선택하는 동안 FG1(202a) 내의 점화 셀(120)이 프리차지된다.
점화 라인(214f)은 FG6(202f) 내의 도통 중인 구동 스위치(172)를 갖는 프리차지형 점화 셀(120)에 있는 점화 저항기(52)에 전력을 공급하기 위해 에너지 펄스(344)를 포함하는 에너지 신호(FIRE6)(343으로 나타냄)를 수신한다. SEL6/PRE1 신호 펄스(336)가 하이이고 비도통 중인 구동 스위치(172)에서의 노드 커패시턴스(126)가 활성으로 풀링 로우인 동안(346으로 표시됨) 에너지 펄스(344)가 하이로 된다. 노드 커패시턴스(126)가 활성으로 풀링 로우인 동안 에너지 펄스(344)를 하이로 스위칭하면 에너지 펄스(344)가 하이로 될 때 노드 커패시턴스(126)가 구동 스위치(172)를 통해 의도치 않게 충전되는 것이 방지된다. SEL6/PRE1 신호 펄스(336)가 로우로 되고, 잉크를 가열하여 도통 중인 프리차지형 점화 셀(120)에 대응하는 노즐(34)을 통해 잉크를 분사하기 위해 에너지 펄스(344)가 미리 정해진 시간 동안 하이로 유지된다.
SEL6/PRE1 신호 펄스(336)가 로우로 된 후 에너지 펄스(344)가 하이인 동안, 다른 서브그룹 세트(SG1-K+1, SG2-K+1, ... SG6-K+1)를 선택하기 위해 주소 신호(~A1, ~A2 ... ~A7)(304)가 변화된다(308로 나타냄). FG1(202a) 에 대한 선택 라인(212a) 및 FG2(202b)에 대한 프리차지 라인(210b)은 SEL1/PRE2 신호 펄스(348로 나타냄)를 수신한다. 선택 라인(212a) 상의 SEL1/PRE2 신호 펄스(348)는 FG1(202a) 내의 프리차지형 점화 셀(120) 각각에 있는 선택 트랜지스터(130)를 턴온시킨다. 주소 선택된 서브그룹(SG1-K+1)에 있지 않은 FG1(202a) 내의 모든 프리차지형 점화 셀(120)에 있는 노드 커패시턴스(126)가 방전된다. 구동 스위치(172)를 턴온 또는 턴오프시키기 위해 행 서브그룹(SG1-K+1)에 대한 데이터 신호 세트(350)가 서브그룹(SG1-K+1)의 프리차지형 점화 셀(120)에 저장된다. 프리차지 라인(210b) 상의 SEL1/PRE2 신호 펄스(348)는 FG2(202b) 내의 모든 점화 셀(120)을 프리차지시킨다.
점화 라인(214a)은 점화 저항기(52) 및 도통 중인 구동 스위치(172)를 갖는 FG1(202a)의 프리차지형 점화 셀(120)에 전력을 공급하기 위해 에너지 펄스(352)를 수신한다. SEL1/PRE2 신호 펄스(348)가 하이인 동안 에너지 펄스(352)가 하이로 된다. SEL1/PRE2 신호 펄스(348)는 로우로 되고, 잉크를 가열하여 대응하는 액적 발생기(60)로부터 분사시키기 위해 에너지 펄스(352)가 하이인 채로 있다. 인쇄가 완료될 때까지 프로세스가 계속된다.
도 9는 데이터를 래치하도록 구성된 프리차지형 점화 셀(150)의 일 실시예를 나타낸 개략도이다. 일 실시예에서, 프리차지형 점화 셀(150)은 잉크젯 프린트헤드 점화 셀 어레이의 일부인 현재의 점화 그룹의 일부이다. 잉크젯 프린트헤드 점화 셀 어레이는 다수의 점화 그룹을 포함한다.
프리차지형 점화 셀(150)은 도 6의 프리차지형 점화 셀(120)과 유사하며, 구동 스위치(172), 점화 저항기(52), 및 프리차지형 점화 셀(120)의 메모리 셀을 포함한다. 프리차지형 점화 셀(120)의 구성요소와 일치하는 프리차지형 점화 셀(150)의 구성요소는 프리차지형 점화 셀(120)의 구성요소와 동일한 참조 번호를 가지며, 도 6의 설명에서 기술한 바와 같이 서로 또한 신호 라인에 전기적으로 결합되어 있으며, 다만 데이터 트랜지스터(136)의 게이트는 데이터 신호(~DATA)를 수신하는 데이터 라인(142)에 결합되어 있지 않고 래치된 데이터 신호(~LDATAIN)를 수신하는 래치형 데이터 라인(latched data line)(156)에 전기적으로 결합되어 있다. 또한, 프리차지형 점화 셀(120) 내의 구성요소들과 일치하는 프리차지형 점화 셀(150)의 구성요소들은 도 6의 설명에 기술된 바와 같이 기능하고 동작한다.
프리차지형 점화 셀(150)은 데이터 라인(154)과 래치형 데이터 라인(156) 사이에 전기적으로 결합되어 있는 드레인-소스 경로를 포함하는 데이터 래치 트랜지스터(152)를 포함한다. 데이터 라인(154)은 데이터 신호(~DATAIN)를 수신하고, 데이터 래치 트랜지스터(152)는 래치된 데이터 신호(~LDATAIN)를 제공하기 위해 데이터를 프리차지형 점화 셀(150) 내에 래치한다. 데이터 신호(~DATAIN) 및 래치된 데이터 신호(~LDATAIN)는 신호 이름의 처음에 틸더(~)로 표시되어 있기 때문에 로우일 때 활성이다. 데이터 래치 트랜지스터(152)의 게이트는 현재의 점화 그룹의 프리차지 신호를 수신하는 프리차지 라인(132)에 전기적으로 결합되어 있다.
다른 실시예에서, 데이터 래치 트랜지스터(152)의 게이트는 현재의 점화 그룹의 프리차지 라인(132)에 전기적으로 결합되어 있지 않다. 그 대신에, 데이터 래치 트랜지스터(152)의 게이트는 다른 점화 그룹의 프라차지 라인과 같은 펄스 신호를 제공하는 다른 신호 라인에 전기적으로 결합되어 있다.
일 실시예에서, 데이터 래치 트랜지스터(152)는 프리차지 신호가 하이 전압 레벨에서 로우 전압 레벨로 천이할 때 래치형 데이터 라인(156)과 데이터 래치 트랜지스터(152)의 게이트-소스 노드 간의 전하 공유를 최소화하는 최소 크기의 트랜지스터이다. 이러한 전하 공유는 하이 전압 레벨의 래치된 데이터를 감소시킨다. 또한, 일 실시예에서, 프리차지 신호가 로우 전압 레벨에 있을 때 데이터 래치 트랜지스터(152)의 드레인이 데이터 라인(154)에서 보는 커패시턴스를 결정하고, 최소 크기의 트랜지스터는 이 커패시턴스를 낮게 유지한다.
데이터 래치 트랜지스터(152)는 하이 레벨 프리차지 신호를 통해 데이터 라인(154)으로부터 래치형 데이터 라인(156) 및 래치형 데이터 저장 노드 커패시턴스(158)로 데이터를 전달한다. 프리차지 신호가 하이 레벨에서 로우 레벨로 천이할 때, 이 데이터는 래치형 데이터 라인(154) 및 래치형 데이터 저장 노드 커패시턴스(158) 상에 래치된다. 래치형 데이터 저장 노드 커패시턴스(158)는 데이터 트랜지스터(136)의 일부이기 때문에 점선으로 도시되어 있다. 대안으로서, 데이터 트랜지스터(136)와 별도로 있는 커패시터는 래치된 데이터를 저장하는 데 사용될 수 있다.
래치형 데이터 저장 노드 커패시턴스(158)는 프리차지 신호가 하이 레벨에서 로우 레벨로 천이할 때 실질적으로 하이 레벨로 유지될 정도로 충분히 크다. 또한, 래치형 데이터 저장 노드 커패시턴스(158)는 에너지 펄스가 점화 신호(FIRE)를 통해 제공되고 하이 전압 펄스가 선택 신호(SELECT)로 제공될 때 실질적으로 로우 레벨로 유지될 정도로 충분히 크다. 또한, 데이터 트랜지스터(136)는 구동 스위치(172)의 게이트가 방전될 때 래치형 데이터 저장 노드 커패시턴스(158)에 로우 레벨을 유지할 정도로 충분히 작고 점화 신호(FIRE) 내의 에너지 펄스의 시작 이전에 구동 스위치(172)의 게이트를 완전히 방전시킬 정도로 충분히 크다.
일 실시예에서, 다수의 프리차지형 점화 셀은 동일한 데이터를 사용하고, 동일한 데이터 래치 트랜지스터(152) 및 래치된 데이터 신호(~LDATAIN)(156)를 공유한다. 래치된 데이터 신호(~LDATAIN)(156)는 한번 래치되어 다수의 프리차지형 점화 셀에 의해 사용된다. 이것은 임의의 개별적인 래치형 데이터 라인(156)에서의 커패시턴스를 증가시켜 래치형 데이터 라인(156)이 스위칭 문제에 덜 영향을 받게 되며, 데이터 라인(154)을 통해 구동되는 총 커패시턴스를 감소시킨다.
동작시, 데이터 신호(~DATAIN)가 데이터 라인(154)에 의해 수신되고, 프리차지 라인(132) 상에 하이 레벨 전압 펄스를 제공함으로써 데이터 래치 트랜지스터(152)를 통해 래치형 데이터 라인(156) 및 래치형 데이터 저장 노드 커패시턴스(158)로 전달된다. 또한, 저장 노드 커패시턴스(126)는 프리차지 라인(132) 상의 하이 레벨 전압 펄스를 통해 프리차지 트랜지스터(128)에 의해 프리차지된다. 프리차지 라인(132) 상의 전압 펄스가 하이 전압 레벨에서 로우 전압 레벨로 천이할 때 데이터 래치 트랜지스터(152)가 턴오프되어 래치된 데이터 신호(~LDATAIN)를 제공한다. 프리차지형 점화 셀(150)에 래치될 데이터는 프리차지 신호가 하이 전압 레벨에 있는 동안에 제공되고, 프리차지 신호가 로우 전압 레벨로 천이한 이후까지 보유된다. 이와 달리, 도 6의 프리차지형 점화 셀(120)에 래치될 데이터는 선택 신호가 하이 전압 레벨에 있는 동안에 제공된다.
다른 실시예에서, 데이터 래치 트랜지스터(152)의 게이트는 현재의 점화 그룹의 프리차지 라인(132)에 전기적으로 결합되어 있지 않다. 그 대신에, 데이터 래치 트랜지스터(152)의 게이트는 다른 점화 그룹의 프라차지 라인에 전기적으로 결합되어 있다. 데이터 신호(~DATAIN)는 데이터 라인(154)에 의해 수신되고, 다른 점화 그룹의 프리차지 라인을 통해 하이 레벨 전압 펄스를 제공함으로써 데이터 래치 트랜지스터(152)를 통해 래치형 데이터 라인(156) 및 래치형 데이터 저장 노드 커패시턴스(158)로 전달된다. 다른 점화 그룹의 프리차지 라인 상의 전압 펄스가 하이 전압 레벨에서 로우 전압 레벨로 천이할 때 데이터 래치 트랜지스터(152)가 턴오프되어 래치된 데이터 신호(~LDATAIN)를 제공한다. 저장 노드 커패시턴스(126)는 프리차지 라인(132) 상의 하이 레벨 전압 펄스를 통해 프리차지 트랜지스터(128)에 의해 프리차지된다. 프리차지 라인(132) 상의 하이 전압 펄스는 다른 점화 그룹의 프리차지 라인 상의 전압 펄스가 하이 전압 레벨에서 로우 전압 레벨로 천이한 후에 발생한다.
일 실시예에서, 현재의 점화 그룹 내의 제1 프리차지형 점화 셀의 데이터 래치 트랜지스터(152) 등의 데이터 래치 트랜지스터의 게이트는 현재의 점화 그룹과 다른 제1 점화 그룹의 제1 프리차지 라인에 전기적으로 결합되어 있다. 또한, 현재의 점화 그룹 내의 제2 프리차지형 점화 셀의 데이터 래치 트랜지스터(152) 등의 데이터 래치 트랜지스터의 게이트는 제1 점화 그룹 및 현재의 점화 그룹과 다른 제2 점화 그룹의 제2 프리차지 라인에 전기적으로 결합되어 있다. 데이터 라인(154)은 제1 및 제2 점화 그룹의 프라차지 신호의 하이 전압 레벨 동안에 데이터를 제공한다. 제1 및 제2 프리차지형 점화 셀에 래치된 데이터는 현재의 점화 그룹의 프리차지 및 선택 신호를 통해 사용된다. 일 실시예에서, 데이터 라인(154)은 잉크젯 프린트헤드 점화 셀 어레이 내의 모든 점화 그룹에 전기적으로 결합되어 있는 것은 아니다.
프리차지형 점화 셀(150)의 일 실시예에서, 프리차지 라인(132) 상의 하이 레벨 전압 펄스 이후에, 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140)의 상태를 설정하기 위해 주소 신호(~ADDRESS1, ~ADDRESS2)가 주소 라인(144, 146) 상에 제공된다. 선택 트랜지스터(130)를 턴온시키기 위해 하이 레벨 전압 펄스가 선택 라인(134) 상에 제공되고, 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및/또는 제2 주소 트랜지스터(140)가 온인 경우, 저장 노드 커패시턴스(126)가 방전된다. 대안으로서, 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140) 모두가 오프인 경우, 저장 노드 커패시턴스(126)가 충전된 채로 있다.
양 주소 신호(~ADDRESS1, ~ADDRESS2)가 로우인 경우 프리차지형 점화 셀(150)이 주소 지정된 점화 셀이고, 저장 노드 커패시턴스(126)는 래치된 데이터 신호(~LDATAIN)가 하이인 경우에 방전되거나, 래치된 데이터 신호(~LDATAIN)가 로우인 경우에 충전된 채로 있다. 주소 신호(~ADDRESS1, ~ADDRESS2) 중 적어도 하나가 하이인 경우 프리차지형 점화 셀(150)이 주소 지정된 점화 셀이 아니고, 래치된 데이터 신호(~LDATAIN)의 전압 레벨에 상관없이 저장 노드 커패시턴스(126)가 방전된다. 제1 및 제2 주소 트랜지스터(136, 138)는 주소 디코더를 포함하고, 프리차지형 점화 셀(150)이 주소 지정된 경우, 데이터 트랜지스터(136)가 저장 노드 커패시턴스(126)에서의 전압 레벨을 제어한다.
도 10은 더블 데이터 레이트 점화 셀 회로(400)의 일 실시예를 나타낸 개략도이다. 더블 데이터 레이트 점화 셀 회로(400)는 프리차지 신호 내의 각각의 하이 전압 펄스에서 데이터 라인 각각으로부터 2개의 데이터 비트를 래치한다. 따라서, 점화 주파수 또는 입력 패드의 수를 증가시키지 않고 2배의 수의 점화 저항기에 전력이 공급될 수 있다. 프린트헤드 상의 액적 발생기의 수를 증가시키고 동일한 수의 입력 패드를 사용하거나, 프린트헤드 상에 동일한 수의 액적 발생기를 사용하고 입력 패드의 수를 감소시키는 등에 의해, 입력 패드당 액적 발생기의 수가 증가될 수 있다. 더 많은 액적 발생기를 갖는 프린트헤드는 통상적으로 더 높은 품질 및/또는 인쇄 속도로 인쇄를 한다. 또한, 더 적은 입력 패드를 갖는 프린트헤드는 통상적으로 더 많은 입력 패드를 갖는 프린트헤드보다 더 저렴하다.
더블 데이터 레이트 점화 셀 회로(400)는 점화 그룹(402) 등의 복수의 점화 그룹 및 클럭 래치 회로(404)를 포함한다. 점화 그룹(402)은 데이터를 래치하도록 구성된 복수의 프리차지형 점화 셀(150) 및 행 서브그룹(406) 등의 복수의 행 서브그룹을 포함한다. 행 서브그룹(406)은 프리차지형 점화 셀(150a-150m)을 포함한다.
점화 그룹(402) 내의 프리차지형 점화 셀(150) 각각은 프리차지 신호(PRECHARGE)를 수신하기 위해 프리차지 라인(408)에 전기적으로 결합되고, 선택 신호(SELECT)를 수신하기 위해 선택 라인(410)에 전기적으로 결합되고, 또한 점화 신호(FIRE)를 수신하기 위해 점화 라인(412)에 전기적으로 결합되어 있다. 행 서브그룹(406) 내의 프리차지형 점화 셀(150a-150m) 각각은 제1 주소 신호(~ADDRESS1)를 수신하기 위해 제1 주소 라인(414)에, 또한 제2 주소 신호(~ADDRESS2)를 수신하기 위해 제2 주소 라인(416)에 전기적으로 결합되어 있다. 프리차지형 점화 셀(150)은 신호를 수신하고 도 9의 설명에 기술된 바와 같이 동작한다.
클럭 래치 회로(404)는 클럭 래치 트랜지스터(418a-418n)를 포함한다. 클럭 래치 트랜지스터(418a-418n) 각각의 게이트는 데이터 클럭 신호(DCLK)를 수신하기 위해 클럭 라인(420)에 전기적으로 결합되어 있다. 클럭 래치 트랜지스터(418a-418n) 각각의 드레인-소스 경로는 데이터 신호(~D1-~Dn)(422로 나타냄) 중 하나를 수신하기 위해 데이터 라인(422a-422n) 중 하나에 전기적으로 결합되어 있다. 클럭 래치 트랜지스터(418a-418n) 각각의 드레인-소스 경로의 다른쪽은 대응하는 클럭 데이터 라인(424a-424n)을 통해 점화 그룹(402) 및 더블 데이터 레이트 점화 셀 회로(400) 내의 모든 나머지 점화 그룹에 있는 프리차지형 점화 셀(150)에 전기적으로 결합되어 있다. 하나의 데이터 라인 그룹 내의 모든 프리차지형 점화 셀(150)이 클럭 래치 트랜지스터(418a-418n) 중 단 하나에 전기적으로 연결되어 있음으로써, 프리차지 신호가 로우 전압 레벨로 천이하고 데이터 클럭 신호(DCLK)(420)가 로우 전압 레벨로 천이할 때, 클럭드 데이터 신호(clocked data signal)(~DC1-~DCn)에 의한 전하 공유가 프리차지형 점화 셀(150)에 래치된 데이터에서의 최소 하이 전압 레벨을 유지할 정도로 충분히 작도록 하기 위해 클럭드 데이터 라인(424a-424n)에 충분한 커패시턴스가 있다.
다른 실시예들에서, 클럭 래치 트랜지스터(418a-418n)의 각각 및 대응하는 클럭 데이터 라인(424a-424n)은 다수의 트랜지스터 및 다수의 데이터 라인으로 분할될 수 있다. 일 실시예에서, 클럭 래치 트랜지스터(418a-418n) 중 하나에 대응하는 다수의 트랜지스터 중 하나 및 클럭 데이터 라인(424a-424n) 중 하나에 대응하는 다수의 데이터 라인 중 하나는 유체 채널의 한쪽에서 점화 그룹의 노즐에 결합되어 있다. 또한, 클럭 래치 트랜지스터(418a-418n) 중 동일한 하나에 대응하는 다수의 트랜지스터 중 다른 하나 및 클럭 데이터 라인(424a-424n) 중 동일한 하나에 대응하는 다수의 데이터 라인 중 다른 하나는 유체 채널의 다른쪽에서 점화 그룹의 노즐에 결합되어 있다. 일 실시예에서, 각각의 노즐은 다수의 데이터 라인의 개별적인 데이터 라인을 통해 다수의 트랜지스터의 개별적인 트랜지스터에 결합될 수 있다.
클럭 래치 트랜지스터(418a)는 데이터 신호(~D1)를 수신하기 위해 한쪽 단부에서 데이터 라인(422a)에 전기적으로 결합되어 있는 드레인-소스 경로를 포함한다. 클럭 래치 트랜지스터(418a)의 드레인-소스 경로의 다른쪽 단부는 424a에서 프리차지형 점화 셀(150a)에, 또한 점화 그룹(402) 및 더블 데이터 레이트 점화 셀 회로(400) 내의 다른 점화 그룹들 내의 프리차지형 점화 셀(150)을 포함하여, 프리차지형 점화 셀(150a)과 동일한 열 또는 데이터 라인 그룹 내의 모든 프리차지형 점화 셀(150)에 전기적으로 결합되어 있다. 클럭 래치 트랜지스터(418a)의 드레인-소스 경로는 데이터 라인(154) 및 대응하는 데이터 라인 그룹 내의 프리차지형 점화 셀(150) 각각에 있는 데이터 래치 트랜지스터(152)의 드레인-소스 경로에 전기적으로 결합되어 있다. 클럭 래치 트랜지스터(418a)는 422a에서 데이터 신호(~D1)를 수신하고 424a에서 클럭드 데이터 신호(~DC1)를 프리차지형 점화 셀(150a)을 포함하는 데이터 라인 그룹에 제공한다.
데이터 라인(422a)은 또한 프리차지형 점화 셀(150b)에, 또한 점화 그룹(402) 및 더블 데이터 레이트 점화 셀 회로(400) 내의 다른 점화 그룹 내의 프리차지형 점화 셀(150)을 포함하여, 프리차지형 점화 셀(150b)와 동일한 열 또는 데이터 라인 그룹 내의 모든 프리차지형 점화 셀(150)에 전기적으로 결합되어 있다. 데이터 라인(422a)은 데이터 라인(154) 및 대응하는 데이터 라인 그룹 내의 프리차지형 점화 셀(150) 각각에 있는 데이터 래치 트랜지스터(152)의 드레인-소스 경로에 전기적으로 결합되어 있다. 프리차지형 점화 셀(150b)을 포함하는 데이터 라인 그룹은 422a에서 데이터 신호(~D1)를 수신한다.
클럭 래치 트랜지스터(418b)는 데이터 신호(~D2)를 수신하기 위해 한쪽 단부에서 데이터 라인(422b)에 전기적으로 결합되어 있는 드레인-소스 경로를 포함한다. 클럭 래치 트랜지스터(418b)의 드레인-소스 경로의 다른쪽 단부는 424b에서 프리차지형 점화 셀(150c)에, 또한 점화 그룹(402) 및 더블 데이터 레이트 점화 셀 회로(400) 내의 다른 점화 그룹에 있는 프리차지형 점화 셀(150)을 포함하여, 프리차지형 점화 셀(150c)과 동일한 열 또는 데이터 라인 그룹에 있는 모든 프리차지형 점화 셀(150)에 전기적으로 결합되어 있다. 클럭 래치 트랜지스터(418b)의 드레인-소스 경로는 데이터 라인(154) 및 대응하는 데이터 라인 그룹 내의 프리차지형 점화 셀(150) 각각에 있는 데이터 래치 트랜지스터(152)의 드레인-소스 경로에 전기적으로 결합되어 있다. 클럭 래치 트랜지스터(418b)는 422b에서 데이터 신호(~D2)를 수신하고 424b에서 클럭드 데이터 신호(~DC2)를 프리차지형 점화 셀(150c)을 포함하는 데이터 라인 그룹에 제공한다.
데이터 라인(422b)은 또한 프리차지형 점화 셀(150d)에, 또한 점화 그룹(402) 및 더블 데이터 레이트 점화 셀 회로(400) 내의 다른 점화 그룹에 있는 프리차지형 점화 셀(150)을 포함하여 프리차지형 점화 셀(150d)와 동일한 열 또는 데이터 라인 그룹에 있는 모든 프리차지형 점화 셀(150)에 전기적으로 결합되어 있다. 데이터 라인(422b)은 데이터 라인(154)에, 또한 대응하는 데이터 라인 그룹 내의 프리차지형 점화 셀(150) 각각에 있는 데이터 래치 트랜지스터(152)의 드레인-소스 경로에 전기적으로 결합되어 있다. 프리차지형 점화 셀(150d)을 포함하는 데이터 라인 그룹은 422b에서 데이터 신호(~D2)를 수신한다.
클럭 래치 회로(404) 내의 나머지 클럭 래치 트랜지스터(418)도 유사하게 더블 데이터 레이트 점화 셀 회로(400) 내의 프리차지형 점화 셀(150)에 전기적으로 결합되어 있고, 이하 마찬가지로 계속하여 클럭 래치 트랜지스터(418n)는 데이터 신호(~Dn)를 수신하기 위해 한쪽 단부에서 데이터 라인(422n)에 전기적으로 결합되어 있는 드레인-소스 경로를 포함한다. 클럭 래치 트랜지스터(418n)의 드레인-소스 경로의 다른쪽 단부는 424n에서 프리차지형 점화 셀(150m-1)에, 또한 점화 그룹(402) 및 더블 데이터 레이트 점화 셀 회로(400) 내의 다른 점화 그룹 내의 프리차지형 점화 셀(150)을 포함하여, 프리차지형 점화 셀(150m-1)과 동일한 열 또는 데이터 라인 그룹 내의 모든 프리차지형 점화 셀(150)에 전기적으로 결합되어 있다. 클럭 래치 트랜지스터(418n)의 드레인-소스 경로는 데이터 라인(154) 및 대응하는 데이터 라인 그룹 내의 프리차지형 점화 셀(150) 각각에 있는 데이터 래치 트랜지스터(152)의 드레인-소스 경로에 전기적으로 결합되어 있다. 클럭 래치 트랜지스터(418n)는 422n에서 데이터 신호(~Dn)를 수신하고, 424n에서 클럭드 데이터 신호(~DCn)를 프리차지형 점화 셀(150m-1)을 포함하는 데이터 라인 그룹에 제공한다.
데이터 라인(422n)은 또한 프리차지형 점화 셀(150m)에, 또한 점화 그룹(402) 및 더블 데이터 레이트 점화 셀 회로(400) 내의 다른 점화 그룹에 있는 프리차지형 점화 셀(150)을 포함하여, 프리차지형 점화 셀(150m)과 동일한 열 또는 데이터 라인 그룹에 있는 모든 프리차지형 점화 셀(150)에 전기적으로 결합되어 있다. 데이터 라인(422n)은 데이터 라인(154) 및 대응하는 데이터 라인 그룹 내의 프리차지형 점화 셀(150) 각각에 있는 데이터 래치 트랜지스터(152)의 드레인-소스 경로에 전기적으로 결합되어 있다. 프리차지형 점화 셀(150m)을 포함하는 데이터 라인 그룹은 422n에서 데이터 신호(~Dn)를 수신한다.
데이터 라인(422a-422n) 각각은 하이 전압 레벨 프리차지 신호를 수신하는 점화 그룹에 있는 프리차지형 점화 셀(150) 내의 데이터 래치 트랜지스터(152)를 통해 래치형 데이터 라인 노드를 충전시킨다. 또한, 데이터 라인(422a-422n) 각각은 데이터 클럭 신호(CLK) 내의 각각의 하이 전압 펄스에서 클럭드 데이터 라인(424a-424n)을 충전시키고, 하이 전압 레벨 프리차지 신호를 수신하는 점화 그룹에 있는 프리차지형 점화 셀(150) 내의 데이터 래치 트랜지스터(152)를 통해 부착된 래치형 데이터 라인 노드를 충전시킨다. 데이터 라인(422a-422n)을 통해 충전되는 데이터 노드는 비더블 데이터 레이트 점화 셀 회로의 게이트 커패시턴스보다 얼마간 더 높은 커패시턴스를 갖는다.
이 실시예에서, 프리차지형 점화 셀(150)의 거의 절반이 클럭드 데이터 신호(~DC1-~DCn)을 수신하도록 결합되어 있고, 프리차지형 점화 셀(150)의 거의 절반이 데이터 신호(~D1-~Dn)를 수신하도록 결합되어 있다. 또한, 행 서브그룹 내의 프리차지형 점화 셀(150)이 하나 걸러 클럭드 데이터 신호(~DC1-~DCn)를 수신하도록 전기적으로 결합되어 있고, 나머지는 데이터 신호(~D1-~Dn)를 수신하도록 결합되어 있다. 다른 실시예들에서, 프리차지형 점화 셀(150)의 임의의 적당한 비율이 클럭드 데이터 신호(~DC1-~DCn)를 수신하도록 결합될 수 있고, 임의의 적당한 비율이 데이터 신호(~D1-~Dn)를 수신하도록 결합될 수 있다. 다른 실시예들에서, 프리차지형 점화 셀(150)은 임의의 적당한 순서 또는 패턴으로 또는 순서없이 클럭드 데이터 신호(~DC1-~DCn) 및 데이터 신호(~D1-~Dn)를 수신하도록 결합될 수 있다.
데이터 신호(~D1-~Dn) 각각은 프리차지 신호(PRECHARGE) 내의 하이 전압 펄스의 제1 절반 동안에 제1 데이터 비트를 포함하고 하이 전압 펄스의 제2 절반 동안에 제2 데이터 비트를 포함한다. 또한, 클럭 신호(DCLK)는 프리차지 신호(PRECHARGE) 내의 하이 전압 펄스의 제1 절반 동안에 하이 전압 펄스를 포함한다.
동작시, 프리차지 신호(PRECHARGE) 및 클럭 신호(DCLK)는 하이 전압 레벨로 천이하고, 데이터 신호(~D1-~Dn) 각각은 클럭 신호(DCLK) 내의 하이 전압 펄스 동안에 대응하는 클럭 래치 트랜지스터(418a-418n)에 제공되는 제1 데이터 비트를 포함한다. 클럭 래치 트랜지스터(418a-418n)는 제1 데이터 비트를 프리차지형 점화 셀(150a, 150c, ... 150m-1)의 대응하는 데이터 라인 그룹에 전달한다. 클럭 신호(DCLK) 내의 하이 전압 펄스가 로우 전압 펄스로 천이할 때, 클럭 래치 트랜지스터(418a-418n)는 클럭드 데이터 신호(~DC1-~DCn)를 제공하기 위해 제1 데이터 비트를 래치한다. 제1 데이터 비트는 또한 프리차지형 점화 셀(150b, 150d, ... 150m)의 대응하는 데이터 라인 그룹에도 제공된다.
그 다음에, 프리차지 신호(PRECHARGE) 내의 하이 전압 펄스의 제2 절반 동안에, 데이터 신호(~D1-~Dn) 각각은 대응하는 클럭 래치 트랜지스터(418a-418n) 및 프리차지형 점화 셀(150b, 150d, ... 150m)의 대응하는 데이터 라인 그룹에 제공되는 제2 데이터 비트를 포함한다. 클럭 래치 트랜지스터(418a-418n)는 클럭 신호(CLK)의 로우 전압 레벨을 통해 턴오프되고, 이에 의해 제2 데이터 비트가 프리차지형 점화 셀(150a, 150c, ... 150m-1)의 대응하는 데이터 라인 그룹으로 전달되지 않게 된다.
클럭드 데이터 신호(~DC1-~DCn) 및 데이터 신호(~D1-~Dn) 내의 제2 데이터 비트는 더블 데이터 레이트 점화 셀 회로(400) 내의 대응하는 데이터 라인 그룹에 있는 모든 프리차지형 점화 셀(150)에 의해 수신된다. 점화 그룹(402)에서, 클럭드 데이터 신호(~DC1-~DCn) 및 데이터 신호(~D1-~Dn) 내의 제2 데이터 비트는 프리차지형 점화 셀(150) 내의 데이터 라인(154)에 의해 수신되고, 데이터 래치 트랜지스터(152) 및 프리차지 신호(PRECHARGE) 내의 하이 레벨 전압 펄스를 통해 래치형 데이터 라인(156) 및 래치형 데이터 저장 노드 커패시턴스(158)로 전달된다. 또한, 점화 그룹(402)에서, 저장 노드 커패시턴스(126)는 프리차지 신호(PRECHARGE) 내의 하이 레벨 전압 펄스를 통해 프리차지 트랜지스터(128)에 의해 프리차지된다. 그 다음에, 점화 그룹(402)에서, 프리차지 신호(PRECHARGE)가 로우 레벨 전압으로 천이할 때 데이터 래치 트랜지스터(152)가 턴오프되고, 클럭드 데이터 신호(~DC1-~DCn) 및 데이터 신호(~D1-~Dn) 내의 제2 데이터 비트를 래치하여 래치된 데이터 신호(~LDATAIN)를 제공한다.
프리차지형 점화 셀(150)의 일 실시예에서, 프리차지 신호(PRECHARGE) 내의 하이 레벨 전압 펄스가 로우 전압 레벨로 천이한 후에, 행 서브그룹(406)을 선택하기 위해 주소 신호(~ADDRESS1, ~ADDRESS2)가 제공되고, 선택 트랜지스터(130)를 턴온시키기 위해 선택 신호(SELECT) 내에 하이 전압 레벨 펄스가 제공된다. 행 서브그룹(406)에서, 저장 노드 커패시턴스(126)는 래치된 데이터 신호(~LDATAIN)가 하이인 경우에 방전하거나, 래치된 데이터 신호(~LDATAIN)가 로우인 경우에 충전된 채로 있다. 주소 지정되지 않은 행 서브그룹에서, 저장 노드 커패시턴스(126)는 래치된 데이터 신호(~LDATAIN)의 전압 레벨에 상관없이 방전된다. 행 서브그룹(406) 내의 도통 중인 구동 스위치(172)에 결합된 점화 저항기(52)에 전력을 제공하기 위해 점화 신호(FIRE) 내에 에너지 펄스가 제공된다.
일 실시예에서, 더블 데이터 레이트 점화 셀 회로(400) 내의 프리차지형 점화 셀(150)에 전력을 제공하는 것은 제1 데이터 비트 및 다른 점화 그룹 내의 프리차지형 점화 셀(150)에서의 클럭킹을 통해 계속된다. 클럭드 데이터 신호 및 제2 데이터 비트는 프리차지 신호의 하강 에지를 통해 프리차지형 점화 셀(150) 내에 래치되고, 행 서브그룹을 선택하기 위해 주소 신호가 제공된다. 다른 점화 그룹 내의 도통 중인 프리차지형 점화 셀(150)에 전력을 제공하기 위해 선택 신호 내의 하이 전압 레벨 펄스 및 점화 신호 내의 에너지 펄스가 제공된다. 이 프로세스는 유체의 분사가 완료될 때까지 계속된다.
다른 실시예들에서, 점화 셀 회로는 프리차지 신호(PRECHARGE) 내의 각각의 하이 전압 펄스에서 임의의 적당한 수의 데이터 비트(3 또는 4 이상의 데이터 비트 등)를 래치하기 위해 임의의 적당한 수의 클럭 래치 회로(클럭 래치 회로(404) 등)를 포함할 수 있다. 예를 들어, 점화 셀 회로는 제2 데이터 클럭을 통해 제3 데이터 비트를 클럭킹하는 제2 클럭 래치 회로를 포함할 수 있고, 프리차지 신호(PRECHARGE)가 하이 전압 레벨에서 로우 전압 레벨로 천이할 때 점화 셀 회로는 제1, 제2 및 제3 데이터 비트를 래치하며, 따라서 점화 셀 회로는 트리플 데이터 레이트 점화 셀 회로(triple data rate firing cell circuit)이다.
도 11은 도 10의 더블 데이터 레이트 점화 셀 회로(400)의 일 실시예의 동작을 나타낸 타이밍도이다. 더블 데이터 레이트 점화 셀 회로(400)는 제1 점화 그룹(FG1), 제2 점화 그룹(FG2), 제3 점화 그룹(FG3), ... 점화 그룹(FGn)을 포함하고 있다. 더블 데이터 레이트 점화 셀 회로(400)는 프리차지/선택 신호(S0, S1, S2, ... Sn)를 수신한다. 더블 데이터 레이트 점화 셀 회로(400)에서 프리차지/선택 신호(S0-Sn)는 프리차지 신호 및/또는 선택 신호로서 사용된다.
제1 점화 그룹(FG1)은 신호(S0)(500)를 프리차지 신호로서 수신하고 신호(S1)(502)를 선택 신호로서 수신한다. 제2 점화 그룹(FG2)은 신호(S1)(502)를 프리차지 신호로서 수신하고 신호(S2)(504)를 선택 신호로서 수신한다. 제3 점화 그룹(FG3)은 신호(S2)(504)를 프리차지 신호로서 수신하고 신호 S3(도시 생략)를 선택 신호로서 수신하며, 이하 마찬가지로 하여, 점화 그룹(FGn)은 신호(Sn-1)(도시 생략)를 프리차지 신호로서 수신하고 신호(Sn)(도시 생략)를 선택 신호로서 수신한다.
클럭 래치 회로(404)는 데이터 클럭 신호(DCLK)(506) 및 데이터 신호(~D1-~Dn)(508)를 수신하고, 클럭드 데이터 신호(~DC1-~DCn)(510)를 제공한다. 점화 그룹(FG1-FGn)은 데이터 신호(~D1-~Dn)(508) 및 클럭드 데이터 신호(~DC1-~DCn)(510)를 래치하여, 래치된 클럭드 데이터 신호 및 래치된 데이터 신호를 제공하며, 이들 신호는 선택된 점화 저항기(52)에 전력을 제공하기 위해 구동 스위치(172)를 턴온시키는 데 사용된다. 점화 그룹 각각은 선택된 점화 저항기(52)에 전력을 제공하는 에너지 펄스를 포함하는 점화 신호를 수신한다. 일 실시예에서, 에너지 펄스는 점화 그룹 내의 선택된 점화 저항기(52)에 전력을 제공하기 위해 점화 그룹의 선택 신호 내의 하이 전압 펄스의 거의 중간 또는 끝 부근을 향해 시작한다.
제1 점화 그룹(FG1)은 데이터 신호(~D1-~Dn)(508) 및 클럭드 데이터 신호(~DC1-~DCn)(510)를 래치하여, 래치된 제1 점화 그룹 클럭드 데이터 신호(FG1C)(512) 및 래치된 제1 점화 그룹 데이터 신호(FG1D)(514)를 제공한다. 제2 점화 그룹(FG2)은 데이터 신호(~D1-~Dn)(508) 및 클럭드 데이터 신호(~DC1-~DCn)(510)를 래치하여, 래치된 제2 점화 그룹 클럭드 데이터 신호(FG2C)(516) 및 래치된 제2 점화 그룹 데이터 신호(FG2D)(518)를 제공한다. 제3 점화 그룹(FG3)은 데이터 신호(~D1-~Dn)(508) 및 클럭드 데이터 신호(~DC1-~DCn)(510)를 래치하여, 래치된 제3 점화 그룹 클럭드 데이터 신호(FG3C)(520) 및 래치된 제3 점화 그룹 데이터 신호(FG3D)(522)를 제공한다. 나머지 점화 그룹도 데이터 신호(~D1-~Dn)(508) 및 클럭드 데이터 신호(~DC1-~DCn)(510)를 래치하여, 점화 그룹(FG1-FG3)과 유사한 래치된 클럭드 데이터 신호 및 래치된 데이터 신호를 제공한다.
먼저, 신호(S0)(500)는 제1 점화 그룹(FG1)의 프리차지 신호 내에 하이 전압 펄스(524)를 제공하고, 데이터 클럭 신호(DCLK)(506)는 하이 전압 펄스(524)의 제1 절반 동안에 하이 전압 펄스(526)를 제공한다. 클럭 래치 회로(404)는 하이 전압 펄스(526)를 수신하고 데이터 신호(~D1-~Dn)(508)를 통과시켜, 클럭드 데이터 신호(~DC1-~DCn)(510)를 제공한다.
하이 전압 펄스(524)의 제1 절반 동안에, 데이터 신호(~D1-~Dn)(508)는 클럭 래치 회로(404)를 통해 전달되는 제1 점화 그룹 클럭드 데이터 신호(1C)(528)를 포함하여, 클럭드 데이터 신호(~DC1-~DCn)(510) 내의 제1 점화 그룹 클럭드 데이터 신호(1C)(530)를 제공한다. 또한, 제1 점화 그룹 클럭드 데이터 신호(1C)(530)는 제1 점화 그룹(FG1)의 프리차지형 점화 셀(150) 내의 데이터 래치 트랜지스터(152)를 통해 전달되어, 래치된 제1 점화 그룹 클럭드 데이터 신호(FG1C)(512) 내의 제1 점화 그룹 클럭드 데이터 신호(1C)(532)를 제공한다. 하이 전압 펄스(526)가 로우 논리 레벨로 천이할 때 제1 점화 그룹 클럭드 데이터 신호(1C)(530)가 클럭드 데이터 신호(~DC1-~DCn)(510)로서 래치된다. 제1 점화 그룹 클럭드 데이터 신호(1C)(528)는 하이 전압 펄스(526)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
하이 전압 펄스(524)의 제2 절반 동안에, 데이터 신호(~D1-~Dn)(508)는 제1 점화 그룹 데이터 신호(1D)(534)를 포함한다. 제1 점화 그룹 데이터 신호(1D)(534)는 데이터 라인(422)에 연결된 제1 점화 그룹(FG1)의 프리차지형 점화 셀(150) 내의 데이터 래치 트랜지스터(152)를 통해 전달되어, 래치된 제1 점화 그룹 데이터 신호(FG1D)(514) 내의 제1 점화 그룹 데이터 신호(1D)(536)를 제공한다. 하이 전압 펄스(524)가 로우 논리 레벨로 천이할 때, 제1 점화 그룹 클럭드 데이터 신호(1C)(532) 및 제1 점화 그룹 데이터 신호(1D)(536)가 제1 점화 그룹(FG1) 내의 프리차지형 점화 셀(150)에 래치된다. 제1 점화 그룹 데이터 신호(1D)(534)는 하이 전압 펄스(524)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
행 서브그룹을 선택하기 위해 주소 신호가 제공되고, 신호(S1)(502)가 제1 점화 그룹(FG1)의 선택 신호 및 제2 점화 그룹(FG2)의 프리차지 신호 내에 하이 전압 펄스(538)를 제공한다. 하이 전압 펄스(538)는 제1 점화 그룹(FG1)의 프리차지형 점화 셀(150) 내의 선택 트랜지스터(130)를 턴온시킨다. 주소 지정된 행 서브그룹에서, 저장 노드 커패시턴스(126)는 래치된 제1 점화 그룹 데이터(FG1C(512) 및 FG1D(514))이 하이인 경우에 방전되거나, 래치된 제1 점화 그룹 데이터(FG1C(512) 및 FG1D(514))가 로우인 경우 충전된 채로 있다. 주소 지정되지 않은 행 서브그룹에서, 저장 노드 커패시턴스(126)는 래치된 제1 점화 그룹 데이터(FG1C(512) 및 FG1D(514))의 전압 레벨에 상관없이 방전된다. 주소 지정된 행 서브그룹 내의 도통 중인 구동 스위치(172)에 결합된 점화 저항기(52)에 전력을 제공하기 위해 제1 점화 그룹 점화 신호 내에 에너지 펄스가 제공된다.
하이 전압 펄스(538)의 제1 절반 동안에 데이터 클럭 신호(DCLK)(506)는 하이 전압 펄스(540)를 제공한다. 클럭 래치 회로(404)는 하이 전압 펄스(540)를 수신하고 데이터 신호(~D1-~Dn)(508)를 통과시켜, 클럭드 데이터 신호(~DC1-~DCn)(510)를 제공한다.
하이 전압 펄스(538)의 제1 절반 동안에, 데이터 신호(~D1-~Dn)(508)는 클럭 래치 회로(404)를 통해 전달되는 제2 점화 그룹 클럭드 데이터 신호(2C)(542)를 포함하여, 클럭드 데이터 신호(~DC1-~DCn)(510) 내의 제2 점화 그룹 클럭드 데이터 신호(2C)(544)를 제공한다. 또한, 제2 점화 그룹 클럭드 데이터 신호(2C)(544)는 제2 점화 그룹(FG2)의 프리차지형 점화 셀(150) 내의 데이터 래치 트랜지스터(152)를 통해 전달되어, 래치된 제2 점화 그룹 클럭드 데이터 신호(FG2C)(516) 내의 제2 점화 그룹 클럭드 데이터 신호(2C)(546)를 제공한다. 하이 전압 펄스(540)가 로우 논리 레벨로 천이할 때, 제2 점화 그룹 클럭드 데이터 신호(2C)(544)가 클럭드 데이터 신호(~DC1-~DCn)(510)로서 래치된다. 제2 점화 그룹 클럭드 데이터 신호(2C)(542)는 하이 전압 펄스(540)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
하이 전압 펄스(538)의 제2 절반 동안에, 데이터 신호(~D1-~Dn)(508)는 제2 점화 그룹 데이터 신호(2D)(548)를 포함한다. 제2 점화 그룹 데이터 신호(2D)(548)는 데이터 라인(422)에 연결된 제2 점화 그룹(FG2)의 프리차지형 점화 셀(150) 내의 데이터 래치 트랜지스터(152)를 통해 전달되어, 래치된 제2 점화 그룹 데이터 신호(FG2D)(518) 내의 제2 점화 그룹 데이터 신호(2D)(550)를 제공한다. 하이 전압 펄스(538)가 로우 논리 레벨로 천이할 때, 제2 점화 그룹 클럭드 데이터 신호(2D)(546) 및 제2 점화 그룹 데이터 신호(2D)(550)가 제2 점화 그룹(FG2) 내의 프리차지형 점화 셀(150)에 래치된다. 제2 점화 그룹 데이터 신호(2D)(548)는 하이 전압 펄스(538)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
행 서브그룹을 선택하기 위해 주소 신호가 제공되고, 신호(S2)(504)는 제2 점화 그룹(FG2)의 선택 신호 및 제3 점화 그룹(FG3)의 프리차지 신호 내에 하이 전압 펄스(552)를 제공한다. 하이 전압 펄스(552)는 제2 점화 그룹(FG2)의 프리차지형 점화 셀(150) 내의 선택 트랜지스터(130)를 턴온시킨다. 주소 지정된 행 서브그룹에서, 저장 노드 커패시턴스(126)는 래치된 제2 점화 그룹 데이터(FG2C(516) 및 FG2D(518))가 하이인 경우에 방전되거나, 래치된 제2 점화 그룹 데이터(FG2C(516) 및 FG2D(518))가 로우인 경우에 충전된 채로 있다. 주소 지정되지 않은 행 서브그룹에서, 저장 노드 커패시턴스(126)는 래치된 제2 점화 그룹 데이터(FG2C(516) 및 FG2D(518))의 전압 레벨에 상관없이 방전된다. 주소 지정된 행 서브그룹 내의 도통 중인 구동 스위치(172)에 결합된 점화 저항기(52)에 전력을 공급하기 위해 제2 점화 그룹 점화 신호 내에 에너지 펄스가 제공된다.
데이터 클럭 신호(DCLK)(506)는 하이 전압 펄스(552)의 제1 절반 동안에 하이 전압 펄스(554)를 제공한다. 클럭 래치 회로(404)는 하이 전압 펄스(554)를 수신하고 데이터 신호(~D1-~Dn)(508)를 통과시켜, 클럭드 데이터 신호(~DC1-~DCn)(510)를 제공한다.
하이 전압 펄스(552)의 제1 절반 동안에, 데이터 신호(~D1-~Dn)(508)는 클럭 래치 회로(404)를 통해 전달된 제3 점화 그룹 클럭드 데이터 신호(3C)(556)를 포함하여, 클럭드 데이터 신호(~DC1-~DCn)(510) 내의 제3 점화 그룹 클럭드 데이터 신호(3C)(558)를 제공한다. 또한, 제3 점화 그룹 클럭드 데이터 신호(3C)(558)는 제3 점화 그룹(FG3)의 프리차지형 점화 셀(150) 내의 데이터 래치 트랜지스터(152)를 통해 전달되어, 래치된 제3 점화 그룹 클럭드 데이터 신호(FG3C)(520) 내의 제3 점화 그룹 클럭드 데이터 신호(3C)(560)를 제공한다. 하이 전압 펄스(554)가 로우 논리 레벨로 천이할 때, 제3 점화 그룹 클럭드 데이터 신호(3C)(558)가 클럭드 데이터 신호(~DC1-~DCn)(510)로서 래치된다. 제3 점화 그룹 클럭드 데이터 신호(3C)(556)는 하이 전압 펄스(554)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
하이 전압 펄스(552)의 제2 절반 동안에, 데이터 신호(~D1-~Dn)(508)는 제3 점화 그룹 데이터 신호(3D)(562)를 포함한다. 제3 점화 그룹 데이터 신호(3D)(562)는 데이터 라인(422)에 연결된 제3 점화 그룹(FG3)의 프리차지형 점화 셀(150) 내의 데이터 래치 트랜지스터(152)를 통해 전달되어, 래치된 제3 점화 그룹 데이터 신호(FG3D)(522) 내의 제3 점화 그룹 데이터 신호(3D)(564)를 제공한다. 하이 전압 펄스(552)가 로우 논리 레벨로 천이할 때, 제3 점화 그룹 클럭드 데이터 신호(3C)(560) 및 제3 점화 그룹 데이터 신호(3D)(564)가 제3 점화 그룹(FG3) 내의 프리차지형 점화 셀(150)에 래치된다. 제3 점화 그룹 데이터 신호(3D)(562)는 하이 전압 펄스(552)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
이 프로세스는 프리차지 신호로서 신호(Sn-1)를 수신하고 선택 신호로서 신호(Sn)를 수신하는 점화 그룹(FGn)까지 계속된다. 이 프로세스는 제1 점화 그룹(FG1)부터 시작하여 유체의 분사가 완료될 때까지 반복된다.
도 12는 다중 데이터 레이트(multiple data rate) 점화 셀 회로에서 사용될 수 있는 프리차지형 점화 셀(160)의 일 실시예를 나타낸 개략도이다. 프리차지형 점화 셀(160)은 도 6의 프리차지형 점화 셀(120)과 유사하며, 프리차지형 점화 셀(120)의 구동 스위치(172), 점화 저항기(52) 및 메모리 셀을 포함한다. 프리차지형 점화 셀(120)의 구성요소와 일치하는 프리차지형 점화 셀(160)의 구성요소는 프리차지형 점화 셀(120)의 구성요소와 동일한 참조 번호를 가지며, 서로 또한 도 6의 설명에 기술된 신호 라인에 전기적으로 접속되어 있고, 다만 데이터 트랜지스터(136)의 게이트가 데이터 신호(~DATA)를 수신하는 데이터 라인(142)에 결합되어 있지 않고 래치된 데이터 신호(~LDATAIN)를 수신하는 래치형 데이터 라인(166)에 전기적으로 결합되어 있다. 또한, 프리차지형 점화 셀(120) 내의 구성요소와 일치하는 프리차지형 점화 셀(160)의 구성요소는 도 6의 설명에 기술되어 있는 바와 같이 기능하고 동작한다.
프리차지형 점화 셀(160)은 데이터 라인(164)과 래치형 데이터 라인(166) 사이에 전기적으로 결합된 드레인-소스 경로를 포함하는 데이터 래치 트랜지스터(162)를 포함한다. 데이터 라인(164)은 데이터 신호(~DATAIN)를 수신하고, 데이터 래치 트랜지스터(162)는 데이터를 프리차지형 점화 셀(160)에 래치하여, 래치된 데이터 신호(~LDATAIN)를 제공한다. 데이터 신호(~DATAIN) 및 래치된 데이터 신호(~LDATAIN)는 신호 이름의 처음에 틸더(~)로 표시되어 있기 때문에 로우일 때 활성이다. 데이터 래치 트랜지스터(162)의 게이트는 데이터 선택 신호(DATASEL)를 수신하는 데이터 선택 라인(170)에 전기적으로 결합되어 있다.
일 실시예에서, 데이터 래치 트랜지스터(162)는 데이터 선택 신호가 하이 전압 레벨에서 로우 전압 레벨로 천이할 때 래치형 데이터 라인(166)과 데이터 래치 트랜지스터(162)의 게이트-소스 노드 간의 전하 공유를 최소화하는 최소 크기의 트랜지스터이다. 이러한 전하 공유는 하이 전압 레벨의 래치된 데이터를 감소시킨다. 또한, 일 실시예에서, 데이터 선택 신호가 로우 전압 레벨에 있을 때 데이터 래치 트랜지스터(162)의 드레인이 데이터 라인(164)에서 보는 커패시턴스를 결정하고, 최소 크기의 트랜지스터는 이 커패시턴스를 낮게 유지한다.
데이터 래치 트랜지스터(162)는 하이 레벨 데이터 선택 신호를 통해 데이터 라인(164)으로부터 래치형 데이터 라인(166) 및 래치형 데이터 저장 노드 커패시턴스(168)로 데이터를 전달한다. 데이터 선택 신호가 하이 전압 레벨에서 로우 전압 레벨로 천이할 때, 이 데이터는 래치형 데이터 라인(164) 및 래치형 데이터 저장 노드 커패시턴스(168) 상에 래치된다. 래치형 데이터 저장 노드 커패시턴스(168)는 데이터 트랜지스터(136)의 일부이기 때문에 점선으로 도시되어 있다. 다른 대안으로서, 데이터 트랜지스터(136)와 별도로 있는 커패시터는 래치된 데이터를 저장하는 데 사용될 수 있다.
래치형 데이터 저장 노드 커패시턴스(168)는 데이터 선택 신호가 하이 레벨에서 로우 레벨로 천이할 때 실질적으로 하이 레벨로 유지될 정도로 충분히 크다. 또한, 래치형 데이터 저장 노드 커패시턴스(168)는 에너지 펄스가 점화 신호(FIRE)를 통해 제공되고 하이 전압 펄스가 선택 신호(SELECT)로 제공될 때 실질적으로 로우 레벨로 유지될 정도로 충분히 크고, 하이 전압 펄스가 프리차지 신호(PRECHARGE)로 제공된다. 또한, 데이터 트랜지스터(136)는 구동 스위치(172)의 게이트가 방전될 때 래치형 데이터 저장 노드 커패시턴스(168)에 로우 레벨을 유지할 정도로 충분히 작고 점화 신호(FIRE) 내의 에너지 펄스의 시작 이전에 구동 스위치(172)의 게이트를 완전히 방전시킬 정도로 충분히 크다.
프리차지형 점화 셀(160)을 사용하는 더블 데이터 레이트 점화 셀 회로의 일 실시예에서, 데이터 선택 라인(170) 각각은 프리차지 라인, 제1 클럭 또는 제2 클럭에 전기적으로 결합되어 있다. 어떤 점화 그룹에서, 제1 클럭은 어떤 프리차지형 점화 셀(160) 내의 데이터 선택 라인(170)에 전기적으로 결합되어 있고, 점화 그룹 프리차지 라인은 다른 프리차지형 점화 셀(160) 내의 데이터 선택 라인(170)에 전기적으로 결합되어 있다. 다른 점화 그룹에서, 제2 클럭은 어떤 프리차지형 점화 셀(160) 내의 데이터 선택 라인(170)에 전기적으로 결합되어 있고, 점화 그룹 프리차지 라인은 다른 프리차지형 점화 셀(160) 내의 데이터 선택 라인(170)에 전기적으로 결합되어 있다. 제1 클럭은 제1 클럭에 결합된 점화 그룹의 프리차지 신호 내의 각각의 하이 전압 펄스의 제1 절반 내에 하이 전압 펄스를 포함시킨다. 제2 클럭은 제2 클럭에 결합된 점화 그룹의 프리차지 신호 내의 각각의 하이 전압 펄스의 제1 절반 내에 하이 전압 펄스를 포함시킨다. 따라서, 어떤 점화 그룹에서, 제1 클럭 및 프리차지 신호는 프리차지 신호 내의 각각의 하이 전압 펄스 동안에 2개의 데이터 비트를 래치하고, 다른 점화 그룹에서, 제2 클럭 및 프리차지 신호는 프리차지 신호 내의 각각의 하이 전압 펄스 동안에 2개의 데이터 비트를 래치한다. 프리차지형 점화 셀(160)을 사용하는 다중 데이터 레이트 점화 셀 회로의 다른 실시예들에서, 프리차지 신호의 하이 전압 펄스 동안에 다수의 데이터 비트(3개 이상의 데이터 비트 등)를 래치하기 위해 임의의 적당한 수의 클럭 신호가 사용될 수 있다.
프리차지형 점화 셀(160)을 사용하는 다중 데이터 레이트 점화 셀 회로에서, 어떤 데이터 라인은 하나의 점화 그룹 내의 래치형 데이터 라인 노드들을 한꺼번에 충전시키며, 여기서 각각의 점화 그룹은 그 점화 그룹의 프리차지 신호 내의 하이 전압 레벨을 수신한다. 다른 데이터 라인들은 다수의 점화 그룹 내의 래치형 데이터 노드들을 충전시키며, 여기서 다수의 점화 그룹은 클럭 신호 내의 하이 전압 펄스를 수신한다.
프리차지형 점화 셀(160)의 동작시, 데이터 신호(~DATAIN)가 데이터 라인(164)에 의해 수신되고 데이터 선택 라인(170) 상에 하이 전압 펄스를 제공함으로써 데이터 래치 트랜지스터(162)를 통해 래치형 데이터 라인(166) 및 래치형 데이터 저장 노드 커패시턴스(168)에 전달된다. 저장 노드 커패시턴스(126)는 프리차지 라인(132) 상의 하이 전압 펄스를 통해 프리차지 트랜지스터(128)에 의해 프리차지된다. 데이터 선택 라인(170) 상의 전압 펄스가 하이 전압 레벨에서 로우 전압 레벨로 천이할 때, 데이터 래치 트랜지스터(162)가 턴오프되어 래치된 데이터 신호(~LDATAIN)를 제공한다. 프리차지형 점화 셀(160)에 래치될 데이터는 데이터 선택 신호가 하이 전압 레벨에 있는 동안에 제공되고, 데이터 선택 신호가 로우 전압 레벨로 천이한 후까지 보유된다. 데이터 선택 신호에서의 하이 전압 펄스는 프리차지 신호 내의 하이 전압 펄스 동안에 발생하거나, 그것이 프리차지 신호 내의 하이 전압 펄스이다. 이와 달리, 도 6의 프리차지형 점화 셀(120)에 래치될 데이터는 선택 신호가 하이 전압 레벨에 있는 동안에 제공된다.
프리차지형 점화 셀(160)의 일 실시예에서, 데이터 선택 라인(170) 상의 하이 레벨 전압 펄스 이후에, 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140)의 상태를 설정하기 위해 주소 신호(~ADDRESS1, ~ADDRESS2)가 주소 라인(144, 146)을 통해 제공된다. 선택 트랜지스터(130)를 턴온시키기 위해 하이 레벨 전압 펄스가 선택 라인(134)을 통해 제공되고, 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및/또는 제2 주소 트랜지스터(140)이 온인 경우, 저장 노드 커패시턴스(126)가 방전된다. 대안으로서, 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140) 모두가 오프인 경우, 저장 노드 커패시턴스(126)는 충전된 채로 있다.
주소 신호(~ADDRESS1, ~ADDRESS2) 둘다가 로우인 경우, 프리차지형 점화 셀(160)이 주소 지정된 점화 셀이고, 저장 노드 커패시턴스(126)는 래치된 데이터 신호(~LDATAIN)가 하이인 경우에 방전되거나, 래치된 데이터 신호(~LDATAIN)가 로우인 경우에 충전된 채로 있다. 주소 신호(~ADDRESS1, ~ADDRESS2) 중 적어도 하나가 하이인 경우, 프리차지형 점화 셀(160)이 주소 지정된 점화 셀이 아니고, 저장 노드 커패시턴스(126)는 래치된 데이터 신호(~LDATAIN)의 전압 레벨에 상관없이 방전된다. 제1 및 제2 주소 트랜지스터(136, 138)는 주소 디코더를 포함하고, 프리차지형 점화 셀(160)이 주소 지정된 경우, 데이터 트랜지스터(136)는 저장 노드 커패시턴스(126) 상의 전압 레벨을 제어한다.
도 13은 프리차지형 점화 셀(160)을 사용하는 더블 데이터 레이트 점화 셀 회로의 일 실시예의 동작을 나타낸 타이밍도이다. 데이터 선택 라인(170) 각각은 프리차지 라인, 제1 데이터 클럭 또는 제2 데이터 클럭에 전기적으로 결합되어 있다. 더블 데이터 레이트 점화 셀 회로는 제1 점화 그룹(FG1), 제2 점화 그룹(FG2), 제3 점화 그룹(FG3), ... 점화 그룹(FGn)을 포함한다. 더블 데이터 레이트 점화 셀 회로는 프리차지/선택 신호(SO, S1, S2,... Sn)를 수신한다. 프리차지/선택 신호(S0-Sn)는 더블 데이터 레이트 점화 셀 회로에서 프리차지 신호 및/또는 선택 신호로서 사용된다.
제1 점화 그룹(FG1)은 프리차지 신호로서 신호(S0)(600)를 수신하고 선택 신호로서 신호(S1)(602)를 수신한다. 제2 점화 그룹(FG2)은 프리차지 신호로서 신호(S1)(602)를 수신하고 선택 신호로서 신호(S2)(604)를 수신한다. 제3 점화 그룹(FG3)은 프리차지 신호로서 신호(S2)(604)를 수신하고 선택 신호로서 신호(S3)(도시 생략)를 수신하며, 이하 마찬가지로 계속하여, 점화 그룹(FGn)은 프리차지 신호로서 신호(Sn-1)(도시 생략)를 수신하고, 선택 신호로서 신호(Sn)(도시 생략)를 수신한다.
더블 데이터 레이트 점화 셀 회로는 제1 데이터 클럭을 통해 제1 데이터 클럭 신호(DCLK1)(606)를 수신하고 제2 데이터 클럭을 통해 제2 데이터 클럭 신호(DCLK2)(608)를 수신한다. 제1 데이터 클럭은 제1 점화 그룹(FG1) 및 제3 점화 그룹(FG3) 등의 홀수번째 점화 그룹 내의 프리차지형 점화 셀(160)의 거의 절반의 데이터 선택 라인(170)에 전기적으로 결합되어 있다. 각각의 점화 그룹의 프리차지 라인은 홀수번째 점화 그룹 내의 프리차지형 점화 셀(160)의 나머지 거의 절반의 데이터 선택 라인(170)에 전기적으로 결합되어 있다. 제2 데이터 클럭은 제2 점화 그룹(FG2) 및 제4 점화 그룹(FG4) 등의 짝수번째 점화 그룹 내의 프리차지형 점화 셀(160)의 거의 절반의 데이터 선택 라인(170)에 전기적으로 결합되어 있고, 각각의 점화 그룹의 프라차지 라인은 짝수번째 점화 그룹 내의 프리차지형 점화 셀(160)의 나머지 거의 절반의 데이터 선택 라인(170)에 전기적으로 결합되어 있다.
제1 데이터 클럭 신호(DCLK1)(606)는 제1 데이터 클럭에 결합된 점화 그룹의 프리차지 신호 내의 각각의 하이 전압 펄스의 제1 절반에 하이 전압 펄스를 포함하고, 제2 데이터 클럭 신호(DCLK2)(608)는 제2 데이터 클럭에 결합된 점화 그룹의 프리차지 신호 내의 각각의 하이 전압 펄스의 제1 절반에 하이 전압 펄스를 포함한다. 데이터 라인은 데이터 신호(~D1-~Dn)(610)를 제공하고, 여기서 각각의 데이터 라인은 데이터 신호(~D1-~Dn)(610) 중 하나, 프리차지 신호 내의 하이 전압 펄스의 제1 절반 동안의 제1 데이터 비트 및 프리차지 신호 내의 하이 전압 펄스의 제2 절반 동안의 제2 데이터 비트를 제공한다. 각각의 데이터 라인은 모든 점화 그룹 내의 프리차지형 점화 셀(160)에 전기적으로 결합되어 있다. 또한, 각각의 데이터 라인은 제1 또는 제2 데이터 클럭에 결합된 데이터 선택 라인(170)을 갖는 점화 그룹 내의 프리차지형 점화 셀(160)에, 또한 점화 그룹의 프리차지 라인에 결합된 데이터 선택 라인(170)을 갖는 점화 그룹 내의 프리차지형 점화 셀(160)에 전기적으로 결합되어 있다.
홀수번째 점화 그룹에서, 제1 데이터 클럭 신호(DCLK1)(606) 및 프리차지 신호는 프리차지 신호 내의 각각의 하이 전압 펄스 동안에 2개의 데이터 비트를 래치한다. 짝수번째 점화 그룹에서, 제2 데이터 클럭 신호(DCLK2)(608) 및 프리차지 신호는 프리차지 신호 내의 각각의 하이 전압 펄스 동안에 2개의 데이터 비트를 래치한다. 프리차지형 점화 셀(160)을 사용하는 다중 데이터 레이트 점화 셀 회로의 다른 실시예들에서, 프리차지 신호의 하이 전압 펄스 동안에 3개 이상의 데이터 비트 등의 다수의 데이터 비트를 래치하기 위해 임의의 적당한 수의 데이터 클럭 신호가 사용될 수 있다.
점화 그룹(FG1-FGn)은 데이터 신호(~D1-~Dn)(610)를 래치하여, 래치된 클럭드 데이터 신호 및 래치된 프리차지 데이터 신호를 제공하며, 이들 신호는 선택된 점화 저항기(52)에 전력을 공급하기 위해 구동 스위치(172)를 턴온시키는 데 사용된다. 각각의 점화 그룹은 선택된 점화 저항기(52)에 전력을 공급하기 위해 에너지 펄스를 포함하는 점화 신호를 수신한다. 일 실시예에서, 에너지 펄스는 점화 그룹 내의 선택된 점화 저항기(52)에 전력을 공급하기 위해 점화 그룹의 선택 신호 내의 하이 전압 펄스의 거의 중간 또는 끝 부근을 향해 시작한다.
제1 점화 그룹(FG1)은 데이터 신호(~D1-~Dn)(610)를 래치하여, 래치된 제1 점화 그룹 클럭드 데이터 신호(FG1C)(612) 및 래치된 제1 점화 그룹 프리차지 데이터 신호(FG1P)(614)를 제공한다. 제2 점화 그룹(FG2)은 데이터 신호(~D1-~Dn)(610)를 래치하여, 래치된 제2 점화 그룹 클럭드 데이터 신호(FG2C)(616) 및 래치된 제2 점화 그룹 프리차지 데이터 신호(FG2P)(618)를 제공한다. 제3 점화 그룹(FG3)은 데이터 신호(~D1-~Dn)(610)를 래치하여, 래치된 제3 점화 그룹 클럭드 데이터 신호(FG3C)(620) 및 래치된 제3 점화 그룹 프리차지 데이터 신호(FG3P)(622)를 제공한다. 나머지 점화 그룹도 점화 그룹(FG1-FG3)과 유사하게 데이터 신호(~D1-~Dn)(610)를 래치하여, 래치된 클럭드 데이터 신호 및 래치된 프리차지 데이터 신호를 제공한다.
먼저, 신호(S0)(600)는 제1 점화 그룹(FG1)의 프리차지 신호 내에 하이 전압 펄스(624)를 제공한다. 하이 전압 펄스(624)의 제1 절반 동안에, 제1 데이터 클럭 신호(DCLK1)(606)는 하이 전압 펄스(626)를 제공한다. 데이터 신호(~D1-~Dn)(610)는 제1 점화 그룹 클럭드 데이터 신호(1C)(628)를 포함하며, 이 신호(1C)(628)는 제1 점화 그룹(FG1) 내의 제1 데이터 클럭에 결합되어 있는 데이터 래치 트랜지스터(162)를 통해 전달되어, 래치된 제1 점화 그룹 클럭드 데이터 신호(FG1C)(612) 내의 제1 점화 그룹 클럭드 데이터 신호(1C)(630)를 제공한다. 하이 전압 펄스(626)가 로우 논리 레벨로 천이할 때, 제1 점화 그룹 클럭드 데이터 신호(1C)(630)가 래치된다. 제1 점화 그룹 클럭드 데이터 신호(1C)(628)는 하이 전압 펄스(626)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
하이 전압 펄스(624)의 제2 절반 동안에, 데이터 신호(~D1-~Dn)(610)는 제1 점화 그룹 프리차지 데이터 신호(1P)(632)를 포함한다. 제1 점화 그룹 프리차지 데이터 신호(1P)(632)는 제1 점화 그룹(FG1)의 프리차지 라인에 결합되어 있는 데이터 래치 트랜지스터(162)를 통해 전달되어, 래치된 제1 점화 그룹 프리차지 데이터 신호(FG1P)(614) 내의 제1 점화 그룹 프리차지 데이터 신호(1P)(634)를 제공한다. 하이 전압 펄스(624)가 로우 논리 레벨로 천이할 때, 제1 점화 그룹 프리차지 데이터 신호(1P)(634)가 제1 점화 그룹(FG1) 내의 프리차지형 점화 셀(160)에 래치된다. 제1 점화 그룹 프리차지 데이터 신호(1P)(632)는 하이 전압 펄스(624)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
행 서브그룹을 선택하기 위해 주소 신호가 제공되고, 신호(S1)(602)는 제1 점화 그룹(FG1)의 선택 신호 및 제2 점화 그룹(FG2)의 프리차지 신호 내에 하이전압 펄스(636)를 제공한다. 하이 전압 펄스(636)는 제1 점화 그룹(FG1)의 프리차지형 점화 셀(160) 내의 선택 트랜지스터(130)를 턴온시킨다. 주소 지정된 행 서브그룹에서, 저장 노드 커패시턴스(126)는 래치된 제1 점화 그룹 데이터(FG1C(612) 및 FG1P(614))가 하이인 경우 방전되거나, 래치된 제1 점화 그룹 데이터(FG1C(612) 및 FG1P(614))가 로우인 경우에 충전된 채로 있다. 주소 지정되지 않은 행 서브그룹에서, 저장 노드 커패시턴스(126)는 래치된 제1 점화 그룹 데이터(FG1C(612) 및 FG1P(614))의 전압 레벨에 상관없이 방전된다. 주소 지정된 행 서브그룹 내의 도통 중인 구동 스위치(172)에 결합된 점화 저항기(52)에 전력을 공급하기 위해 제1 점화 그룹 점화 신호 내에 에너지 펄스가 제공된다.
하이 전압 펄스(636)의 제1 절반 동안에, 제2 데이터 클럭 신호(DCLK2)(608)는 하이 전압 펄스(638)를 제공한다. 데이터 신호(~D1-~Dn)(610)는 제2 점화 그룹 클럭드 데이터 신호(2C)(640)를 포함하고, 이 신호(2C)(640)는 제2 점화 그룹(FG2) 내의 제2 데이터 클럭에 결합된 데이터 래치 트랜지스터(162)를 통해 전달되어, 래치된 제2 점화 그룹 클럭드 데이터 신호(FG2C)(616) 내의 제2 점화 그룹 클럭드 데이터 신호(2C)(642)를 제공한다. 하이 전압 펄스(638)가 로우 논리 레벨로 천이할 때, 제2 점화 그룹 클럭드 데이터 신호(2C)(642)가 래치된다. 제2 점화 그룹 클럭드 데이터 신호(2C)(640)는 하이 전압 펄스(638)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
하이 전압 펄스(636)의 제2 절반 동안에, 데이터 신호(~D1-~Dn)(610)는 제2 점화 그룹 프리차지 데이터 신호(2P)(644)를 포함한다. 제2 점화 그룹 프리차지 데이터 신호(2P)(644)는 제2 점화 그룹(FG2)의 프리차지 라인에 결합되어 있는 데이터 래치 트랜지스터(162)를 통해 전달되어, 래치된 제2 점화 그룹 프리차지 데이터 신호(FG2P)(618) 내의 제2 점화 그룹 프리차지 데이터 신호(2P)(646)를 제공한다. 하이 전압 펄스(636)가 로우 논리 레벨로 천이할 때, 제2 점화 그룹 프리차지 데이터 신호(2P)(646)가 제2 점화 그룹(FG2) 내의 프리차지형 점화 셀(160)에 래치된다. 제2 점화 그룹 프리차지 데이터 신호(2P)(644)는 하이 전압 펄스(636)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
행 서브그룹을 선택하기 위해 주소 신호가 제공되고, 신호(S2)(604)는 제2 점화 그룹(FG2)의 선택 신호 및 제3 점화 그룹(FG3)의 프리차지 신호 내에 하이 전압 펄스(648)을 제공한다. 하이 전압 펄스(648)는 제2 점화 그룹(FG2)의 프리차지형 점화 셀(160) 내의 선택 트랜지스터(130)를 턴온시킨다. 주소 지정된 행 서브그룹에서, 저장 노드 커패시턴스(126)는 래치된 제2 점화 그룹 데이터(FG2C(616) 및 FG2P(618))가 하이인 경우 방전되거나, 래치된 제2 점화 그룹 데이터(FG2C(616) 및 FG2P(618))가 로우인 경우 충전된 채로 있다. 주소 지정되지 않은 행 서브그룹에서, 저장 노드 커패시턴스(126)는 래치된 제2 점화 그룹 데이터(FG2C(616) 및 FG2P(618))의 전압 레벨에 상관없이 방전된다. 주소 지정된 행 서브그룹 내의 도통 중인 구동 스위치(172)에 결합된 점화 저항기(52)에 전력을 공급하기 위해 제2 점화 그룹 점화 신호 내에 에너지 펄스가 제공된다.
하이 전압 펄스(648)의 제1 절반 동안에, 제1 데이터 클럭 신호(DCLK1)(606)는 하이 전압 펄스(650)를 제공한다. 데이터 신호(~D1-~Dn)(610)는 제3 점화 그룹 클럭드 데이터 신호(3C)(652)를 포함하고, 이 신호(3C)(652)는 제3 점화 그룹(FG3) 내의 제1 데이터 클럭에 결합된 데이터 래치 트랜지스터(162)를 통해 전달되어, 래치된 제3 점화 그룹 클럭드 데이터 신호(FG3C)(620) 내의 제3 점화 그룹 클럭드 데이터 신호(3C)(654)를 제공한다. 하이 전압 펄스(650)가 로우 논리 레벨로 천이할 때, 제3 점화 그룹 클럭드 데이터 신호(3C)(654)가 래치된다. 제3 점화 그룹 클럭드 데이터 신호(3C)(652)는 하이 전압 펄스(650)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
하이 전압 펄스(648)의 제2 절반 동안에, 데이터 신호(~D1-~Dn)(610)는 제3 점화 그룹 프리차지 데이터 신호(3P)(656)를 포함한다. 제3 점화 그룹 프리차지 데이터 신호(3P)(656)는 제3 점화 그룹(FG3)의 프리차지 라인에 결합되어 있는 데이터 래치 트랜지스터(162)를 통해 전달되어, 래치된 제3 점화 그룹 프리차지 데이터 신호(FG3P)(622) 내의 제3 점화 그룹 프리차지 데이터 신호(3P)(658)를 제공한다. 하이 전압 펄스(648)가 로우 논리 레벨로 천이할 때, 제3 점화 그룹 프리차지 데이터 신호(3P)(658)가 제3 점화 그룹(FG3) 내의 프리차지형 점화 셀(160)에 래치된다. 제3 점화 그룹 프리차지 데이터 신호(3P)(656)는 하이 전압 펄스(648)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
이 프로세스는 신호(Sn-1)를 프리차지 신호로서 수신하고 신호(Sn)를 선택 신호로서 수신하는 점화 그룹(FGn)까지 계속된다. 이 프로세스는 제1 점화 그룹(FG1)에서 시작하여 유체의 분사가 완료될 때까지 반복된다.
도 14는 2 패스 트랜지스터 프리차지형 점화 셀(180)의 일 실시예를 나타낸 개략도이다. 프리차지형 점화 셀(180)은 다중 데이터 레이트 점화 셀 회로에서 도 12의 프리차지형 점화 셀(160)과 함께 사용될 수 있다. 도 12의 프리차지형 점화 셀(160)만을 사용하는 다중 데이터 레이트 점화 셀 회로의 일 실시예에서, 어떤 데이터 라인은, 데이터 클럭 신호를 수신하는 모든 점화 그룹 내의 래치형 데이터 노드를 포함하여, 데이터 클럭 신호 내의 하이 전압 펄스를 수신하는 데이터 래치 트랜지스터(162)에 결합된 래치형 데이터 라인 노드를 충전시킨다. 이들 다중 데이터 레이트 점화 셀 회로에서, 2 패스 트랜지스터 프리차지형 점화 셀(180)은 데이터 클럭 신호를 수신하는 프리차지형 점화 셀(160) 대신에 사용될 수 있다. 2 패스 트랜지스터 프리차지형 점화 셀(180)은 데이터 라인 커패시턴스를 감소시키며, 그에 따라 데이터 라인은 점화 그룹의 프리차지 신호 내의 하이 전압 펄스를 수신하는 하나의 점화 그룹에만 있는 래치형 데이터 라인 노드를 충전시킨다.
프리차지형 점화 셀(180)은 도 6의 프리차지형 점화 셀(120)과 유사하며, 구동 스위치(172), 점화 저항기(52) 및 프리차지형 점화 셀(120)의 메모리 셀을 포함한다. 프리차지형 점화 셀(120)의 구성요소들과 일치하는 프리차지형 점화 셀(180)의 구성요소들은 프리차지형 점화 셀(120)의 구성요소들과 동일한 참조 번호를 가지며, 도 6의 설명에 기술된 바와 같이 서로 또한 신호 라인에 전기적으로 결합되어 있고, 다만 데이터 트랜지스터(136)의 게이트가 데이터 신호(~DATA)를 수신하는 데이터 라인(142)에 결합되어 있지 않고 래치된 데이터 신호(~LDATAIN)를 수신하는 래치형 데이터 라인(182)에 전기적으로 결합되어 있다. 또한, 프리차지형 점화 셀(120) 내의 구성요소들과 일치하는 프리차지형 점화 셀(180)의 구성요소들은 도 6의 설명에 기술된 바와 같이 기능하고 동작한다.
프리차지형 점화 셀(180)은 클럭드 데이터 래치 트랜지스터(184) 및 프리차지 패스 트랜지스터(186)를 포함한다. 클럭드 데이터 래치 트랜지스터(184)는 프리차지 패스 트랜지스터(186)의 드레인-소스 경로와 래치형 데이터 라인(182) 사이에 전기적으로 결합된 드레인-소스 경로를 포함한다. 프리차지 패스 트랜지스터(186)의 드레인-소스 경로는 클럭드 데이터 래치 트랜지스터(184)의 드레인-소스 경로와 데이터 라인(188) 사이에 전기적으로 결합되어 있다. 데이터 래치 트랜지스터(184)의 게이트는 데이터 클럭 신호(DCLK)를 수신하는 데이터 클럭 라인(190)에 전기적으로 결합되어 있고, 프리차지 패스 트랜지스터(186)의 게이트는 프리차지 신호(PRECHARGE)를 수신하는 프리차지 라인(132)에 전기적으로 결합되어 있다. 데이터 클럭 신호(DCLK)(190)는 프리차지 신호(PRECHARGE) 내의 하이 전압 펄스 동안에 하이 전압 펄스를 포함한다. 데이터 라인(188)은 데이터 신호(~DATAIN)를 수신하고, 클럭드 데이터 래치 트랜지스터(184)는 데이터를 프리차지형 점화 셀(180)에 래치하여, 래치된 데이터 신호(~LDATAIN)를 제공한다. 데이터 신호(~DATAIN) 및 래치된 데이터 신호(~LDATAIN)는 신호 이름 앞에 틸더(~)로 표시되어 있기 때문에 로우일 때 활성이다.
데이터 라인(188)은 데이터 신호(~DATAIN)를 수신하고, 프리차지 패스 트랜지스터(186)는 프리차지 신호 내의 하이 전압 펄스를 통해 데이터 라인(188)으로부터 클럭드 래치 트랜지스터(184)로 데이터를 전달한다. 클럭드 래치 트랜지스터(184)는 데이터 클럭 신호 내의 하이 전압 펄스를 통해 래치형 데이터 라인(182) 및 래치형 데이터 저장 노드 커패시턴스(192)로 데이터를 전달한다. 데이터 클럭 신호 내의 하이 전압 펄스는 프리차지 신호 내의 하이 전압 펄스 동안에 발생한다.
데이터 클럭 신호가 하이 전압 레벨에서 로우 전압 레벨로 천이할 때, 데이터가 래치형 데이터 라인(182) 및 래치형 데이터 저장 노드 커패시턴스(192)에 래치된다. 래치형 데이터 저장 노드 커패시턴스(192)는 데이터 트랜지스터(136)의 일부이기 때문에 점선으로 도시되어 있다. 대안으로서, 데이터 트랜지스터(136)와 별도로 있는 커패시터가 래치된 데이터를 저장하는 데 사용될 수 있다.
래치형 데이터 저장 노드 커패시턴스(192)는 데이터 클럭 신호가 하이 레벨에서 로우 레벨로 천이할 때 실질적으로 하이 레벨로 유지될 정도로 충분히 크다. 또한, 래치형 데이터 저장 노드 커패시턴스(192)는 에너지 펄스가 점화 신호(FIRE)를 통해 제공되고 하이 전압 펄스가 선택 신호(SELECT) 내에 제공되며 하이 전압 펄스가 프리차지 신호(PRECHARGE) 내에 제공될 때 실질적으로 로우 레벨로 유지될 정도로 충분히 크다. 또한, 데이터 트랜지스터(136)는 구동 스위치(172)의 게이트가 방전될 때 래치형 데이터 저장 노드 커패시턴스(192)에 로우 레벨을 유지할 정도로 충분히 작고 점화 신호(FIRE) 내의 에너지 펄스의 시작 이전에 구동 스위치(172)의 게이트를 완전히 방전시킬 정도로 충분히 크다.
프리차지형 점화 셀(160) 및 2 패스 트랜지스터 프리차지형 점화 셀(180)을 사용하는 더블 데이터 레이트 점화 셀 회로의 일 실시예에서, 각각의 점화 그룹은 거의 절반의 프리차지형 점화 셀(160) 및 거의 절반의 2패스 트랜지스터 프리차지형 점화 셀(180)을 포함한다. 점화 그룹 내의 모든 프리차지형 점화 셀(160)의 데이터 선택 라인(170)은 그 점화 그룹의 프리차지 라인에 전기적으로 결합되어 있다. 또한, 점화 그룹 내의 모든 프리차지형 점화 셀(180)의 프리차지 패스 트랜지스터(186)는 그 점화 그룹의 프리차지 라인에 전기적으로 결합되어 있다. 제1 클럭은 어떤 점화 그룹 내의 프리차지형 점화 셀(180)에 있는 모든 데이터 클럭 라인(190)에 전기적으로 결합되어 있고, 제2 클럭은 다른 점화 그룹 내의 프리차지형 점화 셀(180)에 있는 모든 데이터 클럭 라인(190)에 전기적으로 결합되어 있다. 제1 클럭은 제1 클럭에 결합된 점화 그룹들의 프리차지 신호 내의 각각의 하이 전압 펄스의 제1 절반에 하이 전압 펄스를 포함한다. 제2 클럭은 제2 클럭에 결합된 점화 그룹들의 프리차지 신호 내의 각각의 하이 전압 펄스의 제1 절반에 하이 전압 펄스를 포함한다. 따라서, 어떤 점화 그룹에서, 제1 클럭 및 프리차지 신호는 프리차지 신호 내의 각각의 하이 전압 펄스 동안에 2개의 데이터 비트를 래치하고, 다른 점화 그룹에서, 제2 클럭 및 프리차지 신호는 프리차지 신호 내의 각각의 하이 전압 펄스 동안에 2개의 데이터 비트를 래치한다. 프리차지형 점화 셀(160) 및 2 패스 트랜지스터 프리차지형 점화 셀(180)을 사용하는 이러한 다중 데이터 레이트 점화 셀 회로에서, 데이터 라인은 하이 전압 레벨 프리차지 신호를 수신하는 점화 그룹 내의 래치형 데이터 라인 노드를 충전시킨다.
프리차지형 점화 셀(180)의 동작시, 데이터 신호(~DATAIN)가 데이터 라인(188)에 의해 수신되고, 프리차지 신호 내에 하이 전압 펄스를 제공함으로써 프리차지 패스 트랜지스터(186)를 통해 클럭드 데이터 래치 트랜지스터(184)로 전달된다. 클럭드 데이터 래치 트랜지스터(184)는 데이터를 데이터 클럭 신호 내의 하이 전압 펄스를 통해 래치형 데이터 라인(182) 및 래치형 데이터 저장 노드 커패시턴스(192)로 전달한다. 데이터 클럭 신호 내의 하이 전압 펄스는 프리차지 신호 내의 하이 전압 펄스 동안에 발생한다.
저장 노드 커패시턴스(126)는 프리차지 신호 내의 하이 전압 펄스를 통해 프리차지 트랜지스터(128)에 의해 프리차지된다. 데이터 클럭 신호 내의 하이 전압 펄스가 하이 전압 레벨에서 로우 전압 레벨로 천이할 때, 클럭드 데이터 래치 트랜지스터(184)가 턴오프되어 래치된 데이터 신호(~LDATAIN)를 제공한다. 프리차지형 점화 셀(180)에 래치되어 있는 데이터는 데이터 클럭 신호가 하이 전압 레벨에 있는 동안에 제공되고, 데이터 클럭 신호가 로우 전압 레벨로 천이한 이후까지 보유되며 이는 프리차지 신호 내의 하이 전압 펄스 동안에 일어난다. 이와 달리, 도 6의 프리차지형 점화 셀(120)에 래치될 데이터는 선택 신호가 하이 전압 레벨에 있는 동안에 제공된다.
프리차지형 점화 셀(180)의 일 실시예에서, 데이터 클럭 신호 내의 하이 전압 레벨 펄스 이후에, 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140)의 상태를 설정하기 위해 주소 라인(144, 146) 상에 주소 신호(~ADDRESS1, ~ADDRESS2)가 제공된다. 선택 트랜지스터(130)를 턴온시키기 위해 선택 라인(134) 상에 하이 전압 펄스가 제공되고, 저장 노드 커패시턴스(126)는 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및/또는 제2 주소 트랜지스터(140)이 온인 경우에 방전된다. 대안으로서, 저장 노드 커패시턴스(126)는 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140) 모두가 오프인 경우에 충전된 채로 있다.
주소 신호(~ADDRESS1, ~ADDRESS2) 둘다가 로우인 경우에 프리차지형 점화 셀(180)은 주소 지정된 점화 셀이고, 저장 노드 커패시턴스(126)는 래치된 데이터 신호(~LDATAIN)가 하이인 경우에 방전되거나, 래치된 데이터 신호(~LDATAIN)가 로우인 경우에 충전된 채로 있다. 주소 신호(~ADDRESS1, ~ADDRESS2) 중 적어도 하나가 하이인 경우에 프리차지형 점화 셀(180)은 주소 지정된 점화 셀이 아니고, 저장 노드 커패시턴스(126)는 래치된 데이터 신호(~LDATAIN)의 전압 레벨에 상관없이 방전된다. 제1 및 제2 주소 트랜지스터(136, 138)는 주소 디코더를 포함하고, 프리차지형 점화 셀(180)이 주소 지정된 경우, 데이터 트랜지스터(136)는 저장 노드 커패시턴스(126)에서의 전압 레벨을 제어한다.
도 15는 프리차지형 점화 셀(160) 및 2 패스 트랜지스터 프리차지형 점화 셀(180)를 사용하는 더블 데이터 레이트 점화 셀 회로의 일 실시예의 동작을 나타낸 타이밍도이다. 더블 데이터 레이트 점화 셀 회로는 복수의 점화 그룹을 포함하고, 각각의 점화 그룹은 거의 절반의 프리차지형 점화 셀(160) 및 거의 절반의 2 패스 트랜지스터 프리차지형 점화 셀(180)을 포함한다.
더블 데이터 레이트 점화 셀 회로는 제1 점화 그룹(FG1), 제2 점화 그룹(FG2), 제3 점화 그룹(FG3), ..., 점화 그룹(FGn)을 포함한다. 더블 데이터 레이트 점화 셀 회로는 프리차지/선택 신호(S0, S1, S2, ..., Sn)를 수신한다. 제1 점화 그룹(FG1)은 프리차지 신호로서 신호(S0)(700)를 수신하고 선택 신호로서 신호(S1)(702)를 수신한다. 제2 점화 그룹(FG2)은 프리차지 신호로서 신호(S1)(702)를 수신하고 선택 신호로서 신호(S2)(704)를 수신한다. 제3 점화 그룹(FG3)은 프리차지 신호로서 신호(S2)(704)를 수신하고 선택 신호로서 신호(S3)(도시 생략)를 수신하며, 이하 마찬가지로 계속하여, 점화 그룹(FGn)은 프리차지 신호로서 신호(Sn-1)(도시 생략)를 수신하고, 선택 신호로서 신호(Sn)(도시 생략)를 수신한다.
더블 데이터 레이트 점화 셀 회로는 제1 데이터 클럭을 통해 제1 데이터 클럭 신호(DCLK1)(706)를 수신하고 제2 데이터 클럭을 통해 제2 데이터 클럭 신호(DCLK2)(708)를 수신한다. 제1 데이터 클럭은 제1 점화 그룹(FG1) 및 제3 점화 그룹(FG3) 등의 홀수번째 점화 그룹 내의 프리차지형 점화 셀(180) 내의 모든 데이터 클럭 라인(190)에 전기적으로 결합되어 있다. 제2 데이터 클럭은 제2 점화 그룹(FG2) 및 제4 점화 그룹(FG4) 등의 짝수번째 점화 그룹 내의 프리차지형 점화 셀(180)의 모든 데이터 클럭 라인(190)에 전기적으로 결합되어 있다. 점화 그룹 내의 모든 프리차지형 점화 셀(160)의 데이터 선택 라인(170)은 그 점화 그룹의 프리차지 라인에 전기적으로 결합되어 있다. 또한, 점화 그룹 내의 모든 프리차지형 점화 셀(180)의 프리차지 패스 트랜지스터(186)는 그 점화 그룹의 프리차지 라인에 전기적으로 결합되어 있다.
제1 데이터 클럭 신호(DCLK1)(706)는 제1 데이터 클럭에 결합된 점화 그룹의 프리차지 신호 내의 각각의 하이 전압 펄스의 제1 절반에 하이 전압 펄스를 포함하고, 제2 데이터 클럭 신호(DCLK2)(708)는 제2 데이터 클럭에 결합된 점화 그룹의 프리차지 신호 내의 각각의 하이 전압 펄스의 제1 절반에 하이 전압 펄스를 포함한다. 데이터 라인은 데이터 신호(~D1-~Dn)(710)를 제공하고, 여기서 각각의 데이터 라인은 프리차지 신호 내의 하이 전압 펄스의 제1 절반 동안 데이터 신호(~D1-~Dn)(710) 중 하나 및 제1 데이터 비트를 제공하고 프리차지 신호 내의 하이 전압 펄스의 제2 절반 동안 제2 데이터 비트를 제공한다. 각각의 데이터 라인은 각각의 점화 그룹(FG1-FGn) 내의 프리차지형 점화 셀(160) 및 2 패스 트랜지스터 프리차지형 점화 셀(180)에 전기적으로 결합되어 있다.
홀수번째 점화 그룹에서, 제1 데이터 클럭 신호(DCLK1)(706) 및 프리차지 신호는 프리차지 신호 내의 각각의 하이 전압 펄스 동안에 2개의 데이터 비트를 래치한다. 짝수번째 점화 그룹에서, 제2 데이터 클럭 신호(DCLK2)(708) 및 프리차지 신호는 프리차지 신호 내의 각각의 하이 전압 펄스 동안에 2개의 데이터 비트를 래치한다. 프리차지형 점화 셀(160) 및 2 패스 트랜지스터 프리차지형 점화 셀(180)을 사용하는 다중 데이터 레이트 점화 셀 회로의 다른 실시예들에서, 프리차지 신호의 하이 전압 펄스 동안에 3개 이상의 데이터 비트 등의 다수의 데이터 비트를 래치하기 위해 임의의 적당한 수의 데이터 클럭 신호가 사용될 수 있다.
점화 그룹(FG1-FGn)은 데이터 신호(~D1-~Dn)(710)를 래치하여, 래치된 클럭드 데이터 신호 및 래치된 프리차지 데이터 신호를 제공하며, 이들 신호는 선택된 점화 저항기(52)에 전력을 공급하기 위해 구동 스위치(172)를 턴온시키는 데 사용된다. 각각의 점화 그룹은 선택된 점화 저항기(52)에 전력을 공급하기 위해 에너지 펄스를 포함하는 점화 신호를 수신한다. 일 실시예에서, 에너지 펄스는 점화 그룹 내의 선택된 점화 저항기(52)에 전력을 공급하기 위해 점화 그룹의 선택 신호 내의 하이 전압 펄스의 거의 중간 또는 끝 부근을 향해 시작한다.
제1 점화 그룹(FG1)은 데이터 신호(~D1-~Dn)(710)를 래치하여, 래치된 제1 점화 그룹 클럭드 데이터 신호(FG1C)(712) 및 래치된 제1 점화 그룹 프리차지 데이터 신호(FG1P)(714)를 제공한다. 제2 점화 그룹(FG2)은 데이터 신호(~D1-~Dn)(710)를 래치하여, 래치된 제2 점화 그룹 클럭드 데이터 신호(FG2C)(716) 및 래치된 제2 점화 그룹 프리차지 데이터 신호(FG2P)(718)를 제공한다. 제3 점화 그룹(FG3)은 데이터 신호(~D1-~Dn)(710)를 래치하여, 래치된 제3 점화 그룹 클럭드 데이터 신호(FG3C)(720) 및 래치된 제3 점화 그룹 프리차지 데이터 신호(FG3P)(722)를 제공한다. 나머지 점화 그룹도 점화 그룹(FG1-FG3)과 유사하게 데이터 신호(~D1-~Dn)(710)를 래치하여, 래치된 클럭드 데이터 신호 및 래치된 프리차지 데이터 신호를 제공한다.
신호(S0)(700)는 제1 점화 그룹(FG1)의 프리차지 신호 내에 하이 전압 펄스(724)를 제공한다. 하이 전압 펄스(724)의 제1 절반 동안에, 제1 데이터 클럭 신호(DCLK1)(706)는 하이 전압 펄스(726)를 제공한다. 데이터 신호(~D1-~Dn)(710)는 제1 점화 그룹 클럭드 데이터 신호(1C)(728)를 포함하며, 이 신호(1C)(728)는 제1 점화 그룹(FG1)의 프리차지 라인에 결합되어 있는 프리차지 패스 트랜지스터(186) 및 제1 점화 그룹(FG1) 내의 제1 데이터 클럭에 결합되어 있는 클럭드 데이터 래치 트랜지스터(184)를 통해 전달되어, 래치된 제1 점화 그룹 클럭드 데이터 신호(FG1C)(712) 내의 제1 점화 그룹 클럭드 데이터 신호(1C)(730)를 제공한다. 하이 전압 펄스(726)가 로우 논리 레벨로 천이할 때, 제1 점화 그룹 클럭드 데이터 신호(1C)(730)가 래치된다. 제1 점화 그룹 클럭드 데이터 신호(1C)(728)는 하이 전압 펄스(726)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
하이 전압 펄스(724)의 제2 절반 동안에, 데이터 신호(~D1-~Dn)(710)는 제1 점화 그룹 프리차지 데이터 신호(1P)(732)를 포함한다. 제1 점화 그룹 프리차지 데이터 신호(1P)(732)는 제1 점화 그룹(FG1)의 프리차지 라인에 결합되어 있는 데이터 래치 트랜지스터(162)를 통해 전달되어, 래치된 제1 점화 그룹 프리차지 데이터 신호(FG1P)(714) 내의 제1 점화 그룹 프리차지 데이터 신호(1P)(734)를 제공한다. 하이 전압 펄스(724)가 로우 논리 레벨로 천이할 때, 제1 점화 그룹 프리차지 데이터 신호(1P)(734)가 제1 점화 그룹(FG1) 내의 프리차지형 점화 셀(160)에 래치된다. 제1 점화 그룹 프리차지 데이터 신호(1P)(732)는 하이 전압 펄스(724)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
행 서브그룹을 선택하기 위해 주소 신호가 제공되고, 신호(S1)(702)는 제1 점화 그룹(FG1)의 선택 신호 및 제2 점화 그룹(FG2)의 프리차지 신호 내에 하이전압 펄스(736)를 제공한다. 하이 전압 펄스(736)는 제1 점화 그룹(FG1)의 프리차지형 점화 셀(160) 내의 선택 트랜지스터(130) 및 프리차지형 점화 셀(180) 내의 선택 트랜지스터(130)를 턴온시킨다. 주소 지정된 행 서브그룹에서, 저장 노드 커패시턴스(126)는 래치된 제1 점화 그룹 데이터(FG1C(712) 및 FG1P(714))가 하이인 경우 방전되거나, 래치된 제1 점화 그룹 데이터(FG1C(712) 및 FG1P(714))가 로우인 경우에 충전된 채로 있다. 주소 지정되지 않은 행 서브그룹에서, 저장 노드 커패시턴스(126)는 래치된 제1 점화 그룹 데이터(FG1C(712) 및 FG1P(714))의 전압 레벨에 상관없이 방전된다. 주소 지정된 행 서브그룹 내의 도통 중인 구동 스위치(172)에 결합된 점화 저항기(52)에 전력을 공급하기 위해 제1 점화 그룹 점화 신호 내에 에너지 펄스가 제공된다.
하이 전압 펄스(736)의 제1 절반 동안에, 제2 데이터 클럭 신호(DCLK2)(708)는 하이 전압 펄스(738)를 제공한다. 데이터 신호(~D1-~Dn)(710)는 제2 점화 그룹 클럭드 데이터 신호(2C)(740)를 포함하고, 이 신호(2C)(740)는 제2 점화 그룹(FG2)의 프리차지 라인에 결합된 프리차지 패스 트랜지스터(186) 및 제2 점화 그룹(FG2) 내의 제2 데이터 클럭에 결합된 클럭드 데이터 래치 트랜지스터(184)를 통해 전달되어, 래치된 제2 점화 그룹 클럭드 데이터 신호(FG2C)(716) 내의 제2 점화 그룹 클럭드 데이터 신호(2C)(742)를 제공한다. 하이 전압 펄스(738)가 로우 논리 레벨로 천이할 때, 제2 점화 그룹 클럭드 데이터 신호(2C)(742)가 래치된다. 제2 점화 그룹 클럭드 데이터 신호(2C)(740)는 하이 전압 펄스(738)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
하이 전압 펄스(736)의 제2 절반 동안에, 데이터 신호(~D1-~Dn)(710)는 제2 점화 그룹 프리차지 데이터 신호(2P)(744)를 포함한다. 제2 점화 그룹 프리차지 데이터 신호(2P)(744)는 제2 점화 그룹(FG2)의 프리차지 라인에 결합되어 있는 데이터 래치 트랜지스터(162)를 통해 전달되어, 래치된 제2 점화 그룹 프리차지 데이터 신호(FG2P)(718) 내의 제2 점화 그룹 프리차지 데이터 신호(2P)(746)를 제공한다. 하이 전압 펄스(736)가 로우 논리 레벨로 천이할 때, 제2 점화 그룹 프리차지 데이터 신호(2P)(746)가 제2 점화 그룹(FG2) 내의 프리차지형 점화 셀(160)에 래치된다. 제2 점화 그룹 프리차지 데이터 신호(2P)(744)는 하이 전압 펄스(736)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
행 서브그룹을 선택하기 위해 주소 신호가 제공되고, 신호(S2)(704)는 제2 점화 그룹(FG2)의 선택 신호 및 제3 점화 그룹(FG3)의 프리차지 신호 내에 하이 전압 펄스(748)을 제공한다. 하이 전압 펄스(748)는 제2 점화 그룹(FG2)의 프리차지형 점화 셀(160) 내의 선택 트랜지스터(130) 및 프리차지형 점화 셀(180) 내의 선택 트랜지스터(130)를 턴온시킨다. 주소 지정된 행 서브그룹에서, 저장 노드 커패시턴스(126)는 래치된 제2 점화 그룹 데이터(FG2C(716) 및 FG2P(718))가 하이인 경우 방전되거나, 래치된 제2 점화 그룹 데이터(FG2C(716) 및 FG2P(718))가 로우인 경우 충전된 채로 있다. 주소 지정되지 않은 행 서브그룹에서, 저장 노드 커패시턴스(126)는 래치된 제2 점화 그룹 데이터(FG2C(716) 및 FG2P(718))의 전압 레벨에 상관없이 방전된다. 주소 지정된 행 서브그룹 내의 도통 중인 구동 스위치(172)에 결합된 점화 저항기(52)에 전력을 공급하기 위해 제1 점화 그룹 점화 신호 내에 에너지 펄스가 제공된다.
하이 전압 펄스(748)의 제1 절반 동안에, 제1 데이터 클럭 신호(DCLK1)(706)는 하이 전압 펄스(750)를 제공한다. 이것은 제1 점화 그룹(FG1) 내의 클럭드 데이터 래치 트랜지스터(184)를 포함하여 홀수번째 점화 그룹 내의 클럭드 데이터 래치 트랜지스터(184)를 턴온시킨다. 제1 점화 그룹(FG1) 내의 클럭드 데이터 래치 트랜지스터(184)가 턴온될 때, 래치된 제1 점화 그룹 클럭드 데이터 신호(FG1C)(712) 내의 데이터가 불확정(752)으로 된다.
데이터 신호(~D1-~Dn)(710)는 제3 점화 그룹 클럭드 데이터 신호(3C)(754)를 포함하고, 이 신호(3C)(754)는 제3 점화 그룹(FG3)의 프리차지 라인에 결합된 프리차지 패스 트랜지스터(186) 및 제3 점화 그룹(FG3) 내의 제1 데이터 클럭에 결합된 클럭드 데이터 래치 트랜지스터(184)를 통해 전달되어, 래치된 제3 점화 그룹 클럭드 데이터 신호(FG3C)(720) 내의 제3 점화 그룹 클럭드 데이터 신호(3C)(756)를 제공한다. 하이 전압 펄스(750)가 로우 논리 레벨로 천이할 때, 제3 점화 그룹 클럭드 데이터 신호(3C)(756)가 래치된다. 제3 점화 그룹 클럭드 데이터 신호(3C)(754)는 하이 전압 펄스(750)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
하이 전압 펄스(748)의 제2 절반 동안에, 데이터 신호(~D1-~Dn)(710)는 제3 점화 그룹 프리차지 데이터 신호(3P)(758)를 포함한다. 제3 점화 그룹 프리차지 데이터 신호(3P)(758)는 제3 점화 그룹(FG3)의 프리차지 라인에 결합되어 있는 데이터 래치 트랜지스터(162)를 통해 전달되어, 래치된 제3 점화 그룹 프리차지 데이터 신호(FG3P)(722) 내의 제3 점화 그룹 프리차지 데이터 신호(3P)(760)를 제공한다. 하이 전압 펄스(748)가 로우 논리 레벨로 천이할 때, 제3 점화 그룹 프리차지 데이터 신호(3P)(760)가 제3 점화 그룹(FG3) 내의 프리차지형 점화 셀(160)에 래치된다. 제3 점화 그룹 프리차지 데이터 신호(3P)(758)는 하이 전압 펄스(748)가 트랜지스터 문턱값 이하로 천이한 이후까지 보유되어야만 한다.
신호(S3)(도시 생략) 내의 하이 전압 펄스의 제1 절반 동안에, 제2 데이터 클럭 신호(DCLK2)(708)는 하이 전압 펄스(762로 나타냄)를 제공한다. 이것은, 제2 점화 그룹(FG2) 내의 클럭드 데이터 래치 트랜지스터(184)를 포함하여, 짝수번째 점화 그룹 내의 클럭드 데이터 래치 트랜지스터(184)를 턴온시킨다. 제2 점화 그룹(FG2) 내의 클럭드 데이터 래치 트랜지스터(184)가 턴온될 때, 래치된 제2 점화 그룹 클럭드 데이터 신호(FG2C)(716) 내의 데이터가 불확정(764)으로 된다. 이 프로세스는 신호(Sn-1)를 프리차지 신호로서 수신하고 신호(Sn)를 선택 신호로서 수신하는 점화 그룹(FGn)까지 계속된다. 이 프로세스는 제1 점화 그룹(FG1)부터 시작하여 유체의 분사가 완료될 때까지 반복된다.
특정의 실시예들이 본 명세서에 예시되고 설명되어 있지만, 당업자라면 각종의 대안의 및/또는 등가의 구현예들이 본 발명의 범위를 벗어나지 않고 도시되고 설명된 특정의 실시예를 대체할 수 있다는 것을 잘 알 것이다. 본 출원은 본 명세서에 설명된 특정의 실시예들의 임의의 개조 또는 변형을 포함하는 것으로 보아야 한다. 따라서, 본 발명은 청구항 및 그의 등가물에 의해서만 제한되는 것을 보아야 한다.

Claims (10)

  1. 유체 분사 장치(22/40)로서,
    제1 에너지 펄스들을 포함하는 제1 에너지 신호를 전도하도록 구성된 제1 점화 라인(110a-110n/214a-214f);
    제2 에너지 펄스들을 포함하는 제2 에너지 신호를 전도하도록 구성된 제2 점화 라인(110a-110n/214a-214f);
    이미지를 표현하는 데이터 신호들을 전도하도록 구성된 데이터 라인들(108a-108m/208a-208h);
    적어도 하나의 클럭 신호에 기초하여 상기 데이터 신호들을 래치하여 래치된 데이터 신호들을 제공하도록 구성된 래치 회로(152,404/162/184,186);
    상기 제1 에너지 신호에 응답하여 상기 래치된 데이터 신호들에 기초해 유체를 분사하도록 구성된 제1 액적 발생기들(60); 및
    상기 제2 에너지 신호에 응답하여 상기 래치된 데이터 신호들에 기초해 유체를 분사하도록 구성된 제2 액적 발생기들(60)
    을 포함하는 유체 분사 장치.
  2. 제1항에 있어서, 상기 제1 에너지 펄스들 중 하나는 시작 시간 및 종료 시간을 포함하고, 상기 제2 에너지 펄스들 중 하나는 상기 시작 시간과 상기 종료 시간 사이에 시작되는 유체 분사 장치.
  3. 제1항에 있어서, 상기 제1 점화 라인은 상기 제2 점화 라인과 전기적으로 절연되어 있는 유체 분사 장치.
  4. 유체 분사 장치(22/40)로서,
    에너지 펄스들을 포함하는 에너지 신호를 전도하도록 구성된 점화 라인(124); 및
    복수의 점화 셀
    을 포함하며,
    상기 복수의 점화 셀 내의 각각의 점화 셀(150/160/180)은,
    점화 저항기(52);
    상기 점화 저항기가 상기 에너지 신호에 응답할 수 있게 하도록 구성된 구동 스위치(172);
    이미지를 표현하는 데이터 신호들을 수신하고 상기 데이터 신호들을 래치하여 래치된 데이터 신호들을 제공하도록 구성된 제1 데이터 스위치(152/162/184); 및
    상기 래치된 데이터 신호들을 수신하고, 상기 점화 저항기가 상기 에너지 신호에 응답하여 상기 래치된 데이터 신호들에 기초해 분사될 유체를 가열할 수 있게 하기 위해 상기 구동 스위치를 제어하도록 구성되어 있는 제2 데이터 스위치(136)
    를 포함하는 유체 분사 장치.
  5. 제4항에 있어서,
    데이터 라인 데이터 신호들을 전도하도록 구성된 데이터 라인(422); 및
    상기 데이터 라인 데이터 신호들을 수신하고 상기 데이터 라인 데이터 신호를 래치하여 클럭드 데이터 신호들을 제공하도록 구성된 제3 데이터 스위치(418a-418n)
    를 포함하고,
    상기 복수의 점화 셀 내의 각각의 점화 셀은 상기 제1 데이터 스위치에 의해 수신되는 데이터 신호들로서 상기 데이터 라인 데이터 신호들 및 상기 클럭드 데이터 신호들 중 하나를 수신하며, 상기 복수의 점화 셀의 제1 부분은 상기 제1 데이터 스위치에서의 데이터 신호들로서 상기 데이터 라인 데이터 신호들을 수신하고, 상기 복수의 점화 셀의 제2 부분은 상기 제1 데이터 스위치에서의 데이터 신호들로서 상기 클럭드 데이터 신호들을 수신하는 유체 분사 장치.
  6. 제4항에 있어서, 상기 복수의 점화 셀은,
    상기 제1 데이터 스위치가 클럭 신호를 통해 상기 데이터 신호들을 래치하도록 구성되어 있는 제1 점화 셀 그룹; 및
    상기 제1 데이터 스위치가 프리차지 신호를 통해 상기 데이터 신호들을 래치하도록 구성되어 있는 제2 점화 셀 그룹
    을 포함하는 유체 분사 장치.
  7. 제6항에 있어서, 상기 제1 점화 셀 그룹 내의 각각의 점화 셀들은,
    상기 프리차지 신호에 기초하여 상기 데이터 신호들을 상기 제1 데이터 스위치로 전달하도록 구성되어 있는 제3 데이터 스위치(186)를 포함하는 유체 분사 장치.
  8. 유체 분사 장치(22/40)를 동작시키는 방법으로서,
    제1 점화 라인(110a-110n/214a-214f)을 통해 제1 에너지 펄스들을 포함하는 제1 에너지 신호를 전도하는 단계;
    제2 점화 라인(110a-110n/214a-214f)을 통해 제2 에너지 펄스들을 포함하는 제2 에너지 신호를 전도하는 단계;
    데이터 라인들(108a-108m/208a-208h)을 통해 이미지를 표현하는 데이터 신호들을 전도하는 단계;
    래치된 데이터 신호들을 제공하기 위해 적어도 하나의 클럭 신호에 기초하여 상기 데이터 신호들을 래치하는 단계;
    상기 제1 에너지 신호에 응답하여 상기 래치된 데이터 신호들에 기초해 유체를 분사하는 단계; 및
    상기 제2 에너지 신호에 응답하여 상기 래치된 데이터 신호들에 기초해 유체를 분산하는 단계
    를 포함하는, 유체 분사 장치를 동작시키는 방법.
  9. 제8항에 있어서, 상기 데이터 신호들을 래치하는 단계는,
    제1 클럭드 데이터 신호들을 제공하기 위해 제1 클럭 신호를 통해 상기 데이터 신호들을 래치하는 단계; 및
    상기 래치된 데이터 신호들을 제공하기 위해 펄스형 전하 제어 신호들을 통해 상기 데이터 신호들 및 상기 제1 클럭드 데이터 신호들을 래치하는 단계
    를 포함하는, 유체 분사 장치를 동작시키는 방법.
  10. 제8항에 있어서, 상기 펄스형 전하 제어 신호들에 기초하여 패스 스위치(pass switch)(186)를 통해 상기 데이터 신호들을 전달하는 단계를 포함하는, 유체 분사 장치를 동작시키는 방법.
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