KR20090077901A - 리세스 칼라 필터 어레이를 갖는 이미저 및 그 형성 방법 - Google Patents
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Abstract
에치 스톱으로서 패터닝된 금속을 사용하는 리세스 칼라 필터와 그 형성 방법이 제공된다. 일 실시예에서, 적어도 하나의 금속 에치 스톱이 반도체 절연층에 금속 인터커넥트 소자의 하나 이상의 층의 형성과 동일한 시간으로 형성됨으로써, 필요한 처리 단계 수를 줄이고 비용을 줄인다. 에치 스톱은 다른 금속 소자가 존재하는 임의의 층에 형성될 수 있다.
Description
본 발명의 실시예는 반도체 장치와 그 장치를 만드는 방법에 관한 것이다.
촬상 어레이가 점점 더 작은 애플리케이션에서 사용되면서, 촬상 어레이의 스택 높이를 감소시킬 필요가 생기고, 리세스 어레이의 사용을 요구하다, 즉, 칼라 필터와 렌즈 소자가 몇몇 경우에 스택의 원하는 상한을 넘는 것을 방지하기 위해 기판에 픽셀 어레이가 리세스된다. 리세스 어레이는 어레이를 정확하게 형성하기 위해 에치 스톱(etch stop)을 사용하는 것을 일반적으로 요구한다.
도 1A 및 1B는 종래의 에치 스톱(105)이 형성된 종래 기술의 이미저(100)의 간단화된 부분 단면도를 나타낸다. 이미저(100)는 픽셀(102)의 어레이를 지지하는 기판(101) 및 복수의 개별 유전층을 포함하는 유전층(103)(예를 들면, 산화물)을 포함하는 유전층은, 관련 회로(비도시)에 접속하기 위한 관련 금속 인터커넥트(104)와, 실리콘 질화물(Si3N4)과 같은 질화물로 일반적으로 형성된 에치 스톱(105)을 지지한다. 다른 물질로 형성되기 때문에 인터커넥트(104) 및 에치 스톱(105)의 형성은 개별 처리 단계들을 요구하여, 제조 비용을 증가시킨다.
도 1B는 복수의 리세스 또는 웰(110)의 형성을 나타내며, 각각은 주지의 기술을 사용하여 에치 스톱(105)을 통해, 픽셀(102)에 대응한다. 에치 스톱(105)이 각 웰(110)의 형성을 멈추게 하고, 다른 주지의 처리는 각 웰(110)의 바닥에서 에치 스톱 물질을 제거한다. 도 1C는 각 웰(110)에서 칼라 필터(109)의 제조 및 각 칼라 필터 어레이(109) 위의 렌즈(108)의 배치를 나타낸다.
종래의 에치 스톱(105)을 사용할 때 커다란 단점은, 이미저(100)의 다른 구조를 형성하는 것과 별개의 과정으로서 에치 스톱(105)과 웰(110)을 형성하는 것을 포함하여, 추가의 처리 단계들이 있는 것이다. 추가의 처리 단계에 추가하여, 종래의 질화물 에치 스톱은 예를 들면 효율적인 얼로잉(alloying)을 방해하여, 결점이 있는 트랜지스터의 어닐링을 초래할 수 있는 등의 몇몇 다른 단점을 가진다.
따라서, 반도체 이미저 장치의 제조를 간단화하는 개선된 에치 스톱 물질 및 처리에 대한 필요가 있다.
도 1A는 종래의 에치 스톱을 사용하는 이미저의 단면도이다.
도 1B는 제조의 다음 단계에 있는 도 1A의 반도체 장치의 단면도이다.
도 1C는 제조의 다음 단계에 있는 도 1B의 반도체 장치의 단면도이다.
도 2A는 본 발명의 실시예에 따라서 금속 에치 스톱을 사용하는 이미저의 단면도이다.
도 2B는 제조의 다음 단계에 있는 도 2A의 반도체 장치의 단면도이다.
도 2C는 제조의 다음 단계에 있는 도 2B의 반도체 장치의 단면도이다.
도 3A는 본 발명의 다른 실시예에 따라서 금속 에치 스톱을 사용하는 이미저의 단면도이다.
도 3B는 제조의 다음 단계에 있는 도 3A의 반도체 장치의 단면도이다.
도 3C는 제조의 다음 단계에 있는 도 3B의 반도체 장치의 단면도이다.
도 4A는 본 발명의 다른 실시예에 따라서 금속 에치 스톱을 사용하는 이미저의 단면도이다.
도 4B는 제조의 다음 단계에 있는 도 4A의 반도체 장치의 단면도이다.
도 4C는 제조의 다음 단계에 있는 도 4B의 반도체 장치의 단면도이다.
도 4D는 제조의 다른 다음 단계에 있는 도 4B의 반도체 장치의 단면도이다.
도 4E는 제조의 다음 단계에 있는 도 4D의 반도체 장치의 단면도이다.
도 5A는 본 발명의 다른 실시예에 따라서 금속 에치 스톱을 사용하는 이미저의 단면도이다.
도 5B는 제조의 다음 단계에 있는 도 5A의 반도체 장치의 단면도이다.
도 5C는 제조의 다음 단계에 있는 도 5B의 반도체 장치의 단면도이다.
도 5D는 제조의 다른 다음 단계에 있는 도 5B의 반도체 장치의 단면도이다.
도 5E는 제조의 다음 단계에 있는 도 5D의 반도체 장치의 단면도이다.
도 6A는 본 발명의 다른 실시예에 따라서 금속 에치 스톱을 사용하는 이미저의 단면도이다.
도 6B는 제조의 다음 단계에 있는 도 6A의 반도체 장치의 단면도이다.
도 6C는 제조의 다음 단계에 있는 도 6B의 반도체 장치의 단면도이다.
도 7A는 본 발명의 다른 실시예에 따라서 금속 에치 스톱을 사용하는 이미저의 단면도이다.
도 7B는 제조의 다음 단계에 있는 도 7A의 반도체 장치의 단면도이다.
도 7C는 제조의 다음 단계에 있는 도 7B의 반도체 장치의 단면도이다.
도 8은 본 발명의 실시예에 따라서 금속 에치 스톱을 사용하는 이미저의 단면도이다.
도 9는 본 발명의 실시예에 따라서 금속 에치 스톱을 사용하는 이미저를 갖는 컴퓨터 시스템을 도시한다.
다음 상세한 설명에서, 본 발명이 실용될 수 있는 각종 특정 실시예를 참조한다. 이들 실시예들은 본 기술에서 숙련된 자가 실시할 수 있도록 충분히 상세하게 서술되고, 다른 실시예들이 사용될 수 있는 것을 이해되며, 구조적 및 전기적인 변경이 행해질 수 있다.
다음의 설명에서 사용되는 용어 "기판"은 반도체 표면을 갖는 임의의 반도체 기반 구조를 포함할 수 있다. 이 용어는 실리콘, 실리콘-온-인슐레이터(SOI), 실리콘 -온-사파이어(SOS), 도핑 및 비도핑된 반도체, 베이스 반도체 기반에 의해 지지되는 실리콘의 에피택셜층, 및 다른 반도체 구조를 포함하는 것으로 이해되어야 한다. 반도체는 실리콘 기반일 필요는 없다. 반도체는 실리콘-게르마늄, 게르마늄 또는 갈륨 비소 또는 다른 반도체 물질일 수 있다. 다음의 설명에서 "기판"을 참조할 때, 베이스 반도체 또는 기반에서 영역 또는 접합을 형성하기 위해 이전 처리 단계들이 활용되었을 수 있다.
여기서 설명하는 실시예들은 에치 스톱으로서 패터닝된 금속층을 사용하는 리세스 칼라 필터 어레이 및 이를 형성하는 방법을 제공한다. 이 실시예에서, 적어도 하나의 금속 에치 스톱이 차광 소자 또는 금속 인터커넥트 소자의 하나 이상의 층의 형성과 동시에 반도체 유전층에 형성됨으로써, 필요한 처리 단계들의 수 및 비용을 감소시킨다. 에치 스톱은 다른 금속 소자가 존재하는 임의의 층에 형성될 수 있다. 대부분 실시예에서, 금속 에치 스톱은 최종 생산품에서 금속 인터커넥트 또는 차광 소자와 접촉하지 않는다. 그러나, 원하면, 금속 에치 스톱 또는 그 일부가 관련 금속 인터커넥트 또는 차광 소자에 접속될 수 있다.
도면을 참조하면, 동일한 소자는 동일한 도면 부호로 표시되고, 도 2A~2C는 본 발명의 실시예에 따라서 리세스 칼라 필터 어레이의 형성을 도시한다. 이미저(200)는 픽셀(202)의 어레이를 포함하는 기판(201), 및 복수의 개별 유전층 및 관련 회로(비도시)와 접속하는 관련 금속층 형성 금속 인터커넥트(204) 및 에치 스톱(205)을 포함하는 유전층(203)을 포함한다. 이 실시예에서, 에치 스톱(205)은 인터커넥트(204)와 동일한 금속 물질의 패터닝된 금속으로 형성되며, 금속 인터커넥트(204)의 최상층(204A)과 동시에 형성된다.
도 2B 및 2C에 나타낸 것같이, 복수의 웰(210)이 에치 스톱(205)을 통과하여 형성된다. 주지의 제1 에칭 처리에서는, 웰(210)의 형성을 처음에 정지시키는 에치 스톱(205)의 상부면까지 유전층(203)을 통과하여 웰의 일부를 형성한다. 다른 주지의 제2 에칭 처리에서는, 금속 에치 스톱 물질(205)을 제거하므로 웰(210)의 바닥 이 유전층(203)의 상부면 위에 멈춘다. 이 결과를 얻기 위해 선택적인 금속 드라이 에칭이 사용될 수 있다. 칼라 필터(209) 및 렌즈(208)가 각 웰(210)에 배치된다. 웰(210)은 임의의 주지의 반도체 에칭 기술에 의해 형성될 수 있다.
도시의 실시예에서, 이미저(200)의 서로 다른 레벨에서 4층의 금속 인터커넥트(204)가 있다. 금속 에치 스톱(205)이 이들 레벨중 하나 이상에서, 각각의 금속 인터커넥트층이 형성됨과 동시에 형성될 수 있다. 도시된 실시예에서는, 에치 스톱(205)이 4번째, 최상의 금속 인터커넥트층에 형성된다. 이 실시예 및 다른 후속의 실시예에서, 단순하게 하기 위해, 이미저의 단면은 하나의 수평 방향으로 3개의 리세스를 포함하지만, 그 수는 원하는 이미저 배열에 의거해서 더 많거나 또는 더 작을 수 있다. 일반적으로, 하나의 리세스는 각 픽셀에 대응하고, 집광을 최대화하기 위해 픽셀 위에 직접 형성된다.
도 3A-3C는 다른 실시예에 따르는 리세스 칼라 필터 어레이의 형성을 도시한다. 이미저(300)는 픽셀(302)의 어레이를 포함하는 기판(301), 유전층(303), 관련 회로와 접속하는 금속 인터커넥트(304) 및 에치 스톱(305)을 포함한다. 이 실시예에서, 에치 스톱(305)은 인터커넥트(304)를 포함하는 최하층(304A)과 동시에 형성된다.
도 3B 및 3C에 도시된 것같이, 복수의 웰(310)이 에치 스톱(305)을 통과해 형성되어, 각 에치 스톱(305)에서 멈추고, 칼라 필터(309) 및 렌즈(308)가 주지의 기술을 사용하여 웰에 형성된다. 이 실시예에서, 금속 에치 스톱(305)이 인터커넥트(304)의 제1 바닥층(304A)에 형성된다.
도 4A-4C는 본 발명의 다른 실시예에 따르는 리세스 칼라 필터 어레이(409)의 형성을 도시한다. 이미저(400)는 픽셀(402) 어레이를 포함하는 기판(401), 및 관련 회로와 접속하기 위한 금속 인터커넥트(404)와 제1 바닥층에 있는 에치 스톱을 포함하는 유전층(403)을 포함한다. 복수의 웰(410)이 에치 스톱(제1 바닥층(404A)에 형성됨, 상기 도 3B 참조)을 통해 형성되고, 금속층(406)이 웰(410)의 내면 위에 퇴적된다.
도 4B에 도시된 것같이, 각각의 웰(410)의 바닥에서 금속층(406)의 바닥면이 제거된다. 도 4C에 도시된 것같이, 칼라 필터(409)와 렌즈(408)가 각 웰(410)에 퇴적된다. 이 실시예에서, 렌즈(408)는 생략될 수 있다. 금속층(406)은 입사광으로부터 유전층(403)을 차폐하고, 산화층(403)에 의한 광의 흡수를 방지하고, 각각의 픽셀(402)을 향해 광을 반사시킨다.
도 4D~4E에 도시된 다른 실시예에서, 칼라 필터(409)의 퇴적전에 유전층(403)과는 다른 굴절률을 갖는 투명 절연체(420)가 웰에 퇴적될 수 있다. 이 실시예에서, 렌즈(408)는 주위의 금속층(406)의 일부와 웰(410)을 덮을 수 있다.
도 5A~5C는 본 발명의 다른 실시예에 따라서 리세스 칼라 필터 어레이(509)의 형성을 도시한다. 이미저(500)는 픽셀(502) 어레이를 포함하는 기판(501), 및 관련 회로와 접속하기 위한 금속 인터커넥트(504)와 4개 모두의 금속 인터커넥트층(504)에 형성된 복수의 에치 스톱을 포함하는 유전층(503)을 포함한다. 도 5B에 도시된 것같이, 복수의 웰(510)이 에치 스톱(505)을 통과해 형성되고, 도 5C에 도시된 것같이, 칼라 필터(509)와 렌즈(508)가 각 웰(510)에 퇴적된다.
도 5D~5E에 도시된 다른 실시예에서, 칼라 필터(509)의 퇴적전에 유전층(503)과는 다른 굴절률을 갖는 투명 절연체(520)가 웰에 퇴적될 수 있다. 이 실시예에서, 렌즈(508)는 주위의 금속층(506)의 일부와 웰(510)을 덮을 수 있다.
도 6A ~ 6C는 본 발명의 다른 실시예에 따라서 리세스 칼라 필터 어레이(609)의 형성을 도시한다. 도 5A ~ 5C의 실시예와 유사하게, 이미저(600)는 픽셀(602)의 어레이를 포함하는 기판(601), 및 관련 회로에 대한 금속 인터커넥트(604)와 4개 모두의 금속 인터커넥트층(604)에 형성된 복수의 에치 스톱(605)을 포함하는 유전층(603)을 포함한다.
또한, 금속 벽(606)이 각 에치 스톱(605) 사이에 수직으로 형성된다. 도 6B에 도시된 것같이, 각 웰(610)이 에치 스톱(605)을 통해 형성될 때, 금속 벽(606)은 그것이 없었더라면 각 웰(610) 내의 유전층(603)의 노출된 부분이 없을 곳을 덮음으로써, 각각의 픽셀(602)을 향해 광을 반사하고, 유전층(603)에 의한 광의 흡수를 방지한다. 도 6C에 나타낸 것같이, 칼라 필터 어레이(609)와 렌즈(608)가 각 웰(610)에 퇴적된다.
도 7A ~ 7C는 본 발명의 다른 실시예에 따라서 리세스 칼라 필터 어레이(709)의 형성을 도시한다. 도 3A ~ 3C의 실시예와 유사하게, 이미저(700)는 픽셀(702)의 어레이를 포함하는 기판(701), 및 관련 회로에 대한 금속 인터커넥트(704)와 제1 바닥 인터커넥트층(704)에 형성된 에치 스톱(705)을 포함하는 유전층(703)을 포함한다.
도 7B에 나타낸 것같이, 이 실시예에서, 단일 웰(710)이 에치 스톱(705)의 최상면의 깊이까지 형성된다. 그 후 표면은 마스킹되고 패터닝(비도시)되어, 복수의 리세스가 에치 스톱(705)내에 이것을 통과해 형성된다. 이 실시예에서, 마스크 재료(707)는 그대로 유지되지만, 리세스 형성 후에 제거될 수도 있다. 이 실시예에서, 이들 리세스는 정사각형 또는 사각형이지만, 임의의 원하는 형상 또는 구조일 수 있다. 리세스는 픽셀 어레이(702)의 개별 픽셀 또는 픽셀 군과 연관되어 있다.
도 7C에 도시된 것같이, 개별 칼라 필터 또는 칼라 필터 어레이(709)가 개별 리세스에 퇴적되며, 개별 렌즈(708)가 뒤따른다. 잔여의 에치 스톱 부분(705)은, 적절한 렌즈(708)와 칼라 필터(709)에 광을 반사함으로써 픽셀들(702) 사이에서 광 크로스톡(crosstalk)을 감소시킨다.
도 8은 상기 서술된 실시에의 조합중 하나에 따라서 구성된 CMOS 이미저(800)의 블록도이다. 촬상 장치(800)는 픽셀 어레이(802)를 포함하고, 도 2-7에 나타낸 실시예중 하나 또는 그 조합에 따라서 금속 에치 스톱을 사용한다. 픽셀 어레이(802)를 제어하는 단일 처리 회로가 픽셀 어레이(802)에 부착된다. 어레이(802)에서 각각의 로우의 픽셀 셀이 로우 선택 라인에 의해 모두 동시에 온(on)으로 되고, 각 칼럼의 픽셀 셀이 각각의 칼럼 선택 라인에 의해 선택적으로 출력된다. 복수의 로우 선택 라인 및 칼럼 선택 라인이 전체 어레이(802)에 제공된다. 로우 라인은 로우 어드레스 디코더(155)에 응답하여 로우 드라이버(145)에 의해 선택적으로 활성화된다. 칼럼 선택 라인은 칼럼 어드레스 디코더(170)에 응답하여 칼럼 드라이버(160)에 의해 선택적으로 활성화된다. 그래서, 로우 및 칼럼 어드레스가 각 픽셀 셀에 제공된다.
CMOS 이미저(800)는, 픽셀 판독을 위해 적절한 로우 및 칼럼 라인을 선택하기 위해 어드레스 디코더(155, 170)를 제어하는 타이밍 및 제어 회로(152)에 의해 동작된다. 로우 및 칼럼 드라이버 회로(145, 160)가 선택된 로우 및 칼럼 라인의 구동 트랜지스터에 구동 전압을 공급하도록 제어 회로(152)는 로우 및 칼럼 드라이버 회로(145, 160)를 또한 제어한다. 픽셀 리셋 신호(Vrst) 및 픽셀 화상 신호(Vsig)를 전형적으로 포함하는 픽셀 칼럼 신호가 칼럼 드라이버(160)에 출력 라인으로 출력되고, 샘플 및 홀드 회로(161)에 의해 판독된다. 픽셀 셀의 플로팅 확산 영역이 리셋된 직후 Vrst는 픽셀 셀로부터 판독된다. Vsig는 통합 기간 동안 인가된 광에 응답하여 픽셀 셀의 감광소자에 의해 발생된 전하량을 나타낸다. 차동 신호(Vrst-Vsig)가 각각의 판독 픽셀 셀에 대해 차동 증폭기(162)에 의해 생성된다. 차동 신호는 아날로그-디지털 컨버터(175)(ADC)에 의해 디지털화된다. 아날로그-디지털 컨버터(175)는 디지털화된 픽셀 신호를 이미지 프로세서(180)에 출력하고, 이미지 프로세서(180)는 디지털 이미지를 형성하여 출력한다.
도 9는 본 발명의 실시예에 따라서 구성된 촬상 장치(800)를 포함하는 프로세서 시스템(1100)를 도시한다. 상기 설명한 것같이, 촬상 장치(800)는 픽셀 어레이(802)를 포함하고, 도 2~7에 나타낸 실시예들중 임의의 실시예 또는 그 조합에 따라서 금속 에치 스톱을 사용한다. 시스템(1100)은 이미지 센서 장치를 포함할 수 있는 디지털 회로를 갖는다. 제한없이, 이러한 시스템은 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비젼, 차량 네비게이션, 비디오폰, 감시(surveillance) 시스템, 자동 포커스 시스템, 별 추적기(star tracker) 시스템, 움직임 검출 시스템, 이미지 안정화 시스템 및 다른 이미지 감지 및/또는 처리 시스템을 포함할 수 있다.
시스템(1100), 예를 들면 카메라 시스템은, 버스(1104)를 통해 입출력(I/O) 장치(1106)와 통신하는 마이크로 프로세서 등의 중앙 처리 장치(CPU)(1102)를 일반적으로 포함한다. 프로세서 시스템(1100)은 또한 랜덤 액세스 메모리(RAM)(1110)를 포함하고, 버스(1104)를 통해 CPU(1102)와 통신하는 플래시 메모리 등의 이동형 메모리(1115)를 포함할 수 있다. 촬상 장치(800)는 CPU, 디지털 신호 처리기 또는 마이크로 프로세서 등의 프로세서와, 단일 집적 회로 위에 또는 프로세서 이외의 다른 칩 위에, 메모리 저장매체와 함께 또는 메모리 저장 매체 없이 결합될 수 있다.
상기 설명 및 도면은 본 발명의 실시예의 특징 및 장점을 이루는 실시예를 도시한 것으로만 고려되어야 한다. 본 실시예의 진의 및 범위를 벗어나지 않고, 특정 처리 조건 및 구조가 변경 및 대체될 수 있다. 따라서, 본 발명은 상기 설명 및 도면에 의해 제한되는 것이 아니라, 첨부된 청구범위에 의해서만 제한되는 것으로 고려된다.
Claims (13)
- 기판 및 유전층을 포함하는 반도체 구조를 형성하는 방법으로서,적어도 하나의 수평 패터닝된 금속층을 상기 유전층 위에 형성하는 단계를 포함하되,상기 금속층은, 고정된 어레이 영역 위에 위치하는 에치 스톱과, 전자 회로에 연결하기 위한 적어도 하나의 인터커넥트를 포함하는, 반도체 구조 형성방법.
- 청구항 1에 있어서,적어도 하나의 픽셀 위에서 상기 유전층에 수직벽을 갖는 웰을 형성하는 단계로서, 상기 웰은 상기 에치 스톱을 통해 연장되는, 단계; 및상기 반도체 구조의 수직 상한과 상기 적어도 하나의 픽셀 사이에서 광의 적어도 부분적인 투과를 허용하기 위해 상기 웰에 적어도 하나의 광학 소자를 형성하는 단계를 더 포함하는, 반도체 구조 형성방법.
- 청구항 2에 있어서,상기 적어도 하나의 광학 소자는 적어도 하나의 칼라 필터를 포함하는, 반도체 구조 형성방법.
- 청구항 2에 있어서,상기 웰의 상기 수직벽 위에 금속층을 형성하는 단계를 더 포함하는, 반도체 구조 형성방법.
- 청구항 2에 있어서,상기 유전층 내에 상기 에치 스톱과 접촉하여 적어도 하나의 수직 금속 프레임을 형성하는 단계를 더 포함하되, 상기 웰이 형성될 때 상기 금속 프레임이 상기 웰의 수직 벽을 형성하는, 반도체 구조 형성방법.
- 청구항 1에 있어서,수직 벽을 갖는 웰을 상기 유전층에 형성하는 단계;상기 에치 스톱을 통해 리세스의 어레이를 형성하는 단계;및각각의 상기 리세스에 적어도 하나의 광학 소자를 형성하는 단계를 더 포함하는, 반도체 구조 형성방법.
- 반도체 기판; 및상기 기판 위에 형성된 유전층을 포함하되, 상기 유전층은 회로에 대한 적어도 하나의 인터커넥트, 및 에치 스톱을 포함하는 적어도 하나의 패터닝된 금속 층을 포함하는, 반도체 장치.
- 청구항 7에 있어서,상기 유전층에 수직 벽을 갖고, 상기 에치 스톱을 통해 연장하는 웰; 및상기 반도체 구조의 수직 상한과 픽셀 어레이 사이에서 광의 적어도 부분 투과를 위해 상기 웰에 배치된 적어도 하나의 광학 소자를 더 포함하는, 반도체 장치.
- 청구항 8에 있어서,상기 적어도 하나의 광학 소자는 적어도 하나의 칼라 필터를 포함하는, 반도체 장치.
- 청구항 8에 있어서,상기 웰의 상기 수직 벽 위에 형성된 금속층을 더 포함하는, 반도체 장치.
- 청구항 8에 있어서,상기 수직 벽은, 상기 유전층 내에 상기 에치 스톱과 접촉하는 적어도 하나의 수직 금속 프레임을 포함하는, 반도체 장치.
- 청구항 7에 있어서,상기 유전층에 수직 벽을 갖는 웰;상기 에치 스톱에서의 리세스 어레이; 및상기 반도체 구조의 수직 상한과 픽셀 어레이 사이에서 광의 적어도 부분 투 과를 위해 상기 각각의 리세스에서의 적어도 하나의 광학 소자를 포함하는, 반도체 장치.
- 기판 및 유전층을 포함하는 반도체 구조를 형성하는 방법으로서,적어도 하나의 수평 패터닝된 금속층을 상기 유전층에 형성하는 단계로서, 상기 금속층은 고정된 어레이 영역 위에 위치하는 에치 스톱과, 전자 회로에 연결하기 위한 적어도 하나의 인터커넥트를 포함하는, 단계;수직 벽을 갖는 웰을 상기 유전층에 형성하는 단계로서, 상기 웰은 상기 에치 스톱을 통해 연장되는, 단계;상기 웰에 적어도 하나의 칼라필터를 포함하는 적어도 하나의 광학 소자를 형성하여, 상기 반도체 구조의 수직 상한과 픽셀 어레이 사이에서 광의 적어도 부분적인 투과를 허용하는 단계; 및상기 유전층 내에 상기 에치 스톱과 접촉하여 적어도 하나의 수직 금속 프레임을 형성하는 단계로서, 상기 웰이 형성될 때 상기 금속 프레임이 상기 웰의 수직 벽을 형성하는, 단계를 포함하는, 반도체 구조 형성방법.
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