KR20090073406A - Method of fabricating semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE
반도체 소자의 집적화에 따라 반도체 소자의 소자 분리 특성을 향상시키기 위한 구조로써 얕은 트렌치 분리(Shallow Trench Isolation; 이하, STI) 구조가 이용되고 있다.A shallow trench isolation (STI) structure is used as a structure for improving device isolation characteristics of semiconductor devices with integration of semiconductor devices.
STI 구조는 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고, 그 트렌치에 산화막을 증착한 후에 불필요한 산화막 부분을 식각함으로써 완성된다.The STI structure is completed by forming a trench having a constant depth in the semiconductor substrate, and etching an unnecessary oxide film portion after depositing an oxide film in the trench.
상기한 STI 구조 중에서도 소자 분리 특성이 우수하고 그의 점유 면적이 작은 구조들이 고집적도 반도체 소자에 적용되고 있다. Among the STI structures described above, structures having excellent device isolation characteristics and a small occupying area have been applied to highly integrated semiconductor devices.
한편, 반도체 소자의 크기가 점차적으로 소형화됨에 따라, 그 반도체 소자의 성능에 미치는 STI 공정의 중요도도 높아지고 있다.On the other hand, as the size of a semiconductor device is gradually miniaturized, the importance of the STI process on the performance of the semiconductor device is also increasing.
STI 구조를 형성하기 위한 STI 공정에서 가장 중요시 여기는 점은 STI 형성을 위한 트렌치의 상부모서리(Top corner)가 날카롭게 형성되지 않도록 해야 한다는 것이다.The most important aspect of the STI process for forming the STI structure is that the top corners of the trenches for forming the STI are not sharply formed.
만약 그 트렌치의 상부모서리가 날카롭게 형성되는 경우에는, 액티브 영역(Active Area)의 가장자리 부분에서 게이트 산화막이 얇아지게 하는 현상을 유발한다. If the upper edge of the trench is sharply formed, the gate oxide film is thinned at the edge of the active area.
도 1은 종래 기술에 따른 STI 구조의 반도체 소자를 나타낸 단면도이다.1 is a cross-sectional view illustrating a semiconductor device having an STI structure according to the prior art.
도 1을 참조하여 상세하면, STI 구조의 반도체 소자에서 트렌치에 산화막(SiO2)(2)이 채워진 후 상부모서리 부분(4)이 리세스되어 디보트(Divot)가 형성될 수 있다. 여기서, 상부모서리 부분(4)은 이후에 설명되는 액티브 영역의 가장자리에 해당하는 부분에 해당한다.Referring to FIG. 1, in a semiconductor device having an STI structure, an oxide film (SiO 2 ) 2 is filled in a trench, and an
그 산화막(2)의 디보트 부분에 의해 도 1에 도시된 바와 같이 액티브 영역의 가장자리에 해당하는 부분에서 트렌치의 상부모서리 부분(4)이 날카롭게 형성된다. 이때, 상부에 게이트 산화막(gate oxide)(3)을 성장시킬 때, 상기 산화막(2)의 디보트 부분에서 게이트 산화막(3)의 엣지가 러프해지고(roughness) 얇아지는(thinning) 현상이 발생한다. By the devoted portion of the
그 결과, 러프해지거나 얇아진 게이트 산화막(3)의 엣지 부분에서 높은 전계를 발생하여도 2에 도시된 게이트 전압(gate voltage) 대비 드레인 전류(drain current) 변화를 나타낸 그래프에서 드레인 전류가 험프(hump)되는 다시 말해서, 바람직하지 못한 킹크(kink) 현상이 발생한다. As a result, even when a high electric field is generated at the edge portion of the roughened or thinned
또한, 후속 공정을 통해 게이트 스택(Gate stack)이 패터닝된 후에는 필드 산화막의 엣지에 트랩된 양전하(positive charge)에 의해 게이트 산화막의 질이 저 하되는 원인으로서도 작용한다.In addition, after the gate stack is patterned through a subsequent process, the gate stack also acts as a cause of deterioration of the quality of the gate oxide film due to positive charge trapped at the edge of the field oxide film.
STI 구조의 상부모서리 부분이 리세스되어 디보트가 발생하는 현상은 트렌치를 형성하기 위한 식각 후에 실시되는 종래의 라이너 산화공정(liner oxidation)이 충분하게 모서리 라운딩을 만들어주지 못하였기 때문이었다. 그에 따라, 트렌치에 산화물을 채운 후에 재산화공정(reoxidation)을 실시하는 경우가 일반적이었다. 그러나 그 재산화 공정으로 인하여 STI를 위한 트렌치에 채워진 산화물(SiO2)의 부피 확장됨으로써 P-N 접합 누설을 유발한다는 단점도 있었다.The reason that the upper edge portion of the STI structure is recessed to cause devoting is that conventional liner oxidation performed after etching to form a trench did not sufficiently produce corner rounding. Therefore, the reoxidation process was generally performed after filling trenches with oxides. However, the reoxidation process has the disadvantage of expanding the volume of oxide (SiO 2 ) filled in the trench for STI, causing PN junction leakage.
본 발명의 목적은 상기한 문제점을 해결하기 위해 안출한 것으로, STI의 트렌치 형성을 위한 식각 후 그에 따라 형성된 트렌치의 상부모서리 부분을 충분히 라운딩하여 STI 구조의 상부모서리 부분이 리세스되는 현상을 제거하도록 해주는 반도체 소자 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the above problem, and after etching for trench formation of STI, to sufficiently round the upper corner portion of the trench formed therein so as to eliminate the phenomenon of the upper edge portion of the STI structure being recessed. To provide a method for manufacturing a semiconductor device.
본 발명의 또다른 목적은, STI 구조의 트렌치 형성 시 라이너 산화공정의 전후에 트렌치의 모서리 라운딩을 극대화하기 위한 공정들을 추가하여 게이트 산화막의 엣지가 러프해지고(roughness) 얇아지는(thinning) 현상을 방지하도록 해주는 반도체 소자 제조 방법을 제공하는 데 있다.Another object of the present invention is to prevent roughening and thinning of the edges of the gate oxide layer by adding processes for maximizing the corner rounding of the trench before and after the liner oxidation process when forming the trench of the STI structure. The present invention provides a method for manufacturing a semiconductor device.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법의 특징 은, 반도체 기판 상의 액티브 영역이 형성될 부위에 마스크층을 형성하는 단계와, 상기 마스크층을 이용한 식각으로써 소자간 분리를 위한 트렌치를 형성하는 단계와. 상기 반도체 기판 전면에 대해 1차 어닐링을 실시하여 상기 트렌치 내에 라이너 산화막을 형성하는 단계와, 상기 라이너 산화막이 형성된 반도체 기판 전면에 대해 2차 어닐링을 실시하는 단계와, 상기 트렌치 내부를 절연막으로 매립하는 단계를 포함하여 이루어지는 것이다.A feature of the semiconductor device manufacturing method according to the present invention for achieving the above object is the step of forming a mask layer on the portion where the active region on the semiconductor substrate is to be formed, and trenches for isolation between devices by etching using the mask layer Forming a step. Performing a primary annealing on the entire surface of the semiconductor substrate to form a liner oxide film in the trench, performing a second annealing on the entire surface of the semiconductor substrate on which the liner oxide film is formed, and filling the inside of the trench with an insulating film. It comprises a step.
바람직하게, 상기 마스크층의 형성 이전에, 상기 반도체 기판 상에 제1 패드 산화막, 패드 질화막 및 제2 패드 산화막을 순차적으로 형성하는 단계를 더 포함한다. 여기서, 상기 패드 질화막에 대한 풀백(pull back)을 실시한 후에 상기 1차 어닐링을 실시한다. 또한, 상기 트렌치 내부의 매립 후에 상기 제2 패드 산화막을 제거하고, 상기 패드 질화막의 일부를 제거한다.The method may further include sequentially forming a first pad oxide film, a pad nitride film, and a second pad oxide film on the semiconductor substrate before forming the mask layer. Here, the primary annealing is performed after performing a pull back on the pad nitride film. The second pad oxide layer is removed after the buried inside the trench, and a part of the pad nitride layer is removed.
바람직하게, 상기 액티브 영역의 소자 형성 영역에 이온주입으로 웰과 채널을 형성하는 단계와, 상기 소자 형성 영역에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴의 주변에 살리사이드막을 형성하는 단계와, 상기 액티브 영역의 전면 상에 층간절연막을 형성하는 단계를 더 포함한다. 여기서, 상기 층간절연막은 SiOH를 4000 내지 6000Å의 두께로 증착하여 형성될 수 있다.Preferably, forming a well and a channel by ion implantation in the element formation region of the active region, forming a gate pattern in the element formation region, forming a salicide film around the gate pattern; The method may further include forming an interlayer insulating film on the entire surface of the active region. Here, the interlayer insulating film may be formed by depositing SiOH to a thickness of 4000 to 6000 kV.
본 발명에 따르면, STI 구조를 위한 트렌치 형성 후 라이너 산화공정에 전후하여 어닐링 공정을 추가함으로써 트렌치의 상부모서리 부분이 충분히 라운딩된다. 그에 따라, 트렌치에 산화물(SiO2)을 채운 후에도 STI 구조의 상부모서리 부분이 리세스되지 않기 때문에, 그 부분에서 디보트가 발생하지 않는다.According to the present invention, the upper edge portion of the trench is sufficiently rounded by adding an annealing process before and after the liner oxidation process after trench formation for the STI structure. Thus, since the upper corner portion of the STI structure is not recessed even after filling the trench with oxide (SiO 2 ), no devoting occurs in that portion.
결국, STI 구조의 트렌치 형성 시 라이너 산화공정의 전후에 트렌치의 모서리 라운딩을 극대화하기 위한 어닐링 공정들을 추가함으로써, 게이트 산화막의 엣지가 러프해지고(roughness) 얇아지는(thinning) 현상을 방지해 준다.As a result, annealing processes for maximizing the corner rounding of the trenches before and after the liner oxidation process in forming the trenches of the STI structure prevent roughening and thinning of the edges of the gate oxide layer.
또한, 러프해지거나 얇아진 게이트 산화막의 엣지 부분에서 발생하던 높은 전계도 제거됨으로써, 게이트 전압(gate voltage) 대비 드레인 전류(drain current)가 험프(hump)되는 다시 말해서, 바람직하지 못한 킹크(kink) 현상이 발생하지 않는다.In addition, the high electric field generated at the edge portion of the roughened or thinned gate oxide film is also removed, thereby causing a drain current to hump in relation to the gate voltage, that is, an undesirable kink phenomenon. This does not happen.
또한 본 발명에서는 층간절연막으로 SiOH를 증착함으로써, SiOH에 포함된 수소가 STI 구조의 상부모서리 부분에 축적되어 있는 포지티브 전하(positive charge) 즉, 댕글링(dangling charge)들을 보호하는 역할을 함으로써, 게이트 패턴을 형성하는 과정에서 증착되는 게이트 산화막의 무결성을 보장해준다.In addition, in the present invention, by depositing SiOH with an interlayer insulating film, the hydrogen contained in the SiOH serves to protect positive charges, that is, dangling charges accumulated in the upper edge portion of the STI structure. It ensures the integrity of the gate oxide deposited during the pattern formation.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.Hereinafter, with reference to the accompanying drawings illustrating the configuration and operation of the embodiment of the present invention, the configuration and operation of the present invention shown in the drawings and described by it will be described by at least one embodiment, By the technical spirit of the present invention described above and its core configuration and operation is not limited.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자 제조 방법의 바람직한 실시 예를 자세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the semiconductor device manufacturing method according to the present invention.
도 3a 내지 3c는 본 발명에 따른 반도체 소자 제조 절차를 나타낸 단면도이다.3A to 3C are cross-sectional views illustrating a semiconductor device manufacturing process according to the present invention.
도 3a에 도시된 바와 같이, 반도체 기판(10) 상의 액티브 영역이 형성될 부위에 마스크층(미도시)을 형성한다. 그리고, 그 마스크층을 이용한 식각을 진행하여 소자간 분리를 위한 트렌치(14a)를 형성한다.As shown in FIG. 3A, a mask layer (not shown) is formed at a portion where an active region on the
한편, 마스크층의 형성 이전에, 반도체 기판(10) 상에 제1 패드 산화막(11), 패드 질화막(12a) 및 제2 패드 산화막(13)을 순차적으로 형성한다.Meanwhile, before the mask layer is formed, the first
예로써, 산화물을 45Å 정도의 두께로 증착하여 제1 패드 산화막(11)을 형성하고, 제1 패드 산화막(11) 상에 SiN을 1000Å 정도의 두께로 증착하여 패드 질화막(12a)을 형성하고, 패드 질화막(12a) 상에 TEOS(Tetra Ethyl Ortho Silicate)를 증착하여 제2 패드 산화막(13)을 형성한다.For example, an oxide is deposited to a thickness of about 45 GPa to form a first
상기한 제1 패드 산화막(11), 패드 질화막(12a) 및 제2 패드 산화막(13)을 순차적으로 형성한 후에 마스크층을 이용한 반응성 이온 식각(RIE)을 진행하여 소자간 분리를 위한 트렌치(14a)를 형성한다.After sequentially forming the first
이후에, 도 3b에 도시된 바와 같이, 패드 질화막(12a)에 대한 풀백(pull back)을 실시한다. 풀백 시에는 H3PO4를 사용하며 약 150Å의 깊이로 풀백이 진행되 도록 한다. 상기한 풀백의 진행으로써, 트렌치(14a)에 산화물(SiO2)이 채워진 후 상부모서리 부분이 리세스되어 형성되는 디보트(Divot)가 누설 전류 발생의 원인으로 작용하는 것을 최소화한다.Thereafter, as shown in FIG. 3B, a pull back of the
상기 질화막에 대한 풀백 이후에 1차 어닐링을 실시한다. 그 1차 어닐링에 의해 트렌치(14a) 내에 라이너 산화막(15)을 형성한다. 1차 어닐링은 아르곤을 사용한 어닐링을 진행한다. The first annealing is performed after the pull back to the nitride film. The
상기 1차 어닐링에 의해 80Å 정도 두께의 라이너 산화막(15)이 트렌치(14a) 내부 측벽 및 저면에 성장된다.By the primary annealing, a
본 발명에서는 라이너 산화막(15)이 형성된 반도체 기판(10) 전면에 대해 2차 어닐링을 실시한다. 상기 2차 어닐링 조건은 상기 1차 어닐링 조건과 동일할 수 있다. 예로써, 상기 1차 및 2차 어닐링을 아르곤(Ar) 가스 분위기에서 진행한다.In the present invention, secondary annealing is performed on the entire surface of the
이어, 도 3c에 도시된 바와 같이, 트렌치(14a) 내부를 절연막으로 매립하여 STI(14c)를 형성한다.Subsequently, as shown in FIG. 3C, the inside of the
트렌치(14a) 내부의 매립 후에 제2 패드 산화막(13)을 제거하고, 또한 패드 질화막(12b)의 일부를 제거하여 보다 얇은 패드 질화막(12c)을 형성한다.After filling the
다음에는 도 4에 도시된 바와 같은 후속 공정을 진행한다. 도 4는 본 발명에 따른 반도체 소자의 일부 구조를 나타낸 단면도이다.Next, a subsequent process as shown in FIG. 4 is performed. 4 is a cross-sectional view showing a partial structure of a semiconductor device according to the present invention.
도 4에서 STI(140)가 형성된 후에, 액티브 영역의 소자 형성 영역에 이온주입으로 웰(Well)과 채널(channel)을 형성한다. 그리고 그 소자 형성 영역에는 게이 트 패턴을 형성한다.After the
이어, 게이트 패턴의 주변에 코발트 살리사이드막(150)을 형성하고 그 상부에 보호막(160)을 형성한다.Subsequently, a
마지막으로 소자 형성 영역의 전면 상에 층간절연막(170)을 형성한다. 그 층간절연막은 SiOH를 4000 내지 6000Å의 두께로 증착하여 형성된다. 그리고, 그의 증착 온도는 250℃로 한다.Finally, the
SiOH의 층간절연막(170)은 STI 구조의 상부모서리 부분에 축적되어 있는 양전하(positive charge)를 보호한다.The
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. While the preferred embodiments of the present invention have been described so far, those skilled in the art may implement the present invention in a modified form without departing from the essential characteristics of the present invention.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation, and the scope of the present invention is shown in the appended claims rather than the foregoing description, and all differences within the scope are equivalent to the present invention. Should be interpreted as being included in.
도 1은 종래 기술에 따른 STI 구조의 반도체 소자를 나타낸 단면도.1 is a cross-sectional view showing a semiconductor device of the STI structure according to the prior art.
도 2는 도 1의 STI 구조에서 게이트 산화막의 엣지가 얇아지는(thinning) 현상이 발생함에 따른 게이트 전압(gate voltage) 대비 드레인 전류(drain current) 변화를 나타낸 그래프.FIG. 2 is a graph illustrating a change in drain current versus a drain voltage as the edge of the gate oxide thinning in the STI structure of FIG. 1 occurs. FIG.
도 3a 내지 3c는 본 발명에 따른 반도체 소자 제조 절차를 나타낸 단면도.3A to 3C are cross-sectional views illustrating a semiconductor device manufacturing procedure in accordance with the present invention.
도 4는 본 발명에 따른 반도체 소자의 일부 구조를 나타낸 단면도.4 is a cross-sectional view showing a part of a structure of a semiconductor device according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 반도체 기판 11 : 제1 패드 산화막10
12a,12b,12c : 패드 질화막 13 : 제2 패드 산화막12a, 12b, 12c: pad nitride film 13: second pad oxide film
14a,14b : 트렌치 14c : 트렌치 절연막 14a, 14b:
15 : 라이너 산화막15: liner oxide film
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115084228A (en) * | 2022-06-27 | 2022-09-20 | 捷捷微电(上海)科技有限公司 | Manufacturing method of mixed type grid oxide film of SiC MOSFET |
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2007
- 2007-12-31 KR KR1020070141338A patent/KR20090073406A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115084228A (en) * | 2022-06-27 | 2022-09-20 | 捷捷微电(上海)科技有限公司 | Manufacturing method of mixed type grid oxide film of SiC MOSFET |
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