KR20090073258A

KR20090073258A - 다중속도 ｃｄｍａ 무선통신시스템의 역방향링크 상관필터

Info

Publication number: KR20090073258A
Application number: KR1020097011801A
Authority: KR
Inventors: 앤토인 제이. 로우팰; 존 이. 호프만; 조지 로드니 주니어 넬슨; 사미르 케이. 파텔; 제임스 에이. 주니어 프록터; 다니엘 엘 리레이
Original assignee: 아이피알 라이센싱, 인코포레이티드
Priority date: 2000-02-23
Filing date: 2001-02-23
Publication date: 2009-07-02
Also published as: WO2001063778A3; DE60138496D1; EP2088683A1; KR100972804B1; JP2004500768A; KR100983849B1; US7272169B2; CN1421072A; KR20080047626A; HK1052802B; WO2001063778A9; CN1227828C; DE60118715D1; EP1686697A3; KR20090005243A; KR20020086576A; EP1686697A2; EP1269646A2; EP1269646B1; US20050041726A1

Abstract

CDMA(code division multiple access)를 사용하는 무선시스템에 하나의 공통 상관필터(CF)가 제공된다. 상이한 데이터속도를 가진 복수의 채널이 무선시스템에 제공된다. 무선시스템에 제공된 채널에는 1단(기본 디스프레딩속도), 2단 및 3단 속도로 정보(예컨대, 파일러트 또는 데이터심볼, 또는 양자 모두)가 전송되는 접속채널, 유지채널 및 트래픽채널이 포함된다. 정보를 전송하는 데이터속도는 외부 프로그래머블 처리기 예를 들어, 디지털신호처리기(DSP)에 의하여 프로그래밍될 수 있다. 무선시스템의 채널에서 전송되고 있는 정보에는 PN(의사랜덤노이즈)와 같은 사용자별 코드가 적용된다. 그 정보는 임의의 데이터속도로 채널중 어느 하나에서 변조 및 전송된다. 전송된 정보는 상관필터코어에 대한 PN 코드(최초 코드, 왈시 코드)의 지연 버젼을 시간다중화함으로써 무선시스템의 상관필터(CF)에서 기본 디스프레딩속도(즉, 1단속도)로 상관된다. 그 후 상관된 정보는 역다중화 및 복조된다. 복조된 정보는 적절한 정수배의 1단속도로 합쳐져 2단 및 3단 속도를 성취한다. 최적의 정보 복구를 위하여 윈도우 또는 시간구간에서 1이상의 신호성분이 (수신된 파워, 신호대잡음비 또는 멀티패스폭에 관하여) 선택된다. 선택단계는 이미 프로그래밍된 타임 얼라인먼트에 따라 구현될 수도 있다. 또한 복조된 정보로부터의 출력은 순간다이버시티를 위해 제공되고 조합된다. 한 곳에 복수의 안테나 및 복수의 수신기를 제공하고 상기 시스템의 수신기의 복수의 안테나의 각각에 동일한 하나의 상관필터를 제공함으로써 공간다이버시티가 성취된다.

Description

다중속도 ＣＤＭＡ 무선통신시스템의 역방향링크 상관필터{REVERSE LINK CORRELATION FILTER IN MULTI RATE CDMA WIRELESS COMMUNICATION SYSTEMS}

본 발명은 코드분할 다중접속(CDMA) 통신시스템에 관한 것으로, 특히 그러한 CDMA 통신시스템내에 상관필터를 가진 수신기에 관한 것이다.

관련출원

본 출원은 2000년 2월 23일 출원된 REVERSE LINK CORRELATION FILTER IN WIRELESS COMMUNICATION SYSTEMS 라는 명칭의 U.S. 가특허출원 제 60/184,364호의 우선권을 주장한다. 또한, 출원계류중인 2000년 2월 3일 출원된 PILOT SYMBOL ASSISTED MODULATION AND DEMODULATION IN WIRELESS COMMUNICATION SYSTEMS 라는 명칭의 U.S. 특허출원 제 09/497,440호를 관련출원으로 한다.

공지된 CDMA(Code Division Multiple Access) 변조는 여러 사용자들로부터의 신호를 주파수 및 시간 모두에 중첩하는 다중 사용자 접속 전송방식이다. 이것은 사용자 신호를 시간에 중첩하면서 특유의 주파수들로 할당되는 FDMA(Frequency Division Multiple Access) 및, 사용자 신호를 주파수에 중첩하면서 특유의 타임슬롯들로 할당되는 TDMA(Time Division Multiple Access)와는 대조적이다. CDMA 시 그널링은 하나의 셀 안에 속하는 기지국(BS)과 상기 셀 안에 속하는 사용자들이 소유하고 있는 복수의 이동국(MS)간 셀룰러 통신시스템에서 빈번히 사용되고 있다. 사용자의 이동국(MS)으로부터 전파된 각 사용자별 CDMA 전송된 신호는 초기의 사용자정보 대역폭보다 넓은 광대역폭에 걸쳐 널리 확산된다. 각 사용자의 신호는 상이한 확산코드로 확산되어 광대역확산(wideband spread)을 생성한다. 상이한 사용자들에 의하여 전송된 모든 확산 광대역신호는 기지국(BS)에서 수신되고 합성 수신 신호를 형성한다. 기지국(BS)측 수신기는 CDMA 시스템내 이동국과 기지국 모두에서 이용할 수 있는 확산코드의 로컬카피(또는 로컬레퍼런스)를 사용함으로써 상이한 사용자들을 구별한다. 이러한 프로세스를 채널화라고 한다. 공지된, IS-95 표준에 따른 예시적인 CDMA 시스템에서, 역방향링크 즉, 이동국(MS)이 시스템내 기지국(BS)에 신호를 보낼 때의 채널화는 공지의 의사랜덤노이즈(PN) 코드라고 하는 광대역코드를 사용하여 이루어진다. 기지국(BS)측 수신기는 합성 신호를 최초 광대역코드와, 예컨대 상관필터(CF)를 사용하여 상관시킴으로써, 합성신호중에서 특정 사용자로부터의 원하는 신호를 쉬프트한다. 원하는 사용자 코드에 대한 코드와 정합하지 않는 코드를 가진 그 밖의 모든 신호는 반려된다.

예시적인 CDMA 무선시스템은 예를 들어, 접속 및 트래픽채널(및 CDMA 시스템의 설계방식에 따른 더 많은 채널)과 같은 복수의 데이터채널을 포함한다. 역방향링크시, 트래픽채널은 사용자 데이터 및 음성과 함께 시그널링 메시지를 전송하는 데 사용된다. 접속채널은 이동국(MS) 예를 들어, 셀룰러폰이 MS가 할당된 트래픽채널을 가지지 않을 때 무선시스템내 기지국(BS)과 제어정보를 통신하는 데 사용된 다. 특히, MS는 발신원(call origination)을 만들고 호출(page) 및 명령에 응답하는 데 접속채널을 사용한다. CDMA 시스템내 이들 데이터채널은 상이한 기능 및 데이터속도를 가진다. 상이한 채널로 데이터를 전송하도록 설계된 MS측 수신기는 상이한 데이터속도를 위한 다양한 방식의 상관필터(CF) 및 디지털신호처리(DSP) 설계를 요구한다. 이러한 요건은 수신기 설계의 복잡성을 유발하고 그 비용을 증가시킨다.

따라서, 무선시스템 분야에서는 유연하면서 복잡하지 않은 수신기 설계를 요구한다. 무선시스템은 특히 모든 데이터채널에서 데이터를 수신하도록 사용할 수 있는 수신기의 단일 상관필터(CF)를 제공할 것을 필요로 한다. 또한 모든 데이터채널에 이용할 수 있으면서 DSP 프로그래머블한, 시스템 유연성(flexibility)을 향상시키는 상관필터를 구비한 수신기 설계를 요구하고 있다.

본 발명은 무선시스템의 역방향링크 및 그것의 상관필터에 관한 것이다. 본 발명에 따른 무선시스템의 역방향링크에는 송신기 및 수신기가 제공된다. 수신기는 (1) 의사랜덤노이즈(PN) 코드생성기를 포함하는 필드 프로그래머블 게이트어레이(FPGA), (2) 파일러트 포스트처리기, (3) 데이터 포스트처리기, (4) 상관필터(CF) 및 (5) 디지털신호 처리기(DSP)와 같은 외부 프로그래머블 처리기를 구비한다. 디지털신호 처리기(DSP)와 함께 필드 프로그래머블 게이트어레이(FPGA) 및 상관필터(CF)가 수신기에 포함되어 송신기에 의하여 전송된 최초 데이터를 복구한다. 상관필터(CF)는 3개의 채널 즉, 엑세스, 유지 및 트래픽채널에서 데이터를 처리하기 위한 (상관필터)CF 코어를 포함한다. 외부 프로그래머블 처리기는 필드 프로그래머블 게이트어레이 FPGA의 출력을 제어하고 후처리(postprocess)하는 데 사용된다. 외부 프로그래머블 처리기의 모드 컨트롤러는 채널선택(접속, 유지 및 트래픽채널 중에서) 및 채널심볼모드(데이터 및/또는 파일러트)를 제어한다. FPGA내의 파일러트 포스트처리기 및 데이터 포스트처리기는 외부 프로그래머블 처리기와 공동으로 수신기에서 수신된 최대 3개의 멀티패스(multipath)의 파일러트심볼지원 QPSK 복조를 제공한다. QPSK 변조는 각 심볼구간(symbol period)에서 2비트의 정보를 전송하게 하는 변조기술이다. QPSK 변조는 송신기로부터 수신기로 전송되고 있는 프레임 내의 심볼의 동위상성분 I와 직교성분 Q를 사용한다. I 및 Q 성분은 CDMA 시스템의 채널에서 전송되고 있는 복소 신호의 실수부 및 허수부로서 일반적으로 보여진다. QPSK에서, 동위상성분 I 및 직교성분 Q는 서로 간섭함없이(예컨대 이들은 서로 직교(orthogonal)한다) 조합될 수 있으며, 이는 심볼구간에서 1 비트의 정보를 단순히 전송하는 것에 비교하여 대역폭 효율을 두배로 한다. 시간 다중화를 사용하여, CF 코어는 3개의 데이터 또는 칩 속도(1단, 2단, 및 3단)에서 파일러트 심볼 상관을 제공한다. 칩은 PN 확산 코드의 출력 인터벌에 대응하는 시간의 단위이다. 칩 시간은 CDMA 파형의 대역폭을 결정하고, 칩 시간을 사용자 심볼로 나눈 것은 시스템의 확산 팩터를 결정한다. 예컨대, CDMA 표준 IS-95에서 1 칩의 샘플링 구간은 공지된 바와 같이 1/1228800 초(second)이다. (DSP와 같은)외부의 프로그래밍가능한 처리기의 데이터 포스트 처리기 및 파일러트 포스트 처리기와 관련하여, FPGA에서 파일러트 포스트 프로세싱 및 데이터 포스트 프로세싱은 QPSK 복조 및 모든 세개의 채널, 즉, 접속, 유지 및 트래픽 채널에 의하여 전송된 원래의 데이터의 복구를 제공한다. 본 발명에 따른 CF 코어는 64 상관 래그를 갖는 8 칩(즉, 1단 속도 또는 기본 디스프레딩 속도) 복소 상관을 수행하는 한편, 64 상관 래그가 처리됨에 따른 데이터 손실은 없도록 한다. 여기서 래그는 PN 코드(또는 직 교 코드, 왈시 코드)가 출력이 생성되도록 일정하게 유지되는 시간 인스턴트(instant)이다. 기본 디스프레딩 속도는 또한 심볼당 4 칩일 수 있다. 이는 단일의 시간 다중화(time-multiplexed) 8 칩 상관기 엔진(예컨대, CF 코어)으로 유리하게 달성된다. 8 칩 상관 엔진인 CF 코어는 다중의 8 칩 상관이 동일한 상관 엔진으로 수행되도록 시간 다중화된다. 또한, 본 발명은 보다 큰 상관 길이, 예컨대 32 칩(2단) 또는 128 칩(3단)을 위한 8 칩 상관의 정수배를 생성하는 능력을 유리하게 제공한다. DSP와 관련하여 본 발명에 따른 CF 설계는 CF 출력들을 조합함으로써 데이터 신호들의 시간(temporal) 다이버시티를 제공한다. 본 발명의 CF 설계에 따라 복수의 상관 필터를 제공함으로써 공간 다이버시티 또한 달성된다. 다이버시티는 페이딩(fading) 및 간섭의 부정적인 효과를 피하거나 작게 하기 위해 이용되는 기술이다. 다이버시티는 일반적으로 여러 독립적인 페이딩 채널을 통하여 데이터 또는 정보를 수신하기 위한 통신 시스템의 능력을 말한다. 일반적으로, 다이버시티는 이러한 독립적인 페이딩 채널으로부터 도착하는 데이터 신호들을 조합하거나 선택(또는 조합 및 선택 둘다)하기 위하여 수신기의 능력을 향상시키는 것으로써, 이에 의해 데이터 채널의 추출이 가능(또는 촉진)하게 한다. 특별한 방식의 다이버시티로서 상이한 멀티패스에서 전송되고 수신기측의 상이한 시점에서 수신되는 동일한 데이터신호가 그 데이터신호를 조합하거나 선택하는 데 필요한 다이버시티를 제공하는 것인 순간 또는 시간 다이버시티가 있다. 예시적인 다이버시티 기술은 공지의 최대비율조합 즉, MRC 이다. MRC는 통신시스템내 다수의 데이터채널에서 가중치들의 시퀀스들(sequences of weights)을 제공한다. 개별 가중치들의 시퀀스는 전송되는 데이터신호의 세그먼트에 할당된다. 데이터신호를 전송할 때 사용되는 안테나를 위하여 데이터신호의 카피가 만들어진다. 이것은 데이터신호의 카피가 수신될 때 수신기에서 시간다이버시티를 발생시킨다. 단일의 공통 상관필터 설계에 의하여, 본 발명은 상이한 모드 또는 채널에 대하여 상이한 상관필터를 사용할 필요없이 모든 데이터채널 및 모드에 대한 시간다이버시티를 제공하는 것이 잇점이다. 시간다이버시티는 상이한 멀티패스로부터 3개의 출력을 제공하고 3개의 출력을 예를 들어, MRC를 사용하여 하나로 조합함으로써 성취될 수 있다.

본 발명의 방법의 실시예에 따르면, CDMA를 사용하는 무선시스템에 단일의 공통 상관필터(CF) 설계가 제공된다. 상이한 데이터속도를 가진 복수의 채널이 무선시스템에 제공된다. 무선시스템에 제공된 채널에는 정보(예를 들어, 파일러트 또는 데이터 심볼, 또는 양자 모두)가 1단(기본 디스프레딩속도), 2단 및 3단 속도로 전송되는 접속채널, 유지채널 및 트래픽채널이 포함된다. 정보 전송을 위한 데이터속도는 외부 프로그래머블 처리기에 의하여 프로그래밍될 수 있다. PN 코드(또는 직교코드, 왈시 코드)와 같은 사용자 공유 코드가 무선시스템의 채널에서 전송되고 있는 정보에 가해진다. 그 정보는 QPSK 변조되고 채널 중 임의의 하나에서 임의의 속도로 전송된다. 전송된 정보는 무선시스템의 상관필터(CF)에서 시간 다중화를 사용하여 기본 디스프레딩속도(즉, 1단 속도)에서 상관된다. 기본 디스프레딩 속도는 심볼당 4 또는 8 칩일 수 있다. 상관된 정보는 그 후 역다중화(demultiplexing)되고 QPSK 복조된다. 복조된 정보는 필요하다면 1단 속도(기본 디스프레딩속도)의 적절한 정수배로 합쳐져 2단 및 3단 속도를 이룰 수 있 다. 1이상의 신호성분(수신된 파워, 신호대잡음비 또는 멀티패스폭-멀티패스폭은 수신 신호의 멀티패스의 시간 지속기간임-에 관하여)은 최적의 정보 복구를 위한 윈도우 또는 타임 구간으로 선택된다. 선택단계는 미리 프로그래밍된(preprogrammed) 타임 얼라인먼트에 따라 구현될 수도 있다. 또한, 복조된 정보로부터의 3개의 출력이 제공되어 시간다이버시티를 위해 조합될 수 있다. 공간다이버시티는 무선시스템내 복수의 수신기에 단일의 공통 상관필터 설계를 제공함으로써 성취될 수 있다.

여기에 서술된 본 발명에 따른 모든 프로세스는 다중 데이터속도를 가진 수신된 정보를 처리하기 위해 상관기 또는 상관필터를 추가할 필요가 없어진 단일의 공통 상관필터(CF) 설계를 사용하여 유리하게 성취된다.

도 1을 살펴보면, 송신기(10) 및 수신기(20)는 본 발명에 따른 예시적인 무선시스템에서 역방향링크를 통하여 통신한다. 도 1에서, 송신기(10) 즉, Tx 1은 기지국(BS)의 일부인 수신기(20) 즉, Rx 2와 통신하는 이동국(MS) 또는 모바일셀룰러폰의 일부이다. 기본데이터속도(basic data rate)로 디지털정보가 코드화되고 송신기(10)에서 전송데이터속도(또는 칩속도)로 스프레드된다. 사용자 고유(user-unique) 디지털코드(시그니처 또는 스프레딩 시퀀스)가 전송중인 디지털정보에 인가되어, 대역폭을 증가시킨다. 의사랜덤노이즈(PN:pseudorandom noise)코드와 같은 디지털코드의 응용은 PN코드(또는 직교코드, 왈쉬코드)로 전송중인 디지털정보에 대한 일반적으로 곱셈 또는 논리적 XOR(배타적-or)연산을 수반한다. 그런 다음, 그 결과로 전송된 데이터 시퀀스 또는 칩은 출력신호를 생성하기 위하여 송신기(10)에서 QPSK변조된다. 통신매체를 통하여 수신기(20)로 다중채널전송을 위하여 여타의 유사하게 처리된 출력신호에 상기 출력신호가 추가된다. 다수의 사용자의 출력신호는 주파수도메인 및 시간도메인 모두가 서로의 최상부에 위치되는 것으로 나타나는 다수의 신호를 단일 전송 통신주파수로 유리하게 공유한다. 인가된 디지털코드는 직교 및 사용자고유코드이므로, 공유된 통신주파수에 걸쳐 전송되는 각각의 출력신호는 수신기(20)에서 적절한 처리기술의 인가를 통하여 서로 구별될 수 있다.

수신기(20)는 FPGA(field programmable gate array)(5) 및 디지털신호처리기(DSP)(4)에 의하여 형성된 상관필터(CF)(3)를 포함한다. 수신기(20)에서, 수신된 신호는 QPSK-복조되고, 원하는 전송된 신호로부터 코딩을 디스프레드하고(despread) 제거하기 위하여 관심 사용자를 위한 적절한 디지털코드가 상기 신호에 인가되고(즉, 곱해지고), 기본데이터속도로 복귀된다. 디지털코드(즉, PN코드, 직교코드 또는 왈쉬코드)가 여타의 전송 및 수신된 신호에 인가되는 경우에, 신호가 그 칩속도를 유지하므로, 디스프레드되지 않는다.

이 디스프레딩 연산은 수신된 신호를 적절한 디지털코드와 비교하는 상관과정을 효과적으로 포함한다. QPSK에 따르면, 전송된 데이터시퀀스 또는 칩들은 복소신호의 실수부 및 허수부인 동위상 성분(I) 및 직교위상성분(Q)을 포함한다. 수신기(20)에 의하여 수행된 디스프레딩 연산은 수신된 복소신호의 I 및 Q성분을 적절한 디지털코드 또는 시그니처 시퀀스에 상관시킨다. 이것은 무선시스템의 채널에서 의 모든 데이터속도에 대한 단일 상관필터설계(예를 들어, CF(3))를 이용하여 얻어진다.

본 발명의 바람직한 실시예에서, 예시적인 무선시스템은 역방향링크에서 접속채널(11), 유지채널(12) 및 트래픽채널(13)을 제공한다. 상관필터(CF(3))는 DSP프로그래머블이고(즉, DSP(4)에 의하여 제어될 수 있고), 모든 사용자 데이터속도에서 상기 3개의 채널(11, 12, 13)중의 어떤것으로부터 데이터를 수신하는데 필요한 디지털신호처리를 수행하도록 구성될 수 있다. 상관필터(CF(3)) 및 디지털신호처리기(4)에서 처리 한 후, 송신기(10)로부터의 원래의 데이터가 복구된다. 본 발명에 따른 본 시스템 및 여러 실시예가 아래에 더 상세히 설명된다.

도 2는 본 발명의 실시예에 따른 접속, 유지보수 및 트래픽채널에서 전송중인 데이터/파일러트 심볼의 프레임의 구조를 예시한다. 본 특정 실시예에서, 접속채널(예를 들어, 도 1의 접속채널(11))은 트래픽채널이 할당되어 있지 않을 때, 송신기(10)와 통신하기 위해 수신기(20)에 의해 사용된다. 접속채널은 CDMA시스템에 액세스를 요청하기 위하여 공유된 데이터채널을 사용자에게 제공한다. 유지채널(예를 들어, 도 1의 유지채널(12))은 복수의 파일러트 심볼을 사용하여 역방향링크에서 송신기 및 수신기의 타이밍을 유지한다. 데이터심볼은 유지채널에서 전송되지 않는다. 유지채널은 불활성구간동안에 CDMA시스템과 동기화를 유지할 수 있는 능력을 사용자에게 제공한다. 송신기로부터의 사용자 데이터 및 시그널링 메세지(즉, 파일러트심볼)는 트래픽채널(예를 들어, 도 1의 트래픽채널(13))에서 수신기(Rx 2)로 전송된다.

본 발명에 따른 무선시스템은 채널(접속채널(11), 유지채널(12), 트래픽채널(13))에 의해 사용되는 3단의 데이터속도 즉, (기본 디스프레딩 속도인)1단, 2단, 3단을 제공하다. 1단에서, 송신기는 심볼당 8 칩을 수신기로 전송한다. 2단에서, 송신기는 심볼당 32 칩을 역방향링크에서 수신기로 전송한다. 3단에서, 송신기는 본 발명에 따른 예시적인 무선시스템의 역방향링크로 심볼당 128 칩을 전송한다. 접속, 유지보수 및 트래픽채널에서 데이터를 전송하는 것은 아래에 상세히 설명된다.

접속채널을 사용하여, 역방향링크에서 데이터 및/또는 파일러트심볼의 프레임을 전송할 때, 상기 프레임은 프리앰블, 그 뒤에 데이터, 또 다른 프리앰블 및 데이터(도 2)를 포함한다. 상기 프레임은 공지되어 있는 QPSK(quadrature phase shift keying)를 사용하여 변조되고, 역시 공지되어 있는 의사랜덤노이즈(PN) 코드와 같이 고유한 디지털코드를 사용하여 채널화(스프레드)된다.

접속채널에서 변조된 프레임을 전송할 때, 접속채널을 위한 연산의 3개의 접속모드 즉, 프리앰블 모드, 파일러트 모드, 데이터 모드가 제공된다. PN 에퍼크(epoch)는 한 프레임의 끝과 또 다른 프레임의 시작을 표시한다. 접속채널에서 프레임의 프리앰블은 2단의 속도(즉, 프레임에서 심볼당 32 칩)로 전송되는 복수의 파일러트심볼을 포함한다. 프리앰블 모드에서는, 파일러트심볼만 전송되고, 데이터심볼을 전송되지 않는다. 접속채널에서 전송중인 프레임에서의 프리앰블 다음의 데이터는 2단의 속도(즉, 심볼당 32 칩)에서 인터리빙되는 복수의 데이터심볼 및 파일러트심볼을 포함한다. DSP(4)에서 모드 컨트롤러는 접속채널의 연산 모드를 제어 하고, 프리앰블, 파일러트 및 데이터모드 사이를 스위치한다.

유지채널에서 프레임을 전송할 때, 상기 프레임은 P1, P2, P3,.....,P128로 정의된 다수의 사용자에 대한 정보를 포함하고, 사용자 마다 2개의 파일러트심볼을 갖는 시분할 다중화된(TDM) 데이터는 포함하지 않는다. 데이터속도는 심볼당 128 칩을 가지고 있는 3단의 속도이다(도 2). 연산의 한 모드만이 유지채널 즉, 파일러트모드에 제공된다.

트래픽채널의 역방향링크에서 프레임을 전송할 때, 2개의 전송모드 즉, 파일러트모드 및 데이터모드가 제공된다. 프레임은 파일러트 및 데이터심볼을 포함하고, 여기서 파일러트심볼은 데이터심볼간의 주기적인 인터벌에 위치된다. 데이터 및 파일러트심볼은 어떠한 데이터속도 즉, 1단 속도의 전송(즉, 심볼당 8 칩), 2단 속도의 전송(즉, 심볼당 32 칩), 3단 속도의 전송(즉, 심볼당 128 칩)으로 전송될 수 있다. 데이터심볼은 파일러트심볼과 동일한 속도로 전송된다. 유사하게, DSP(4)에서 모드 컨트롤러는 트래픽채널의 연산 모드를 제어하고, 파일러트모드와 데이터모드 사이에서 스위치한다.

도 3은 FPGA(5)를 가지고 있고 본 발명에 따른 디지털신호처리기(DSP)(4)에 의하여 제어되는 수신기를 예시하는 도면이다. FPGA(5)는 FPGA 파일러트 포스트 처리기(33), FPGA 데이터 포스트 처리기(35), 의사랜던노이즈(PN)코드발생기(46) 및 CF코어(31)를 구비한 상관필터(CF(3))를 포함한다. 상관필터(CF(3))를 구비한 FPGA(5) 및 디지털신호처리기(4)는 송신기(10)에 의하여 전송된 원래의 데이터를 복구하기 위하여 수신기(20)에 포함된다. CF코어(31)는 11, 12, 13의 3개의 채널 (접속, 유지 및 트래픽)에서 수신된 데이터를 디스프레드하도록 사용된다. 디지털신호처리기(DSP)(4)는 FPGA(5)의 출력을 제어 및 후처리하는데 사용된다.

DSP(4)는 데이터 및/또는 파일러트심볼을 전송하기 위한 (접속, 유지 및 트래픽채널로부터)채널선택을 지시하는 모드 컨트롤러(41)를 포함한다. DSP(4)는 또한 수신기(20)에 수신된 멀티패스의 파일러트심볼지원 QPSK 복조를 제공하는 파일러트 포스트 처리기(34) 및 데이터 포스트 처리기(36)를 포함한다. 파일러트 심볼지원복조는 본 명세서에서 참조자료로 채택되고 있는 "PILOT SYMBOL ASSISTED MODULATION AND DEMODULATION IN WIRELESS COMMUNICATION SYSTEMS" 라는 제목으로 출원 계류중인 미국특허출원 제 09/497,440호에 개시되어 있다.

도 4는 본 발명에 따른 무선시스템에서 모든 채널에 대한 상관필터(CF)코어(31)를 구비한 예시적인 FPGA(5)를 예시하는 도면이다. 본 발명에 따른 CF코어는 64개의 상관래그(correlation lags)를 가지고 8 칩의 복합상관을 수행하는 한편, 64개의 상관래그가 처리됨에 따라 데이터손실이 없도록 한다. 상관래그는 PN코드(또는 직교코드, 왈쉬코드)가 일정하게 유지되도록 하기 위한 타임인스턴트이고, 수신기(20)에서 수신된 데이터는 PN코드(또는 직교코드, 왈쉬코드)에 기초하여 상관되고, 따라서 대응하는 출력이 생성되도록 한다. 상관래그는 채널의 종류 및 데어터속도에 독립적으로 계산된다. 이것은 다중의 8-칩의 상관이 동일한 상관 엔진으로 수행되도록 하는 단일의 시간 다중화된 8-칩의 상관 엔진(즉, CF 코어(31))으로 유리하게 달성된다. 또한, 본 발명은 더 큰 상관길이를 위한 8-칩 상관의 정수배(예를 들어, 32 또는 128 칩)를 생성할 수 있는 능력을 유리하게 제공한다. 본 발명에 따른 CF코어의 연산은 아래에 더 상세히 기술된다.

도 4에서 알 수 있는 바와 같이, FPGA(5)는 CF코어(31)를 가지고 있는 상관필터(CF(3)), 상관자(correlator)패턴버퍼(401 내지 408)를 가지고 있는 PN(의사랜던노이즈)코드발생기(46), 다중화기(MUX)(44), 윈도우처리기(43), 역다중화기(DEMUX)(45) 및 심볼처리기(411 내지 418)를 포함한다. (도 5에서 더 상세히 설명되는) CF코어(31)는 모든 채널(즉, 접속, 유지 및 트래픽채널(11, 12, 13))에 대하여 디스프레딩을 제공하는 단일 8-칩의 상관모듈인 상관엔진이다. CF코어(31)는 송신기(10)로부터 수신된 데이터 및/또는 파일러트심볼의 QPSK변조된 프레임의 어떠한 x칩 상관을 얻는데 사용될 수 있는 기본 상관엔진이고, 여기서 x는 8의 팩터이다.

수신기(20)(Rx 2)의 PN코드발생기(46)는 송신기(10)(Tx 1)에 의해 사용되는 PN코드(또는 직교코드, 왈쉬코드)의 국부(local) PN기준을 생성한다. PN코드발생기(46)는 DSP 프로그램가능하고, 적절한 PN코드위상을 생성하기 위하여 (도 3의)DSP(4)에 의하여 제어된다. 각각의 사용자에 의하여 사용되는 PN코드(또는 직교코드, 왈쉬코드)의 위상은 송수신 연결 셋업동안 정해지고, 그 사용자의 통화(call)기간동안 즉, 무선시스템에의 연결시간동안 고정된 채로 유지된다.

PN코드발생기(46)로부터의 PN코드위상들은 각각의 상관패턴(401 내지 408)에 인가된다. 출력 또는 상관패턴은 선택적으로 예를 들어, 순차적으로 MUX(44)를 통하여 CF코어(31)에서 처리된다. 각각의 상관패턴의 길이는 8 칩이다. 특히, MUX(44)는, PN기준이 절적한 시간에서 시간 다중화된 CF코어(31)에 의해 사용될 수 있도록 상관패턴중의 하나로부터의 PN코드(또는 직교코드, 왈쉬코드)의 PN 기준데이터의 8 칩을 버퍼로 로드한다. (각각의 상관패턴(401 내지 408)으로부터의)PN코드의 8 칩은 64 칩의 구간동안 버퍼에 유지되고, 송신기(10)로부터 수신된 데이터를 디스프레드하는데 사용된다. CF코어(31)는 이것이 PN기준을 통과함에 따라, MUX(44)로부터 수신된 파형의 각각의 시프트에 대한 상관값을 생성한다. 시간 다중화된 CF코어(31)는 단일 상관엔진으로 복수의 상관래그를 생성하게 한다.

송신기(10)로부터 수신된 변조된 프레임이 시스템에 대하여 설정된 표준 샘플링속도의 4배로 오버샘플링되었다고 가정하면, 256 상관래그가 64 칩 구간에 제공된다. 또한, 시간 다중화는 단일 8 칩의 상관엔진(예를 들어, CF코어(31))이 데이터의 손실없이 다수의 상관래그를 제공하게 한다. 이 과정은 PN코드(또는 직교코드, 왈쉬코드)의 그 다음 8 칩에 대하여 반복된다.

상기 상관코어(31)는 복소 상관을 수행한다. 즉, 각각의 CF코어(31)는 4개의 실수 상관값 중의 하나를 출력한다. 상기 상관값은 상관엔진에서 4개의 실수 8 칩 상관들로 분할되는 8 칩 복소 상관의 결과이다. 4개의 실수 상관의 결과는 복소 곱셈에서 4개의 실수 곱셈으로 아래와 같이 표시된다.

(a+jb)*(c+jd)=ac - bd + jbc + jad

여기서, ac = II, bd = QQ, bc = QI, ad = IQ이다.

상기 8 칩의 복소 상관은 1단 속도(기본 디스프레딩 속도)를 위한 8 칩인, 본 발명에 따른 무선시스템에 사용되는 최소 디스프레딩 팩터에 대응한다. 무선시 스템에서 모든 여타의 데이터속도는 8의 배수이므로, 다수의 8 칩의 상관출력을 합하여 생성될 수 있다. 상관래그의 수가 8 칩보다 많아지면(즉, PN코드(또는 직교코드, 왈쉬코드)가 8 칩 초과로 일정하게 유지되면), 그 다음의 8 칩의 시간구간이 통과되어, 뒤따르는 데이터에 대한 상관이 적절하게 산출될 수 없을 것이다. 따라서, 1초과의 패턴이 필요하고, 상관자의 개수는 필요한 상관래그의 개수의 함수일 것이다.

도 5는 본 발명에 따른 의사랜덤노이즈(PN)코드로 시간 다중화된 8 칩의 복소 상관을 예시하는 타이밍다이어그램이다. 본 발명에 따른 무선시스템에서는 상관래그의 수가 64 칩으로 정해지므로(established), 그 다음 56 칩을 적절하게 상관시키도록 시간 시프팅과 병렬로 상관을 수행하는 방법이 제공된다. 그 결과, 8 칩의 시간 다중화된 상관은 8 칩만큼 시간에서 스태거된다(staggered). 즉, 8 칩마다 새로운 상관이 시작되는 한편, 이전의 상관은 여전히 수행된다. 따라서, CF코어(31)의 8 칩의 복소 상관의 상관출력이 64개의 상관래그를 갖는 것이라면, 8개의 상이한 8 칩 상관패턴(예를 들어, 도 4의 401 내지 408)이 처리되고, 8 칩만큼 각각 이격되어, 도 5에 도시된 바와 같이, 데이터를 놓치지 않는다. 상관패턴(예를 들어, 상관위상(Corr phase) 1 내지 8)의 8개의 위상의 각각은 도 5의 LD의 로드표기(load notation)로 도시되는 8 칩만큼 시프트된다. 일단 PN코드(예를 들어, PN코드 발생기(46)로부터)의 8 칩이 로드되었다면, 상관패턴의 각각의 위상은 도 5에 ST로 정의된 축적연산(store operation)의 8개의 PN칩들의 세트에 대한 상관래그의 64 칩을 생성한다. 그 다음 56 칩의 데이터를 놓치는 것을 막기 위해서, 상관패턴 의 7개의 다른 위상들은 PN코드의 그 다음 56 칩 및 PN코드의 8 칩에 대하여 산출된 상관래그의 64 칩으로 설정된다. 각각의 상관자 위상(예를 들어, 상관위상 1 내지 8)동안에, CF코어(31)는 1단 심볼에 대한 상관래그를 생성한다. 유효한 데이터의 64개의 상관래그의 각각의 위상은 예를 들어, 도 5의 위상1 데이터 잠재 유효성, 위상2 데이터 잠재 유효성(Phase 1 Data Potentially Valid, Phase 2 Data Potentially Valid)으로 표기된 바와 같이, 시간적으로 시프트된다. 상기 8 칩의 시간 다중화된 상관엔진(예를 들어, CF코어(31))은 각각 64 칩의 상관래그를 가지고 있는, 1단 심볼에 대한 복소 상관의 4개의 실수 성분을 만들어 낸다. CF코어(31)에 대한 시간 다중화주기는 길이로 8개의 심볼이고, 여기서 1단 데이터의 8개의 심볼은 주기마다 생성된다.

도 4의 윈도우처리기(43), 디멀티플렉서(DEMUX)(45) 및 심볼처리기(411 내지 418)은 QPSK복조를 사용하여 함께 송신기(10)로부터 수신된 데이터를 복조한다. 예시적인 QPSK복조는 본 명세서 및 "PILOT SYMBOL ASSISTED MODULATION AND DEMODULATION IN WIRELESS COMMUNICATION SYSTEMS"라는 제목으로 2000년 2월 3일에 출원된, 출원계류중인 미국특허출원 제 09/497,440호에 기술되어 있다. 윈도우처리기(43)는 (도 3의)파일러트 포스트 처리로부터의 채널추정으로 수신된 신호의 위상 디로테이션(de-rotation)을 수행한다. 특히, 윈도우처리기(43)는 CF코어로부터 각각의 1단 심볼에 대응하는 상관 값의 복소 곱셈을 수행하고, 채널을 추정하는 파일러트 포스트 처리기의 신호를 출력한다.

DEMUX(45)는 시간 다중화된 CF코어(31) 및 윈도우처리기(43)의 출력을 받아 서, 각각의 1단의 심볼에 대한 64 칩의 상관래그를 생성하고, 이를 그것의 대응하는 심볼 처리기(411 내지 418)로 보낸다(route). 8 칩의 복소 상관의 8개의 위상동안에 CF코어(31)에 의하여 각각의 1단 심볼에 대한 것으로써 생성되는, 8개의 심볼처리기(411 내지 418)가 존재한다. 상기 심볼처리기(411 내지 418)는 윈도우처리기(43)의 출력으로부터 적절한 멀티패스를 선택하도록 DSP(4)에 의하여 프로그램된다. 심볼처리기는 최대 3개의 멀티패스와 관련된 DSP 프로그래밍 가능한 수의 상관래그를 받아, 3개의 출력을 형성하도록 상관래그를 합산한다(도 3, 4). 심볼처리기로부터의 출력은 DSP(4)가 2단 및 3단 속도를 얻기 위하여 출력을 누적할 수 있는 1단속도(기본 디스프레딩 속도)에 항상 존재한다. 또한, 2단속도(32 칩)를 위하여, (기본 디스프레딩 속도인)1단 속도에서 심볼처리기로부터의 4개의 출력이 합산된다. 3단 속도(128 칩)를 위하여, 1단 속도에서 심볼처리기로부터의 16개의 출력이 합산된다.

도 6은 본 발명에 따른 무선시스템의 임의의 채널 즉, 접속채널, 트래픽채널, 유지채널의 파일러트 포스트처리를 예시하는 도면이다. 각각의 3개의 채널형식에서, 전송중인 정보의 일영역은 파일러트심볼을 포함한다. 파일러트심볼은 수신기(20)가 각각의 수신된 멀티패스에 대한 채널 조건을 추정하는데 사용하는 공지된 상수값이다. (도 3의)DSP(4)의 모드컨트롤러(41)가 접속, 트래픽 또는 유지 채널의 파일러트 처리를 나타내므로, 수신기(20)(Rx 2)의 FPGA(5)에서 파일러트 포스트처리기(33)는 채널에서 전송된 파일러트심볼의 처리를 시작한다. 1극(one-pole) 무한임펄스응답(IIR)필터를 갖는 (도 6에 도시된)2개의 AFRAM(accumulating filtering random access memory)(61, 63)은 채널에서 전송중인 파일러트심볼의 적분(integration)을 위하여 파일러트 포스트처리(33)에 제공된다. 파일러트심볼 및 그것의 IIR필터링을 토대로, 파일러트심볼지원QPSK복조를 달성하기 위하여 채널의 추정이 얻어진다. 각각의 AFRAM은 4개의 샘플/칩에 IIR필터링된 파일러트심볼의 64개의 상관래그를 포함한다. 이것은 수신기(20)가 칩시간의 1/4의 분해능에서 수신된 멀티패스를 탐색하기 위하여 지연-스프레드범위의 64 칩을 갖게 한다.

AFRAM(61)(및 유사한, AFRAM(63))은 계수 α및 β를 가진 1극 IIR필터로 작용할 수 있다. 종래기술에서 공지된, IIR필터는 귀납적 방법으로 샘플링된 데이터를 선형적으로 처리하는 디지털필터이다. 즉, IIR필터는 일정한 주기로 연속적인 시간데이터신호를 샘플링하고, 선형적으로 조작하여 상기 샘플을 변환한다. 상기 1극 IIR필터는 AFRAM의 함수를 제어하는 2개의 계수 α및 β를 갖는다. 상기 계수(α및 β)는 DSP프로그램가능하고, DSP(4)에 의하여 제어된다. 계수의 선택을 토대로, AFRAM(61 또는 63)은 3개의 함수 즉, 메모리(더 상세하게는 RAM(random access memory)), 누적(accumulation) 및 필터링을 제공한다. RAM으로서, AFRAM은 1단 파일러트 심볼에 대한 데이터의 256개의 상관래그를 저장한다. 누산기로서, AFRAM은 2단 또는 3단 데이터를 생성하기 위하여, 다수의 1단 파일러트심볼상에 상관데이터를 누적한다. 필터로서, AFRAM은 채널에서 노이즈 및 간섭이 발생할 때 파일러트심볼의 추정을 위하여 1단, 2단, 3단 데이터속도로 데이터를 필터링하는 1극 IIR필터이다. IIR필터의 계수(β)가 0이면, IIR필터에서 귀납적 피드백 즉, 필터링이 없고, AFRAM(61)(유사한 AFRAM(63))은 합산기(621)(또는 AFRAM(63)의 합산기(623))로 부터의 입력을 저장하기 위한 단순한 RAM(도 6)으로서 작용한다. 계수(β)가 1이면, AFRAM(61)(유사한 AFRAM(63))은 합산기(621)(또는 AFRAM(63)의 합산기(623))로부터의 입력을 누적하기 위한 단순한 누산기로서 작용한다. 계수(β)가 0과 1사이이면, AFRAM(61)(유사한 AFRAM(63))은 필터로서 작용한다. 사실상, (예를 들어, DSP(4)를 통하여)계수를 제어하면, AFRAM(61)(유사한 AFRAM(63))은 데이터를 저장하는 단순한 RAM으로서 작용하거나, 데이터 입력을 누적하는 누산기로 작용하거나, 또는 데이터신호를 필터링하는 필터로 작용할 수 있다. 이것은 시스템이 1단, 2단, 3단의 어떠한 속도에서도 데이터입력을 처리하게 하고, DSP(4)에 의하여 정해진 시간 구간에 걸친 파일러트심볼 즉, 1단, 2단 또는 3단에서 다단의 파일러트심볼을 적분하게 한다.

또한, 도 6은 MAFRAM(magnitude accumulating filtering random access memory)(65)을 포함한다. 또한, MAFRAM(65)은 IIR-필터링된 파일러트심볼의 64개의 상관레그를 포함하는 1-극 IIR-필터를 포함한다. AFRAM(61) 및 AFRAM(63)과 유사하게, MAFRAM(65)은 계수(α, β)를 가지며, 메모리, 누적기 및 필터로서 기능한다. 계수는 DSP 프로그램가능하며 DSP(4)에 의하여 제어된다. MAFRAM(65)는 ARFRAM(61 또는 63)과 3가지의 유사한 기능을 제공하나, AFRAM으로부터의 크기 제곱 데이터(magnitude squared data)에 대하여 제공한다. RAM과 마찬가지로, MAFRAM(65)는 1개의 파일러트심볼에 대한 데이터의 256개의 상관래그를 저장한다.

도 6의 예로서, 유지채널에 있어서, 파일러트심볼은 3단 속도로만 전송된다. TDM 유지채널은 심볼당 128 칩을 갖는 2개의 파일러트심볼을 포함한다. 4개의 실 수 상관출력, 각 사용자들의 2개의 파일러트심볼의 동위상 및 직교위상 성분(I 및 Q)은 각각 AFRAM(61) 및 AFRAM(63)에 의하여 저장되고, 누적되고, 필터링된다. 4개의 실수 상관출력은 IrxIref, QrxIref, IrxQref 및 QrxQref로 표기된다. AFRAM(61) 및 AFRAM(63)은 각각 3단 속도로 (심볼당 128 칩을 갖는) 2개의 심볼의 2개의 I 및 Q를 프로세스한다. 특히, 파일러트심볼이 (기본 디스프레딩속도인) 1단 속도보다 더 큰 속도로 유지채널에서 전송되기 때문에, AFRAM(61)(및 유사한 AFRAM(63))은 필터링과 함께 파일러트심볼을 누적한다. 누적은 AFRAM(61)(및 유사한 AFRAM(63))의 β계수를 1로 설정함으로써 수행된다. 필터링은 AFRAM(61)(및 유사한 AFRAM(63))의 α 및 β계수를 0과 1사이의 값으로 설절함으로써 달성된다. 프레임이 프로세스되면, AFRAM(61)(및 유사한 AFRAM(63))은 이전의 데이터를 오버라이트하고, 유지채널에서 전송되고 있는 다음 사용자의 파일러트심볼을 저장/누적한다.

AFRAM(61, 63)에서 프로세싱한 후, 필터링된 I 및 Q(각각 Pcos 및 Psin으로 표기됨)는 제곱기(625, 627)에서 각각 제곱된다. 제곱 AFRAM-필터링된 I 및 Q 성분은 합산기(629)에서 합산되고, 출력이 포스트 프로세싱신호인 MAFRAM(65)으로 보내진다.

도 6a는 1단, 2단, 및 3단 데이터속도에 대한 MAFRAM(65), AFRAM(61, 63)의 α 및 β 계수설정을 예시한다. 파일러트심볼(데이터형식 열에서 P로 표기)은 대응하는 AFRAM 및 MAFRAM 계수설정과 함께 데이터심볼(D로 표기)에 나란히 도시된다. 예시적으로, α 및 β계수설정은 RAM, 누적기 및 필터로서 AFRAM 및 RAM으로 서만 MAFRAM의 사용을 설명한다.

도 6b는 본 발명에 따른 AFRAM 또는 MAFRAM, 예를 들어, 기본 IIR필터인 도 6의 AFRAM(61, 63) 또는 MAFRAM(65)의 실시예를 예시하는 하부 레벨 다이어그램이다. α계수가 곱해지면 곱셈기(631)로 정보가 입력된다. RAM(635)는 256개의 정보의 요소를 저장하는 랜덤 액세스 메모리이다. RAM(635)으로부터 저장된 정보는 곱셈기(637)에서 β계수와 곱해진다. 게인 계수 α 및 β와 곱해진 데이터는 합산기(633)에서 합산된 후 저장용 RAM(635)으로 전송되고 출력된다.

다시 도 6을 참조하면, 시간-다중화 상관 엔진(예를 들어, CF 코어(31))과 함께 AFRAM(61), AFRAM(63), MAFRAM(65)은 64 칩 윈도우 전역에 파일러트심볼에 대한 검색기능을 제공한다. 파일러트심볼검색은 MAFRAM에 저장된 수신된 멀티패스 파워 프로파일에 (수신된 파워, 신호 대 잡음비 또는 멀티패스 폭에 관한) 1이상의 신호성분을 검색하는 DSP 프로그래머블 프로세스이다. 또한, 검색은 미리 프로그램된 타임 얼라인먼트-파일러트 심볼들에 대한 타임 얼라인먼트는 수신기 내로 미리 프로그램됨-에 따라 구현될 수 있다. 도 7 및 도 7a에 도시된 바와 같이, AFRAM-필터링된 I 및 Q값은 (수신된 파워, 신호 대 잡음비 또는 멀티패스 폭에 관한) 1이상의 신호성분을 선택하는 멀티패스 검색 프로세싱(67)을 위하여 제곱되고 합산된다. 또한, 선택하는 단계는 미리 프로그램된 타임 얼라인먼트에 따라 구현될 수 있다. DSP(4)의 파일러트 포스트 처리기(34)는 멀티패스가 하기에 보다 상세히 서술되는 다이버시티를 달성하도록 최대비조합에 유용한 지를 결정한다. 그 후, DSP(4)는 데이터심볼의 파일러트심볼 지원 QPSK 복조 및 복구를 위하여 데이터 포스트 프로세싱 회로(35)(도 3)에서 심볼 처리기(411 내지 418, 도 4)에 최적의 멀티패스를 보낸다.

도 7은 본 발명에 따른 멀티패스 파워 프로파일의 검색 프로세싱을 예시하는 다이어그램이다. 3개의 피크 1, 2 및 3은 복조용 64 칩 검색 윈도우로부터 선택된다. (수신된 파워, 신호 대 잡음비 또는 멀티패스 폭에 관한) 1이상의 신호성분은 MAFRAM 데이터를 통과하는 순차를 프로세싱함으로써 선택된다. 또한, 선택하는 단계는 미리 프로그램된 타임 얼라인먼트에 따라 구현될 수 있다. 선택 프로세스는 DSP(4)가 데이터심볼의 복조 및 복구에 사용을 위하여 멀티패스 응답을 식별하도록 한다. 이러한 선택 프로세스에서, 송신기로부터 수신된 데이터에 대한 변조된 파형의 멀티패스 응답중 최강 피크(또는 가장 바람직한 신호성분)가 선택되고, (시간 또는 시간구간에 관한) 윈도우는 거기에 할당된다. 최강 피크(피크 1(또는 가장 바람직한 신호성분))에 대한 윈도우를 바링(barring)하여 멀티패스 응답이 다시 검사되고, 제2의 최강 피크(또는 두번째로 바람직한 신호성분)이 선택되며, 윈도우가 거기에 할당된다. 최강 피크(피크 1(또는 가장 바람직한 신호성분)) 및 제2의 최강피크(피크 2(두번째로 바람직한 신호성분))에 대한 윈도우를 바링하여, 멀티패스 응답은 다시한번 검사되고, 제3의 최강 피크(피크 3(3번째로 바람직한 신호성분))가 선택되고, 윈도우가 거기에 할당된다. N번째 바람직한 신호성분이 선택될 때까지 동일한 프로세스 단계가 반복된다. 선택 프로세스의 완료함에 따라, 3개의 피크 1, 2 및 3 (및/또는 N까지)은 디지털 신호 프로세싱 DSP(4)로 공급된다.

도 7a는 본 발명에 따른 멀티패스 응답피크의 멀티패스 검색 프로세싱의 실 시예를 예시하는 흐름도이다. AFRAM-필터링된 I 및 Q의 제곱 합산이 MAFRAM(65)(도 6)에 저장된다. MAFRAM(65)에 저장된 정보는 도 7에 도시된 64 칩 윈도우에서 멀티패스 검색 프로세싱에 사용된다. 도 7a의 단계(71)에서, 멀티패스 응답의 수신된 파워에 관한 최강 피크(또는 가장 바람직한 신호성분)은 인덱스 1로서 저장되고, 그 크기는 최대_파워 1로서 저장된다. 단계(72)에서, 블랭크아웃 영역 1이 설정된다. 블랭크아웃 영역은 멀티패스 응답의 다음 검사를 위하여 무시되는 영역이다. 특히, 블랭크 아웃 영역은 하한 1 및 상한 1을 정의함으로써 설정되며,

하한 1 = 인덱스 1 - 윈도우

상한 1 = 인덱스 1 + 윈도우

여기서, 윈도우는 다음의 패스(pass)에 검색되어서는 아니되는 멀티패스 응답의 길이를 나타낸다. 단계(73)에서, 멀티패스 응답에서 최강 피크(또는 가장 바람직한 신호성분)는 멀티패스응답을 검사함으로써 선택되고, 블랭크 아웃 영역 1을 무시한다. 사실상, 전체 멀티패스 응답중 제2의 최강 피크(또는 두번째로 바람직한 신호성분)이 선택되고, 이는 인덱스 2로서 및 그 크기는 최대_파워 2로서 저장된다. 단계(74)에서, 또 다른 블랭크아웃 영역 2는 하한 2 및 상한 2로서 설정되며, 그 식은 다음과 같다.

하한 2 = 인덱스 2 - 윈도우

상한 2 = 인덱스 2 + 윈도우

단계(75)에서, 멀티패스 응답에서 수신된 파워(또는 신호 대 잡음비, 멀티패스 폭)에 관한 최강 피크(또는 가장 바람직한 신호성분)는 멀티패스 응답을 검사하여 선택되고, 블랭크아웃 영역 1 및 2는 무시된다. 또한, 선택하는 단계는 미리 프로그램된 타임 얼라인먼트에 따라 구현될 수 있다. 사실상, 전체 멀티패스 응답에서 제3의 최강 피크(또는 세번째로 바람직한 신호성분)는 선택되고, 이는 인덱스 3으로서 저장되고, 그 크기는 최대_파워 3으로서 저장된다. 단계(76)에서, 추가 블랭크아웃 영역 3은 하기와 같은 하한 3 및 상한 3으로 설정된다.

하한 3 = 인덱스 3 - 윈도우

상한 3 = 인덱스 3 + 윈도우

단계(77)에서, 멀티패스 응답의 노이즈 파워가 저장된다. 노이즈 파워는 멀티패스 응답에서 잔류하는 모든 파워의 합이다. 특히, 노이즈 파워는 윈도우에서 멀티패스 응답의 모든 파워요소를 합산하여 얻어지는 반면에, 블랭크아웃 영역 1, 2 및 3은 무시된다. 그 후, 노이즈 파워는 DSP(4)에 기록된다.

멀티패스 응답에서 수신된 파워(또는 신호 대 잡음비, 멀티패스 폭) 및 MAFRAM(65)에서의 노이즈 파워에 관한 최강 피크(또는 가장 바람직한 신호성분)들 은 각각의 파일러트이 프로세스된 후에 DSP(4)에서 이용가능하다. 이러한 정보로, DSP(4)의 파일러트 포스트 처리기(34)는 어떤 멀티패스가 하기에 보다 상세히 서술되는 다이버시티를 달성하도록 최대비조합에 유용한 지를 결정한다. 그 후, DSP(4)는 데이터심볼의 파일러트심볼 지원 QPSK 복조 및 복구를 위하여 데이터 포스트 처리기(35)(도 3)에서 심볼 처리기(411 내지 418, 도 4)에 최적의 멀티패스를 보낸다.

도 8은 본 발명에 따른 무선시스템의 채널에서의 데이터 포스트 프로세싱, 특히, 접속채널 및 트래픽채널에서의 데이터 포스트 프로세싱을 예시하는 다이어그램이다. 접속채널 또는 트래픽채널의 데이터모드에 있어서, 데이터심볼은 기본 디스프레딩속도인 1단 데이터속도에서 프로세스된다. 기본 디스프레딩속도는 심볼당 4개 또는 8 칩일 수 있다. 데이터심볼은 유지채널에서 전송되지 않는다.

DSP(4)(도 3)의 모드 컨드롤러(41)가 접속채널에서 데이터모드를 나타내므로, 데이터심볼은 1단 속도에서 프로세스된다. 상관값이라고 하는 4개의 PN, 즉 IrxIref, QrxIref, QrxQref 및 IrxQref는 다중화기(811, 812, 813, 814)를 포함하는 윈도우 처리기(43)(도 8 및 도 4)로 각각 입력된다. 윈도우 처리기(43)는 AFRAM(61, 63) 및 파일러트 포스트 처리기(33)로부터 파일러트심볼 추정과 함께 수신된 상관값 IrxIref, QrxIref, QrxQref 및 IrxQref의 복소 디로테이션(de-rotation) 또는 곱셈을 수행한다. IrxIref 및 QrxQref는 AFRAM-필터링된 동위상 성분 I(예를 들어, AFRAM(61)으로부터 출력된 Pcos 81)와 곱해지고, QrxIref 및 IrxQref은 AFRAM-필터링된 직교위상 성분 Q(예를 들어, AFRAM(63)으로부터 출력된 Psin 83)와 곱해진다. 본 명세서의 도 7 및 도 7a에 서술한 바와 같이, 64-칩 윈도우에서 파일러트 검색 프로세싱에 기초한 멀티패스 선택을 위하여, 성분의 디로테이션 또는 곱셈 후, 결과는 윈도우 선택유닛(801, 802, 803, 804)에서 각각 입력된다. 상기 파일러트심볼 지원된 복조 프로세스는 QPSK 신호 집합(constellation)으로 로테이션되는 QPSK 출력을 생성한다. 윈도우 처리기를 갖는 게이트 어레이는 상관필터코어의 출력을 수신하고, 각각의 8개의 칩 심볼에 대한 모든 상관레그에 대한 복소수 곱셈기를 사용하여 위상-보상된 출력을 생성한다.

상관코어의 시간 다중화 구조로 인하여, 각각의 1단 데이터 심볼과 연계된 상관값의 64 칩은 적절한 순서로 있지 않고, 적절하게 순서화된 데이터 심볼을 산출하도록 시간 디멀티플렉싱을 요구한다. 회로(801, 802, 803, 804)에서 윈도우 선택을 완료함에 따라, 4개의 실수 상관은 합산기(821 및 823)에서 I 및 Q로 조합되고 DEMUX(45)에서 디멀티플렉싱된다.

디멀티플렉싱 후, DEMUX(45)는 회로(831, 833)에서 대응하는 심볼 처리기로 각각의 1단 데이터심볼에 대하여 상관레그의 64 칩을 출력한다. 8개의 심볼 처리기(회로(831, 833)에서 411 내지 418)가 있으며, 본 명세서의 도 4 및 도 5에서 서술된, 각각의 1단 데이터심볼에 대한 그 각각은 8개의 위상의 8 칩 상관 프로세스중에 CF 코어(31)에 의하여 생성된다. 하나의 유닛(833)의 심볼 처리기(411 내지 418)는 최대 3개의 멀티패스와 연관된 상관레그의 DSP 프로그래밍 가능한 수를 취하고, 3개의 출력을 형성하도록 상관레그를 합산한다. 3개의 모든 멀티패스에 대하여 낮은 인덱스(하한 1, 2 및/또는 3) 및 높은 인덱스(상한 1, 2 및/또는 3)는 어떤 상관래그가 3개의 출력을 형성하는 데 사용되는 지를 결정한다. 또한, DSP(4)는 2단 및 3단 데이터심볼을 제공하도록 1단 데이터심볼의 적분을 수행한다. 이것은 1개의 2단 데이터심볼을 산출하도록 4개의 1단 데이터심볼을 합산하고, 1개의 3단 데이터심볼을 산출하도록 16개의 1단 데이터심볼을 합산함으로써 달성된다. 그 후, DSP(4)는 신호 다이버시티를 위하여 단일 출력으로 조합하기 위해 3개의 출력을 사용한다.

도 8을 다시 참조하면, DSP(4)는 전압신호를 산출하도록 절대값의 제곱근을 취하여 심볼 처리기의 출력을 정규화하는 (데이터 포스트 처리기(36)내의) 데이터심볼의 포스트 프로세싱을 부가로 제공한다. 상기 정규화는 복소 디로테이션 또는 곱셈이 신호 파워의 유닛에서 파일러트심볼의 수신된 파워(또는 신호 대 잡음비, 멀티패스 폭)에 기초하여 수행되었기 때문에 필요하다. 3개의 출력의 최대비조합(MRC)에 따라 조합하는 적절한 다이버시티를 생성하기 위해서, 정규화는 전압 신호를 산출하는 데 요구된다. (수신된 파워의 크기를 나타내는) 절대값은 회로 (841, 843)에서 취해진다. 그런 후, 절대값 회로(841, 843)으로부터 신호의 제곱근은 제곱근 회로 단계(851, 853)에서 발생된다. 다음, 제곱근 회로(851, 853)의 출력은 각각 분주기(861) 및 분주기(863)에서 스케일된다. 본 명세서에서 서술된 바와 같은 MRC를 사용하면, 3개의 출력은 I 및 Q 성분의 각각에 대하여 1개의 출력을 얻도록 합산회로(871, 873)에서 조합된다.

다이버시티의 또 다른 종류는 공간 다이버시티이고, 여기서 다중안테나는 데이터신호들을 조합하거나 선택하는 데 필요한 다이버시티를 제공하는 동일한 데이 터신호를 전송하기 위한 송신기 또는 수신기에 제공된다. 공간 다이버시티는 무선시스템내의 각각의 안테나 수신기에서 본 발명에 따른 동일한 상관필터 설계를 제공함으로써 달성된다.

도 9는 본 발명에 따른 방법의 실시예를 예시하는 흐름도이다. 상기 방법은 단일한 공통의 상관필터(CF)를 사용하는 무선 CDMA 시스템에서 수행된다. 상기 시스템은 상이한 데이터속도와 복수의 채널을 가지며, 본 명세서의 도 2와 연관하여 서술된 바와 같이, 정보(예를 들어, 파일러트 또는 데이터심볼 또는 둘 다)가 1단, 2단 및 3단 속도로 전송되는 상기 채널은 접속채널, 유지채널, 및 트래픽채널을 포함한다. 정보를 전송하는 데이터속도는 디지털 신호 프로세싱(DSP)에 의하여 프로그램가능하다. 방법을 개시하기 위하여, PN 코드(또는 직교 코드, 왈시 코드)와 같은 사용자 고유 코드는 무선시스템의 채널에 송신되고 있는 정보에 적용된다(단계(93)). 단계(94)에서, 정보는 채널 중의 임의의 하나에서 QPSK 변조되고 전송된다. 전송된 정보는 무선시스템의 상관필터(CF)의 시간 다중화를 사용하여 기본 디스프레딩속도(즉, 1단 속도)에서 상관된다(단계 (95)). 기본 디스프레딩속도는 심볼당 4개 또는 8 칩일 수 있다. 그런 후, 상관된 정보는 디멀티플렉싱되고(단계 96), QPSK 복조된다(단계 97). 본 명세서의 도 4와 연관지어 서술한 바와 같이, 복조된 정보는 2단 및 3단 속도를 달성하도록 1단 속도의 적절한 정수 배수에서 합산된다. 본 명세서의 도 7 및 도 7a에서 서술된 바와 같이, 정보의 멀티패스 응답의 (수신된 파워, 신호 대 잡음비 또는 멀티패스 폭에 관한) 1이상의 신호성분은 최적의 정보 복구를 위한 시간구간 또는 윈도우에서 선택된다. 또한 선택하는 단 계는 미리 프로그램된 타임 얼라인먼트에 따라 구현될 수 있다. 더욱이, 단계(99)에서, 복조된 정보로부터의 3개의 출력은 도 8과 관련하여 서술된 시간 다이버시티용으로 제공되고 조합될 수 있다. 본 명세서에서 서술된 본 발명에 따른 모든 프로세스단계는 다중 데이터속도를 갖는 수신된 정보를 프로세싱하는 상관자 또는 상관필터를 추가할 필요없이 단일의, 공통의 상관필터(CF)를 사용하여 바람직하게 달성된다.

본 발명이 바람직한 실시예를 참조로 상세히 도시되고 서술되었을 지라도, 상기 실시예는 있는 그대로 또는 본 명세서에 개시된 정확한 형식으로 본 발명을 제한해서는 아니된다. 당업자라면, 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 세부적으로 다양한 변경이 가능함을 이해할 것이다. 이와 유사하게, 본 병세서에 서술된 어떠한 프로세스 단계라도, 실질적으로 동일한 결과를 달성하기 위해서 다른 단계와 대체될 수 있다. 이러한 변경은 다음의 청구항에 정의된 본 발명의 범위내에 모두 포괄된다.

이하, 다음의 첨부한 도면과 관련하여, 단지 예시로서의 바람직한 실시예의 상세한 설명을 참조하여 본 발명의 상기 및 다른 특징, 형태 및 장점을 더욱 분명히 한다.

도 1은 본 발명에 따른 역방향링크에서 송신기 및 수신기를 개략 도시한 도면,

도 2는 본 발명에 따른 실시예에서 여러 채널로 전송되고 있는 데이터/파일러트 심볼의 프레임의 구조를 도시한 도면,

도 3은 본 발명에 따른 상관필터(CF)를 형성하는 필드 프로그래머블 게이트어레이(FPGA)를 구비한 수신기를 도시한 도면,

도 4는 본 발명에 따른 무선시스템내 모든 채널에 대한 상관 필터(CF) 코어를 형성하는 필드 프로그래머블 게이트어레이의 예를 도시한 도면,

도 5는 본 발명에 따른 의사랜덤노이즈(PN) 코드를 구비한 8-칩 상관의 예를 도시한 도면,

도 6은 본 발명에 따른 무선시스템의 실시예에서 모든 채널의 파일러트 포스트 프로세싱을 도시한 도면,

도 6a는 본 발명에 따른 실시예에서 3개의 상이한 데이터속도에 대한 AFRAM(accumulating filtering random access memory) 및 MAFRAM(magnitude accumulating filtering random access memory)의 게인계수(gain coefficient) 세팅을 도시한 도면,

도 6b는 본 발명에 따른 AFRAM 및 MAFRAM의 실시예의 기본 구조를 도시한 도면,

도 7은 본 발명에 따른 멀티패스 응답피크의 멀티패스 검색처리를 도시한 도면,

도 7a는 본 발명에 따른 멀티패스 응답피크의 멀티패스 검색처리의 방법의 실시예를 도시한 흐름도,

도 8은 본 발명에 따른 무선시스템의 채널에서 데이터 포스트프로세싱을 도시한 도면,

도 9는 본 발명에 따른 QPSK 변조의 방법의 실시예를 도시한 흐름도이다.

Claims

무선 통신에서 사용하기 위한 장치에 있어서,

복수의 무선 채널을 역확산(despread)시키도록 구성된 공통 상관 필터(CF, correlation filter);

수신 신호에 관련된 의사랜덤 노이즈(PN) 코드의 PN 기준(reference)을 생성하도록 구성된 PN 코드 생성기;

복수의 미리결정된 구간 동안 복수의 칩을 유지하도록 구성된 버퍼;

상기 복수의 칩을 상기 버퍼에 로드하도록 구성된 멀티플렉서;

파일럿 포스트 처리 채널 추정을 이용하여 상기 수신 신호의 위상 디로테이션(de-rotation)을 수행하도록 구성된 윈도우 처리기;

상기 윈도우 처리기의 출력으로부터 적절한 멀티패스를 선택하도록 구성된 심볼 처리기; 및

상기 윈도우 처리기 및 상기 상관 필터의 출력을 취하고, 각각의 기본 칩핑 레이트 심볼에 대하여 상관 래그(lag)의 칩을 생성하며, 생성된 칩을 대응하는 심볼 처리기에 라우트(route)하도록 구성되는 디멀티플렉서

를 포함하는 무선 통신에서 사용하기 위한 장치.
제1항에 있어서, 상기 상관 필터는 데이터 손실 없이 복수의 상관 래그로 멀티칩 복소 상관(complex correlation)을 수행하도록 구성되는 것인, 무선 통신에서 사용하기 위한 장치.
제2항에 있어서, 상기 상관 필터는 대응하는 메시지를 생성하기 위해 수신 신호 및 관련 PN 코드를 이용하여 상기 복수의 상관 래그 각각에 대하여 멀티칩 복소 상관을 수행하도록 구성되는 것인, 무선 통신에서 사용하기 위한 장치.