KR20090072215A - Manufacturing method of semiconductor device - Google Patents

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Abstract

A manufacturing method of a semiconductor device is provided to minimize damage to an interlayer insulation film by reducing an electrical-chemical stress applied to the interlayer insulation film during a flattening process. An interlayer insulation film(105) is formed on a semiconductor substrate(101). A damascene pattern(107) is formed on the interlayer insulation film by etching the interlayer insulation film. A conductive film(113a) is formed on the interlayer insulation film in order to fill the damascene pattern. A flattening process is performed by applying a voltage of a pulse type in order to leave the conductive film inside the damascene pattern. In the flattening process, an electrochemical-mechanical polishing method is used. The voltage of the pulse type of 0.5V and 2.5V is repetitively applied.

Description

반도체 소자의 제조 방법{Manufacturing method of semiconductor device}Manufacturing method of semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다마신 패턴 내부에 배선을 형성하는 과정에서 층간 절연막이 손상되는 것을 최소화한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which damage to an interlayer insulating film is minimized in the process of forming wiring in a damascene pattern.

반도체 소자는 고집적화를 위해 배선들이 다수의 층으로 적층된 구조로 형성된다. 각 층의 배선들은 층간 절연막을 사이에 두고 격리되어 서로 절연된다. 이때, 각 배선들은 층간 절연막에 형성된 다마신 패턴 등을 포함하는 다마신 패턴 내부에 채워지도록 형성된다.The semiconductor device is formed in a structure in which wirings are stacked in a plurality of layers for high integration. Wiring of each layer is insulated from each other with an interlayer insulating film interposed therebetween. At this time, each of the wirings is formed to be filled in the damascene pattern including the damascene pattern formed on the interlayer insulating film.

다마신 패턴 내부에 배선을 형성하는 방법에 대해 보다 상세히 설명하면, 먼저 하부 배선을 포함한 반도체 기판상에 층간 절연막을 형성한다. 이 후, 층간 절연막 상에 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴 사이의 노출된 층간 절연막을 식각하여 다마신 패턴을 형성한다. 다마신 패턴 형성 후, 포토레지스트 패턴은 제거되고 다마신 패턴을 채우도록 도전성 금속이 층간 절연막 상에 형성된다. 이 후, 층간 절연막의 상부가 노출되도록 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, "CMP"라 함) 공정을 통해 도전성 금속의 일부를 제거한다. 이에 따라 다마신 패턴 내부에만 도전성 금속이 남아 금속 배선이 형성되고, 각 다마신 패턴에 형성된 금속 배선이 전기적으로 격리된다.Referring to the method of forming the wiring inside the damascene pattern in more detail, first, an interlayer insulating film is formed on the semiconductor substrate including the lower wiring. Thereafter, after forming the photoresist pattern on the interlayer insulating film by a photolithography process, the exposed interlayer insulating film between the photoresist patterns is etched to form a damascene pattern. After the damascene pattern is formed, the photoresist pattern is removed and a conductive metal is formed on the interlayer insulating film to fill the damascene pattern. Thereafter, a portion of the conductive metal is removed through a chemical mechanical polishing (hereinafter, referred to as "CMP") process so that the upper portion of the interlayer insulating film is exposed. As a result, the conductive metal remains only in the damascene pattern to form metal wiring, and the metal wiring formed in each damascene pattern is electrically isolated.

상술한 바와 같이 금속 배선 형성시 CMP 공정을 통해 일부 도전성 금속이 제거되는데, CMP 공정 진행시 가해지는 기계적 강도에 의해 층간 절연막에 크랙(crack) 등의 손상이 발생한다. 이러한 층간 절연막의 손상은 반도체 소자의 고집적화에 따라 배선 간 거리가 가까워지면서 발생하는 RC지연을 감소시키기 위해 저유전율의 층간 절연막을 적용할수록 심해진다. 층간 절연막이 손상되면, 반도체 소자의 특성 및 신뢰성이 저하되므로 층간 절연막의 손상을 최소화할 수 있는 반도체 소자의 제조 방법이 요구된다. As described above, some conductive metals are removed through the CMP process when the metal lines are formed, and damage such as cracks occurs in the interlayer insulating layer due to mechanical strength applied during the CMP process. The damage of the interlayer insulating film is aggravated by the application of the low dielectric constant interlayer insulating film in order to reduce the RC delay which occurs as the distance between wirings increases as the semiconductor device becomes more integrated. If the interlayer insulating film is damaged, the characteristics and reliability of the semiconductor device are deteriorated, so a method of manufacturing a semiconductor device capable of minimizing damage to the interlayer insulating film is required.

본 발명에 따른 반도체 소자의 제조 방법은 다마신 패턴 내부에 배선을 형성하는 과정에서 층간 절연막이 손상되는 것을 최소화할 수 있다.The method of manufacturing a semiconductor device according to the present invention can minimize damage to the interlayer insulating film in the process of forming the wiring inside the damascene pattern.

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 층간 절연막을 형성하는 단계; 층간 절연막을 식각하여 층간 절연막에 다마신 패턴을 형성하는 단계; 다마신 패턴이 채워지되도록 층간 절연막 상에 도전막을 형성하는 단계; 및 도전막이 다마신 패턴 내에만 잔류되도록 펄스 형태의 전압을 인가하여 평탄화 공정을 실시하는 단계를 포함한다.A method of manufacturing a semiconductor device according to the present invention includes forming an interlayer insulating film on a semiconductor substrate; Etching the interlayer insulating film to form a damascene pattern in the interlayer insulating film; Forming a conductive film on the interlayer insulating film to fill the damascene pattern; And performing a planarization process by applying a voltage in the form of a pulse so that the conductive film remains only in the damascene pattern.

평탄화 공정을 실시하는 단계는 전기 화학 기계적 연마(Electrochemical Mechanical Polishing : ECMP) 방법을 포함한다.The step of carrying out the planarization process includes an electrochemical mechanical polishing (ECMP) method.

평탄화 공정을 실시하기 전에, 도전막이 평탄화되면서 도전막의 두께가 얇아지도록 화학적 기계적 연마 공정을 실시하는 단계를 더 포함한다.Before performing the planarization process, the method may further include performing a chemical mechanical polishing process so that the thickness of the conductive film is reduced while the conductive film is planarized.

화학적 기계적 연마 공정은 층간 절연막의 돌출부 상에 도전막의 두께가 1000Å이 되는 시점까지 실시된다.The chemical mechanical polishing process is performed until the thickness of the conductive film is 1000 kPa on the protrusions of the interlayer insulating film.

펄스 형태의 전압은 2.5V와 0.5V가 반복적으로 인가되어 형성된다.Pulse-type voltage is formed by repeatedly applying 2.5V and 0.5V.

평탄화 공정을 실시하는 동안 펄스 형태의 전압의 주기가 증가한다.During the planarization process, the period of the voltage in the form of a pulse increases.

도전막을 형성하는 단계 이전에, 층간 절연막의 표면에 베리어막을 형성하는 단계를 더 포함하고, 베리어막이 노출되는 시점에서 펄스 형태의 전압의 주기가 증가한다.Prior to forming the conductive film, the method further includes forming a barrier film on the surface of the interlayer insulating film, and the period of the voltage in the form of a pulse increases when the barrier film is exposed.

펄스 형태의 전압은 제1 전압과 제1 전압보다 낮은 제2 전압이 반복되어 형성되고, 펄스 형태의 주기는 제2 전압의 인가 시간을 길게하여 증가된다.The pulse type voltage is formed by repeating the first voltage and the second voltage lower than the first voltage, and the period of the pulse type is increased by lengthening the application time of the second voltage.

평탄화 공정을 실시하는 동안 펄스 형태의 전압의 레벨이 낮아진다.During the planarization process the level of the voltage in the form of pulses is lowered.

도전막을 형성하는 단계 이전에, 층간 절연막의 표면에 베리어막을 형성하는 단계를 더 포함하고, 베리어막이 노출되는 시점에서 펄스 형태의 전압의 레벨이 낮아진다.Prior to forming the conductive film, the method further includes forming a barrier film on the surface of the interlayer insulating film, and the voltage level in the form of a pulse is lowered when the barrier film is exposed.

펄스 형태의 전압은 2.5V와 0.5V가 반복적으로 인가되는 제1 레벨의 펄스와 1.5V와 0.5V가 반복적으로 인가되는 제2 레벨의 펄스를 포함한다.The pulsed voltage includes a pulse of a first level to which 2.5V and 0.5V are repeatedly applied and a pulse of a second level to which 1.5V and 0.5V are repeatedly applied.

본 발명은 평탄화 공정 진행시 전압을 펄스 형태로 인가함으로써 층간 절연막에 가해지는 전기 화학적 스트레스를 줄여 층간 절연막의 손상을 최소화할 수 있다. 결과적으로 본 발명은 층간 절연막으로 스트레스 내성이 약한 유전율 2.5이하의 물질을 도입하더라도 금속 배선의 형성 공정을 안정적으로 진행할 수 있으므로 RC지연을 줄일 수 있는 반도체 소자의 수율을 향상시킬 수 있다. The present invention can minimize the damage to the interlayer insulating layer by reducing the electrochemical stress applied to the interlayer insulating layer by applying a voltage in the form of a pulse during the planarization process. As a result, the present invention can improve the yield of the semiconductor device, which can reduce the RC delay, since the formation process of the metal wiring can be stably performed even if a material having a dielectric constant of 2.5 or less having low stress resistance is introduced into the interlayer insulating film.

또한 본 발명은 평탄화 공정 진행시 CMP공정에 비해 작은 연마 압력으로 연마하는 ECMP공정을 이용함으로써 층간 절연막에 가해지는 스트레스를 더욱 줄일 수 있다.In addition, the present invention can further reduce the stress applied to the interlayer insulating film by using the ECMP process of polishing at a lower polishing pressure than the CMP process during the planarization process.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 순차적으로 나타내는 도면이다. 이하의 도면에서는 반도체 소자의 제조 방법 중 다마신 패턴 내부에 배선을 형성하는 방법에 대해서 설명한다.1A to 1F are diagrams sequentially illustrating a method of manufacturing a semiconductor device according to the present invention. In the following drawings, a method of forming a wiring inside a damascene pattern in a method of manufacturing a semiconductor device will be described.

도 1a를 참조하면, 반도체 기판(101) 상에 하부의 배선(예를 들어, 게이트 라인)(미도시)과 반도체 기판(101)을 후속 공정에서 형성되는 배선과 격리시키기 위한 층간 절연막(105)이 형성된다. 층간 절연막(105)은 후속 공정에서 형성되는 배선들 사이를 격리시키는 역할도 함께 수행한다. 이러한 층간 절연막(105)은 반도체 소자의 고집적화에 따라 배선들 사이가 가까워지면서 발생하는 RC지연을 개선하기 위해 저유전율을 가지는 절연 물질로 형성될 수 있다. 층간 절연막(105)의 유전율은 RC 지연을 개선하기 위해 2.5 이하로 제한되는 것이 바람직하고, 더욱 바람직하게는 2 내지 2.5로 제한되는 것이 바람직하다. 반도체 기판(101)과 층간 절연막(105) 사이에는 후속 공정인 다마신 패턴 형성 공정 진행시 다마신 패턴이 층간 절연막(105)을 관통하여 하부 배선 또는 반도체 기판을 노출시키는 현상을 방지 하기 위해 식각 정지막(103)이 더 형성될 수 있다. 이러한 식각 정지막(103)으로는 실리콘 질화막(Si3N4) 등이 이용된다. 여기서, 식각 정지막(103)은 다마신 패턴 형성 공정으로부터 하부 배선 또는 반도체 기판을 충분히 보호할 수 있도록 다마신 패턴의 깊이보다 두껍게 100Å 내지 1000Å의 두께로 형성되는 것이 바람직하다. 층간 절연막(105)은 다마신 패턴 형성 공정에서 제거되는 정도를 고려하여 1500Å 내지 2000Å의 두께로 형성되는 것이 바람직하다.Referring to FIG. 1A, an interlayer insulating layer 105 for isolating a lower wiring (eg, a gate line) (not shown) and a semiconductor substrate 101 from a wiring formed in a subsequent process on the semiconductor substrate 101. Is formed. The interlayer insulating film 105 also serves to isolate the wirings formed in subsequent processes. The interlayer insulating layer 105 may be formed of an insulating material having a low dielectric constant in order to improve the RC delay that occurs as the interconnections near each other according to high integration of semiconductor devices. The dielectric constant of the interlayer insulating film 105 is preferably limited to 2.5 or less in order to improve the RC delay, more preferably 2 to 2.5. An etch stop is performed between the semiconductor substrate 101 and the interlayer insulating layer 105 to prevent the damascene pattern from penetrating the interlayer insulating layer 105 and exposing the lower wiring or the semiconductor substrate during the subsequent process of forming the damascene pattern. The film 103 may be further formed. As the etch stop film 103, a silicon nitride film (Si 3 N 4 ) or the like is used. Here, the etch stop layer 103 is preferably formed to a thickness of 100 to 1000 게 thicker than the depth of the damascene pattern to sufficiently protect the lower wiring or the semiconductor substrate from the damascene pattern forming process. The interlayer insulating film 105 is preferably formed to a thickness of 1500 kPa to 2000 kPa in consideration of the degree of removal in the damascene pattern forming process.

도 1b를 참조하면, 층간 절연막(105)에는 다수의 다마신 패턴(107)들이 형성된다. 다수의 다마신 패턴(107)은 층간 절연막(105) 상에 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성한 후, 이 포토레지스트 패턴 사이에 노출된 층간 절연막(105)을 식각함으로써 형성된다. 다마신 패턴(107)은 후속 공정에서 형성되는 막 내부에 보이드가 발생하는 것을 방지하여 갭-필(gap-fill) 특성이 향상되도록 하기 위해 언더컷 없이 수직으로 형성되는 것이 바람직하다.Referring to FIG. 1B, a plurality of damascene patterns 107 are formed in the interlayer insulating layer 105. A plurality of damascene patterns 107 are formed by forming a photoresist pattern on the interlayer insulating film 105 by a photolithography process, and then etching the interlayer insulating film 105 exposed between the photoresist patterns. The damascene pattern 107 is preferably formed vertically without undercut in order to prevent voids from occurring in the film formed in a subsequent process so that a gap-fill property is improved.

도 1c를 참조하면, 다마신 패턴(107)를 포함하는 층간 절연막(105)의 표면에 베리어막(109)이 더 형성될 수 있다. 베리어막(109)은 후속 공정에서 형성될 도전층에 포함된 이온이 층간 절연막(105)으로 확산되어 반도체 소자의 전기적 특성을 저하시키는 것을 방지하기 위해 형성한다. 저저항 배선을 위해 후속 공정에서 형성될 도전층이 구리를 포함하는 경우 베리어막(109)은 탄탈륨 질화막(TaN)(109a) 및 탄탈륨막(Ta)(109b) 중 적어도 어느 하나를 포함하는 단일층 또는 이중층으로 형성될 수 있다. 이러한 베리어막(109)은 PVD(Physical Vapor Deposition) 방법 또는 ALD(Atomic Layer Deposition) 방법으로 증착한다. 이 때 증착되는 베리어막(109)의 두께는 다마신 패턴(107)의 종횡비(Aspect ratio)를 확보함과 아울러 후속 공정에서 형성되는 도전층에 포함된 금속 이온이 확산되는 것을 방지하기 위해 20Å 내지 50Å로 형성되는 것이 바람직하다. 탄탈륨 질화막(109a)을 포함하는 베리어막(109)은 금속 이온이 확산되는 것을 방지하는 특성을 유지하기 위해 220μΩ·㎝ 의 저항률(resistivity)과, 15g/㎤의 밀도로 증착된다.Referring to FIG. 1C, a barrier layer 109 may be further formed on the surface of the interlayer insulating layer 105 including the damascene pattern 107. The barrier film 109 is formed to prevent ions contained in the conductive layer to be formed in a subsequent process from being diffused into the interlayer insulating film 105 to degrade electrical characteristics of the semiconductor device. When the conductive layer to be formed in a subsequent process for low resistance wiring includes copper, the barrier film 109 is a single layer including at least one of tantalum nitride film (TaN) 109a and tantalum film (Ta) 109b. Or it may be formed of a double layer. The barrier film 109 is deposited by a physical vapor deposition (PVD) method or an atomic layer deposition (ALD) method. At this time, the thickness of the barrier layer 109 deposited is 20 kPa to in order to secure an aspect ratio of the damascene pattern 107 and to prevent metal ions contained in the conductive layer formed in a subsequent process from being diffused. It is preferable that it is formed to 50 mV. The barrier film 109 including the tantalum nitride film 109a is deposited with a resistivity of 220 µΩ · cm and a density of 15 g / cm 3 to maintain the property of preventing the diffusion of metal ions.

도 1d를 참조하면, 베리어막(109) 상에 도전층(113)이 형성된다. 도전층(113)으로는 저저항을 가지는 구리 등의 금속이 이용된다. 이하에서는 설명의 편의를 위해 도전층(113)으로 구리를 이용한 경우를 예로 들어 설명한다. 도전층(113)은 전기 도금방식(electroplating)을 이용하여 형성할 수 있다. 전기 도금방식을 이용한 도전층(113)의 형성 방법을 상세히 설명하면, 먼저 베리어막(109) 상에 도전층(113)을 도금하기 위한 구리 시드(seed)막(111)을 형성한다. 구리 시드막(111)은 CVD(chemical vapor deposition)방식, PVD 방식 또는 ALD방식으로 증착된다. 베리어막(109)과 구리 시드막(111)이 증착된 반도체 기판(101)을 황산 구리 등과 같이 구리 이온을 포함한 전해질 용액에 투입시키면, 베리어막(109)과 구리 시드막(111)의 전위차에 의해 구리 시드막(111) 표면에 구리막(113)이 도금된다.Referring to FIG. 1D, a conductive layer 113 is formed on the barrier film 109. As the conductive layer 113, a metal such as copper having low resistance is used. Hereinafter, a case in which copper is used as the conductive layer 113 will be described for convenience of description. The conductive layer 113 may be formed using electroplating. A method of forming the conductive layer 113 using the electroplating method will be described in detail. First, a copper seed layer 111 for plating the conductive layer 113 is formed on the barrier layer 109. The copper seed film 111 is deposited by chemical vapor deposition (CVD), PVD, or ALD. When the semiconductor substrate 101 on which the barrier film 109 and the copper seed film 111 are deposited is introduced into an electrolyte solution containing copper ions, such as copper sulfate, the potential difference between the barrier film 109 and the copper seed film 111 is determined. The copper film 113 is plated on the surface of the copper seed film 111.

시드막(111)과 베리어막(109)이 구리막(113) 도금시 전기 화학적 반응에 의해 손실되는 것을 방지하기 위해 시드막(111)과 베리어막(109)의 계면에 코발트를 확산시키는 공정이 더 실시될 수 있다. 코발트를 확산시키기 위해서는 시드 막(111)에 코발트를 포함시키거나, 구리막(113)에 코발트를 포함시킨 후 어닐링(annealing)을 실시한다. In order to prevent the seed film 111 and the barrier film 109 from being lost by the electrochemical reaction during plating of the copper film 113, a process of diffusing cobalt at an interface between the seed film 111 and the barrier film 109 is performed. May be further implemented. In order to diffuse cobalt, cobalt is included in the seed film 111 or cobalt is included in the copper film 113 and then annealed.

시드막(111)에 코발트를 포함시키기 위해서는 PVD 방식으로 시드막(111)을 증착할 때, 시드막(111)을 증착하기 위한 소스 가스에 코발트를 포함한 가스를 혼합한다. In order to include the cobalt in the seed film 111, when the seed film 111 is deposited by PVD, a gas including cobalt is mixed with a source gas for depositing the seed film 111.

구리막(113)에 코발트를 포함시키기 위해서는 구리막(113)을 증착하기 위한 전해질 용액에 황산 코발트 등 코발트를 포함하는 용액을 혼합한다.In order to include cobalt in the copper film 113, a solution containing cobalt such as cobalt sulfate is mixed with an electrolyte solution for depositing the copper film 113.

증착가스 또는 전해질 용액에 포함된 코발트는 구리막(113)의 비저항 증가를 최대한 억제하기 위해 전체 증착가스 또는 전해질 용액의 0.5wt%인 것이 바람직하다. 이에 따라 구리막(113)의 비저항 증가는 5%로 이하로 억제될 수 있다.Cobalt contained in the deposition gas or the electrolyte solution is preferably 0.5wt% of the entire deposition gas or the electrolyte solution in order to suppress the increase in the specific resistance of the copper film 113 as much as possible. Accordingly, the increase in the specific resistance of the copper film 113 can be suppressed to 5% or less.

시드막(111) 또는 구리막(113)에 포함된 코발트는 어닐링 공정 후에 시드막(111)의 표면이나, 시드막(111)과 베리어막(109)의 계면으로 확산된다. 이 때, 어닐링 공정은 시드막(111) 및 구리막(113)의 막질을 저하시키지 않기 위해 400℃ 내지 600℃ 온도에서 1시간 동안 실시된다.Cobalt included in the seed film 111 or the copper film 113 is diffused to the surface of the seed film 111 or the interface between the seed film 111 and the barrier film 109 after the annealing process. In this case, the annealing process is performed at 400 ° C. to 600 ° C. for 1 hour so as not to degrade the film quality of the seed film 111 and the copper film 113.

이와 같이 전기 도금 방식으로 구리막(113)을 형성하면, 구리막(113)은 다마신 패턴(107)의 폭이 좁은 영역에서 과증착(overburden)되고, 다마신 패턴(107)의 폭이 넓은 영역에서 낮게 증착된다. 즉, 구리막(113) 표면이 불균일하게 형성된다.When the copper film 113 is formed by the electroplating method as described above, the copper film 113 is overburden in a narrow area of the damascene pattern 107, and the width of the damascene pattern 107 is wide. Deposits low in the area. That is, the surface of the copper film 113 is unevenly formed.

도 1e를 참조하면, 불균일한 구리막(113)을 평탄화시키기 위한 제1 평탄화 공정이 실시된다. 이러한 제1 평탄화 공정은 층간 절연막(109)에 가해지는 스트레 스를 완충하여 층간 절연막(109)이 손상되는 것을 방지할 수 않도록 층간 절연막(109)이 노출되기 전에 멈춘다. 더욱 상세히 하면, 제1 평탄화 공정은 돌출부 상에 형성된 구리막(113)이 제1 두께(d1)가 될 때까지 실시된다. 제1 두께(d1)는 제1 평탄화 공정 진행시 연마 압력 등의 스트레스로부터 층간 절연막(109)을 보호하기 위해 1000Å인 것이 바람직하다. 제1 평탄화 공정을 통해 약 8000Å 정도의 구리막(113)을 식각해야하므로 제1 평탄화 공정은 공정 시간 단축을 위해 비교적 큰 연마 속도(polishing rate)로 구리막(113)을 연마할 수 있는 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, "CMP"라 함) 방법으로 실시되는 것이 바람직하다. CMP 방법으로 제1 평탄화 공정 진행시, 층간 절연막(109)의 손상을 방지하기 위해 연마 압력은 1.5psi인 것이 바람직하고, 연마 패드의 회전 속도는 70rpm으로 제어되는 것이 바람직하다. 이와 같이 CMP 방법을 이용한 제1 평탄화 공정은 공정시간을 단축하기 위해 실시되는 것이므로 CMP 방법을 이용한 제1 평탄화 공정을 거치지 않고 후술할 제2 평탄화 공정이 실시될 수 있다.Referring to FIG. 1E, a first planarization process is performed to planarize the nonuniform copper film 113. The first planarization process is stopped before the interlayer insulating layer 109 is exposed so that the stress applied to the interlayer insulating layer 109 can not be buffered to prevent the interlayer insulating layer 109 from being damaged. In more detail, the first planarization process is performed until the copper film 113 formed on the protrusion becomes the first thickness d1. The first thickness d1 is preferably 1000 kPa in order to protect the interlayer insulating film 109 from stress such as polishing pressure during the first planarization process. Since the copper film 113 of about 8000 kW needs to be etched through the first planarization process, the first planarization process is a chemical mechanical process capable of polishing the copper film 113 at a relatively high polishing rate to shorten the process time. It is preferably carried out by a chemical mechanical polishing (hereinafter referred to as "CMP") method. When the first planarization process is performed by the CMP method, the polishing pressure is preferably 1.5 psi, and the rotational speed of the polishing pad is controlled at 70 rpm to prevent damage to the interlayer insulating film 109. As such, since the first planarization process using the CMP method is performed to shorten the process time, the second planarization process to be described later may be performed without going through the first planarization process using the CMP method.

도 1f를 참조하면, 제2 평탄화 공정으로 층간 절연막(109)의 표면을 노출시킴으로써 다마신 패턴(107) 내부에만 금속 배선(113a)이 형성되게 한다. 각각의 금속 배선(113a)은 다마신 패턴(107) 내부에 형성되므로 층간 절연막(109)에 의해 서로 전기적으로 격리된다. 이러한 제2 평탄화 공정은 층간 절연막(109)이 노출될 때까지 실시되므로 층간 절연막(109)에 가해지는 물리적인 스트레스를 줄이기 위해 CMP공정에 비해 작은 연마 압력으로 구리막(113)을 연마하는 전기화학적 기계적 연마(Electro Chemical Mechanical Polishing : 이하, "ECMP"라 함) 방법으로 실시된 다. ECMP 방법은 CMP방법보다 평탄화가 유리하며, 산화제를 이용하지 않고 전기화학적 반응을 이용하므로 금속 배선(113a)이 부식되는 현상을 방지할 수 있다.Referring to FIG. 1F, the metal wiring 113a is formed only inside the damascene pattern 107 by exposing the surface of the interlayer insulating layer 109 by a second planarization process. Each metal wiring 113a is formed inside the damascene pattern 107 and is electrically isolated from each other by the interlayer insulating film 109. Since the second planarization process is performed until the interlayer insulating film 109 is exposed, the electrochemical polishing of the copper film 113 with a smaller polishing pressure than the CMP process is performed to reduce the physical stress applied to the interlayer insulating film 109. It is carried out by the method of electrochemical mechanical polishing (hereinafter referred to as "ECMP"). The ECMP method is advantageous in planarization than the CMP method, and it is possible to prevent the corrosion of the metal wire 113a since the electrochemical reaction is used without using an oxidizing agent.

이하에서는 ECMP 방법을 이용하여 금속 배선(113a)을 형성하는 방법에 대해 구체적으로 설명한다. Hereinafter, a method of forming the metal wiring 113a using the ECMP method will be described in detail.

먼저, 구리막(113) 형성 후, 반도체 기판(101)은 전해질 용액에 투입된다. ECMP 공정 진행시 전해질 용액은 0.05 내지 0.1 M(몰농도)의 수산화 칼륨(KOH) 또는 질산 칼륨(KNO3)에 1 내지 3 wt%의 시트르산을 포함하는 것을 이용한다. 전해질 용액에는 ECMP 방법에 의해 제거된 구리 입자 또는 구리 분자가 구리막(113)에 재증착되는 것을 방지하기 위해 암모니아와 에틸 아민을 포함하는 킬레이트제(Chelating Agent)가 더 혼합될 수 있다. 이러한 전해질 수용액에는 구리막(113)의 상대 전극(counter electrode), 및 기준전극(reference electrode)을 투입한다. 상대전극으로는 백금(Au)이 이용되고, 기준 전극으로는 은(Ag) 또는 염화은(AgCl) 중 적어도 어느 하나가 이용된다. 이 후, 상대전극과 구리막(113) 사이에 전압을 인가하면 구리막(113)이 제거된다. 이때 상대전극과 구리막(113) 사이에 인가되는 전압은 구리막(113)이 제거되는 전기 화학적 반응 속도를 제어하는 인자가 된다. 본 발명은 전기 화학적 반응을 일으키기 위해 인가되는 전압을 제어하여 공정 마진을 확보하면서 층간 절연막(107)(특히, 유전율 2.5이하의 저유전율 층간 절연막)의 손상을 최소화한다. 이하에서의 전압은 전기 화학적 반응을 일으키기 위해 상대전극과 구리막(113) 사이에 인가되는 전압을 일컫는 것이다.First, after the copper film 113 is formed, the semiconductor substrate 101 is introduced into the electrolyte solution. During the ECMP process, the electrolyte solution may include one containing 1 to 3 wt% of citric acid in 0.05 to 0.1 M (molar concentration) of potassium hydroxide (KOH) or potassium nitrate (KNO 3 ). In the electrolyte solution, a chelating agent including ammonia and ethyl amine may be further mixed in order to prevent the copper particles or copper molecules removed by the ECMP method from being redeposited on the copper film 113. The counter electrode and the reference electrode of the copper film 113 are introduced into the electrolyte solution. Platinum (Au) is used as the counter electrode, and at least one of silver (Ag) or silver chloride (AgCl) is used as the reference electrode. Thereafter, when a voltage is applied between the counter electrode and the copper film 113, the copper film 113 is removed. In this case, the voltage applied between the counter electrode and the copper film 113 becomes a factor controlling the electrochemical reaction rate at which the copper film 113 is removed. The present invention minimizes damage to the interlayer insulating film 107 (particularly, low dielectric constant interlayer insulating film having a dielectric constant of 2.5 or less) while controlling process voltage applied to cause an electrochemical reaction. Hereinafter, the voltage refers to a voltage applied between the counter electrode and the copper film 113 to cause an electrochemical reaction.

이하, 도 2 내지 도 4는 ECMP 방식으로 구리막(113) 제거시 연마 시간 등의 공정 마진을 확보하면서 층간 절연막(107)의 손상을 최소화할 수 있는 인가되는 전압의 특성을 실시예에 따라 나타내는 도면이다.2 to 4 illustrate the characteristics of the applied voltage to minimize damage to the interlayer insulating film 107 while securing a process margin such as polishing time when removing the copper film 113 by ECMP. Drawing.

도 2는 본 발명의 제1 실시예에 따른 인가 전압을 나타내는 도면이다. 도 2를 참조하면, 본 발명의 제1 실시예에 따른 전압은 제1 전압(V1) 및 제1 전압(V1)보다 낮은 제2 전압(V2)이 반복되는 펄스로 인가된다. 연마 시간을 고려하여 제1 전압(V1)은 2.5V인 것이 바람직하고 제2 전압(V2)는 0.5V인 것이 바람직하다. 이와 같이 서로 다른 전압(V1, V2)이 주기(T1)적으로 인가되면, ECMP 방식으로 구리막(113) 제거시 인가되는 낮은 제2 전압(V2)에 의해 층간 절연막(107)에 가해지는 전기 화학적 스트레스가 완화되어 층간 절연막(107)이 손상되는 것이 방지된다.2 is a diagram illustrating an applied voltage according to a first embodiment of the present invention. Referring to FIG. 2, the voltage according to the first embodiment of the present invention is applied as a pulse in which the first voltage V1 and the second voltage V2 lower than the first voltage V1 are repeated. In consideration of the polishing time, the first voltage V1 is preferably 2.5V, and the second voltage V2 is preferably 0.5V. As such, when different voltages V1 and V2 are applied periodically (T1), electricity applied to the interlayer insulating film 107 by the low second voltage V2 applied when the copper film 113 is removed by the ECMP method is applied. Chemical stress is alleviated to prevent damage to the interlayer insulating film 107.

도 3은 본 발명의 제2 실시예에 따른 인가 전압을 나타내는 도면이다. 도 3을 참조하면, 본 발명의 제2 실시예에 따른 전압은 제1 전압(V1) 및 제1 전압(V1)보다 낮은 제2 전압(V2)이 반복되는 펄스로 인가된다. 연마 시간을 고려하여 제1 전압(V1)은 2.5V인 것이 바람직하고 제2 전압(V2)는 0.5V인 것이 바람직하다. 본 발명의 제2 실시예에 따른 전압 펄스는 구리막(113)이 제거되는 동안에는 제1 주기(T1)로 인가된다. 이 후, 베리어막(109)이 노출되는 시점(A)부터 제1 주기(T1)보다 긴 제2 주기(T2)로 펄스의 주기를 증가시킨다. 제2 주기(T2)는 제2 전압(V2)이 유지되는 시간인 제2 기간(t2)을 제1 전압(V1)이 유지되는 시간인 제1 기간(t1)보다 길게 함으로써 제1 주기(T1)보다 길어지게 된다. 이에 따라 본 발명의 제2 실시예에서는 ECMP공정이 진행되는 동안 층간 절연막(107)에 가해지는 스트레스를 완충할 수 있는 두께가 줄어들더라도 베리어막(109)이 노출되는 시점(A)부터 낮은 제2 전압(V2)이 인가되는 제2 기간(t2)이 길어지므로 층간 절연막(107)에 가해지는 전기화학적 스트레스를 더욱 줄일 수 있다.3 is a diagram illustrating an applied voltage according to a second embodiment of the present invention. Referring to FIG. 3, the voltage according to the second embodiment of the present invention is applied as a pulse in which the first voltage V1 and the second voltage V2 lower than the first voltage V1 are repeated. In consideration of the polishing time, the first voltage V1 is preferably 2.5V, and the second voltage V2 is preferably 0.5V. The voltage pulse according to the second embodiment of the present invention is applied in the first period T1 while the copper film 113 is removed. Thereafter, the period of the pulse is increased from the time point A at which the barrier film 109 is exposed to the second period T2 longer than the first period T1. The second period T2 is the first period T1 by making the second period t2 that is the time when the second voltage V2 is maintained longer than the first period t1 that is the time when the first voltage V1 is maintained. Longer than). Accordingly, in the second embodiment of the present invention, even if the thickness capable of buffering the stress applied to the interlayer insulating layer 107 is reduced during the ECMP process, the second layer is lowered from the point A when the barrier layer 109 is exposed. Since the second period t2 during which the voltage V2 is applied becomes longer, the electrochemical stress applied to the interlayer insulating layer 107 may be further reduced.

도 4는 본 발명의 제3 실시예에 따른 인가 전압을 나타내는 도면이다. 도 4를 참조하면, 본 발명의 제3 실시예에 따른 전압은 베리어막(109)이 노출되는 시점(A)부터 낮은 레벨의 펄스 전압이 인가된다. 보다 상세히 설명하면, 제1 전압(V1) 및 제1 전압(V1)보다 낮은 제2 전압(V2)을 포함하는 제1 레벨의 펄스(P1)가 구리막(113)이 제거되는 동안 인가된다. 이 후, 베리어막(109)이 노출되는 시점(A)부터 제1 전압(V1)과 제2 전압(V2) 사이의 제3 전압(V3), 및 제2 전압(V2)을 포함하는 제2 레벨의 펄스(P2)가 인가된다. 이에 따라 ECMP공정이 진행되는 동안 층간 절연막(107)에 가해지는 스트레스를 완충할 수 있는 두께가 줄어들더라도 베리어막(109)이 노출되는 시점(A)부터 제1 전압(V1)보다 낮은 제3 전압(V3)이 인가되므로 층간 절연막(107)에 가해지는 전기화학적 스트레스를 더욱 줄일 수 있다. 연마 시간을 고려하여 제1 전압(V1)은 2.5V인 것이 바람직하고 제2 전압(V2)는 0.5V인 것이 바람직하고, 제3 전압(V3)은 제1 전압(V1)의 60% 수준(1.5V)인 것이 바람직하다. 이 때 제3 전압(V3)은 제2 전압(V2)보다 높으므로 연마 시간이 과도하게 연장되지 않는다.4 is a diagram illustrating an applied voltage according to a third embodiment of the present invention. Referring to FIG. 4, the pulse voltage having a low level is applied to the voltage according to the third embodiment of the present invention from the time point A at which the barrier layer 109 is exposed. In more detail, the pulse P1 of the first level including the first voltage V1 and the second voltage V2 lower than the first voltage V1 is applied while the copper film 113 is removed. Thereafter, a second voltage including a third voltage V3 between the first voltage V1 and the second voltage V2 and a second voltage V2 from a time point A at which the barrier film 109 is exposed. The level pulse P2 is applied. Accordingly, even when the thickness capable of buffering the stress applied to the interlayer insulating layer 107 decreases during the ECMP process, the third voltage lower than the first voltage V1 from the time point A at which the barrier layer 109 is exposed. Since V3 is applied, the electrochemical stress applied to the interlayer insulating film 107 can be further reduced. In consideration of the polishing time, the first voltage V1 is preferably 2.5V, the second voltage V2 is 0.5V, and the third voltage V3 is 60% of the first voltage V1 ( 1.5 V). At this time, since the third voltage V3 is higher than the second voltage V2, the polishing time is not excessively extended.

이와 같이 본 발명은 CMP공정에 비해 작은 연마 압력으로 연마하는 ECMP공정을 이용함으로써 층간 절연막(107)에 가해지는 스트레스를 줄일 수 있다. 뿐만 아니라 본 발명은 ECMP공정 진행시 전기 화학적 반응을 일으키기 위해 인가되는 전압 을 펄스 형태로 인가함으로써 층간 절연막에 가해지는 전기 화학적 스트레스를 줄여 층간 절연막(107)의 손상을 최소화할 수 있다.As described above, the present invention can reduce the stress applied to the interlayer insulating film 107 by using the ECMP process, which is polished at a smaller polishing pressure than the CMP process. In addition, the present invention can minimize the damage of the interlayer insulating film 107 by reducing the electrochemical stress applied to the interlayer insulating film by applying a voltage applied in the form of a pulse to generate an electrochemical reaction during the ECMP process.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 순차적으로 나타내는 도면.1A to 1F are views sequentially showing a method of manufacturing a semiconductor device according to the present invention.

도 2는 본 발명의 제1 실시예에 따른 전압 특성을 나타내는 도면.2 shows voltage characteristics according to a first embodiment of the present invention;

도 3은 본 발명의 제2 실시예에 따른 전압 특성을 나타내는 도면.3 is a diagram showing voltage characteristics according to a second embodiment of the present invention;

도 4는 본 발명의 제3 실시예에 따른 전압 특성을 나타내는 도면.4 is a diagram showing voltage characteristics according to a third embodiment of the present invention;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 103 : 식각 정지막101 semiconductor substrate 103 etching stop film

105 : 층간 절연막 107 : 다마신 패턴105: interlayer insulating film 107: damascene pattern

109 : 베리어막 111 : 시드막109: barrier film 111: seed film

113 : 도전막 113a : 금속 배선113: conductive film 113a: metal wiring

V1 : 제1 전압 V2 : 제2 전압V1: first voltage V2: second voltage

V3 : 제3 전압 T1 : 제1 주기V3: third voltage T1: first period

T2 : 제2 주기 t1 : 제1 기간T2: 2nd period t1: 1st period

t2 : 제2 기간 t2: second period

Claims (11)

반도체 기판 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간 절연막을 식각하여 상기 층간 절연막에 다마신 패턴을 형성하는 단계;Etching the interlayer insulating film to form a damascene pattern in the interlayer insulating film; 상기 다마신 패턴이 채워지되도록 상기 층간 절연막 상에 도전막을 형성하는 단계; 및Forming a conductive film on the interlayer insulating film to fill the damascene pattern; And 상기 도전막이 상기 다마신 패턴 내에만 잔류되도록 펄스 형태의 전압을 인가하여 평탄화 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.And applying a voltage in the form of a pulse so that the conductive film remains only in the damascene pattern. 제 1 항에 있어서,The method of claim 1, 상기 평탄화 공정을 실시하는 단계는 전기 화학 기계적 연마(Electrochemical Mechanical Polishing : ECMP) 방법을 포함하는 반도체 소자의 제조 방법.The step of performing the planarization process includes a method of manufacturing a semiconductor device comprising an electrochemical mechanical polishing (ECMP) method. 제 1 항에 있어서,The method of claim 1, 상기 평탄화 공정을 실시하기 전에,Before carrying out the planarization process, 상기 도전막이 평탄화되면서 상기 도전막의 두께가 얇아지도록 화학적 기계적 연마 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.And performing a chemical mechanical polishing process so that the thickness of the conductive film becomes thin while the conductive film is planarized. 제 3 항에 있어서,The method of claim 3, wherein 상기 화학적 기계적 연마 공정은The chemical mechanical polishing process 상기 층간 절연막의 돌출부 상에 상기 도전막의 두께가 1000Å이 되는 시점까지 실시되는 반도체 소자의 제조 방법.The manufacturing method of the semiconductor element performed on the protrusion part of the said interlayer insulation film until the thickness of the said conductive film becomes 1000 micrometers. 제 1 항에 있어서,The method of claim 1, 상기 펄스 형태의 전압은The voltage of the pulse form 2.5V와 0.5V가 반복적으로 인가되어 형성되는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device, which is formed by repeatedly applying 2.5V and 0.5V. 제 1 항에 있어서,The method of claim 1, 상기 평탄화 공정을 실시하는 동안 상기 펄스 형태의 전압의 주기가 증가하는 반도체 소자의 제조 방법.And a period of the voltage in the form of pulse increases during the planarization process. 제 6 항에 있어서,The method of claim 6, 상기 도전막을 형성하는 단계 이전에, 상기 층간 절연막의 표면에 베리어막을 형성하는 단계를 더 포함하고,Before forming the conductive film, further comprising forming a barrier film on a surface of the interlayer insulating film, 상기 베리어막이 노출되는 시점에서 상기 펄스 형태의 전압의 주기가 증가하는 반도체 소자의 제조 방법.And a period of the pulse type voltage increases when the barrier layer is exposed. 제 6 항에 있어서,The method of claim 6, 상기 펄스 형태의 전압은 제1 전압과 제1 전압보다 낮은 제2 전압이 반복되어 형성되고,The pulse-shaped voltage is formed by repeating a first voltage and a second voltage lower than the first voltage, 상기 펄스 형태의 주기는 상기 제2 전압의 인가 시간을 길게하여 증가되는 반도체 소자의 제조 방법.The period of the pulse shape is increased by increasing the application time of the second voltage. 제 1 항에 있어서,The method of claim 1, 상기 평탄화 공정을 실시하는 동안 상기 펄스 형태의 전압의 레벨이 낮아지는 반도체 소자의 제조 방법.And a level of the voltage in the form of a pulse decreases during the planarization process. 제 9 항에 있어서,The method of claim 9, 상기 도전막을 형성하는 단계 이전에, 상기 층간 절연막의 표면에 베리어막을 형성하는 단계를 더 포함하고,Before forming the conductive film, further comprising forming a barrier film on a surface of the interlayer insulating film, 상기 베리어막이 노출되는 시점에서 상기 펄스 형태의 전압의 레벨이 낮아지는 반도체 소자의 제조 방법.The semiconductor device manufacturing method of claim 2, wherein the voltage of the pulse type becomes lower when the barrier layer is exposed. 제 9 항에 있어서,The method of claim 9, 상기 펄스 형태의 전압은The voltage of the pulse form 2.5V와 0.5V가 반복적으로 인가되는 제1 레벨의 펄스와 1.5V와 0.5V가 반복적으로 인가되는 제2 레벨의 펄스를 포함하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device comprising a pulse of a first level to which 2.5V and 0.5V are repeatedly applied and a pulse of a second level to which 1.5V and 0.5V are repeatedly applied.
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