KR20090071804A - Method of manufacturing high voltage semiconductor device - Google Patents

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Abstract

A manufacturing method of a high voltage semiconductor device is provided to prevent generation of void between gate patterns by functioning as blocking about a drift injection without thickness deposition of a gate poly. A gate oxide film(40) is formed on a semiconductor substrate(10). A gate poly(50) is formed on the gate oxide film. A blocking oxide film(60) is formed on the gate poly. A mask pattern is formed on the blocking oxide film. Etching about the blocking oxide film is performed by using the mask pattern. A hard mask pattern is formed from the blocking oxide film. A gate pattern is formed by performing etching about the gate poly after using the hard mask pattern.

Description

고전압 반도체 소자 제조 방법{method of manufacturing high voltage semiconductor device}Method of manufacturing high voltage semiconductor device

본 발명은 반도체 소자에 관한 것으로서, 특히 고전압 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to a method for manufacturing a high voltage semiconductor device.

일반적으로, 디스플레이 드라이버 IC(DDI, Display Driver IC)나 플래시 메모리로 대표되는 비휘발성 반도체 소자에서는 통상 적어도 12V 이상의 전압에서 동작할 수 있는 고전압 소자를 필요로 한다.In general, nonvolatile semiconductor devices such as display driver ICs (DDIs) or flash memories generally require high voltage devices capable of operating at voltages of at least 12V or higher.

종래 기술에 따른 고전압 반도체 소자의 제조 방법을 살펴보기로 한다.A manufacturing method of a high voltage semiconductor device according to the prior art will be described.

도 1a 내지 1f는 종래 기술에 따른 고전압 반도체 소자의 제조를 설명하기 위한 공정단면도로써, 고전압 트랜지스터를 제조하는 절차를 나타낸 것이다.1A to 1F are process cross-sectional views illustrating a fabrication of a high voltage semiconductor device according to the prior art, and show a procedure of manufacturing a high voltage transistor.

고전압 반도체 소자의 분리를 위한 소자격리막(3)을 반도체기판(1)에 형성한다. 여기서, 소자격리막(3)으로 STI(Shallow Trench Isolation)을 형성한다.An isolation layer 3 for separating the high voltage semiconductor device is formed on the semiconductor substrate 1. Here, STI (Shallow Trench Isolation) is formed by the device isolation film 3.

이어 산화 공정을 실시하여, 도 1a 도시된 바와 같이, 소자격리막(3)을 포함하는 반도체기판(1) 상에 게이트 산화막(4)을 일정 두께로 형성한다.Subsequently, an oxidation process is performed to form a gate oxide film 4 on the semiconductor substrate 1 including the device isolation film 3 to a predetermined thickness, as shown in FIG. 1A.

다음에 도 1b에 도시된 바와 같이, 게이트 산화막(4) 상에 게이트 폴리(gate poly)(5)를 증착한다. 여기서, 게이트 폴리(5)는 약 4000 내지 4300Å으로 두껍게 형성된다. 이와 같이 게이트 폴리(5)를 두께를 크게 하는 것은, 후에 드리프트 영역을 형성하기 위한 이온 주입시 게이트 패턴의 하부로 드리프트 주입(drift implant)에 의해 도핑되는 것을 막기 위함이다.Next, as shown in FIG. 1B, a gate poly 5 is deposited on the gate oxide film 4. Here, the gate poly 5 is formed thick with about 4000 to 4300 kPa. The thickness of the gate poly 5 is increased in order to prevent the gate poly 5 from being doped by a drift implant below the gate pattern during ion implantation to form a drift region later.

이어 도 1c에 도시된 바와 같이, 게이트 패턴을 형성하기 위한 마스크 패턴(6)을 게이트 폴리(5) 상에 형성한다. 그리고, 그 마스크 패턴(6)을 이용한 식각과 세정을 진행하여 도 1d에 도시된 게이트 패턴(5a)을 형성한다. 도시되지는 않았지만 게이트 패턴(5a)을 포함하는 기판(1) 상에 스페이서용 절연막을 증착한 후 식각 공정을 실시하여 게이트 패턴(5a)의 양측벽에 스페이서 패턴(7)을 형성한다.Subsequently, as shown in FIG. 1C, a mask pattern 6 for forming a gate pattern is formed on the gate poly 5. Then, etching and cleaning are performed using the mask pattern 6 to form the gate pattern 5a shown in FIG. 1D. Although not shown, a spacer layer 7 is formed on both sidewalls of the gate pattern 5a by depositing an insulating film for a spacer on the substrate 1 including the gate pattern 5a and then performing an etching process.

이하에서는 양측벽 스페이서 패턴(7)을 포함하여 게이트 패턴(5a)으로 간주한다.Hereinafter, the two side wall spacer patterns 7 may be regarded as the gate pattern 5a.

이어 도 1e에 도시된 바와 같이, 게이트 패턴(5a)을 포함하는 반도체기판(1) 상부 전면에 금속전 절연막(Pre Metal Dielectric;이하, PMD)(8)를 증착한다. 이때, PMD(8) 증착은 게이트 패턴(5a) 사이에 갭필(gap-fill)하는 형식으로 진행된다. 여기서, PMD(8)의 증착 전에 고전압 소자 즉, 고전압 트랜지스터가 형성될 수 있으며, 그에 따라, 고전압 트랜지스터가 형성된 기판(1) 전면에 PMD(8)를 증착한다.Subsequently, as illustrated in FIG. 1E, a Pre Metal Dielectric (PMD) 8 is deposited on the entire upper surface of the semiconductor substrate 1 including the gate pattern 5a. At this time, the PMD 8 is deposited in a form of gap-filling between the gate patterns 5a. Here, a high voltage element, that is, a high voltage transistor, may be formed before deposition of the PMD 8, and thus, the PMD 8 is deposited on the entire surface of the substrate 1 on which the high voltage transistor is formed.

그리고, 마지막으로 PMD(8)에 대한 화학기계적 연마(Chemical Mechanical Polishing; 이하, CMP) 공정을 통해, 도 1f에 도시된 바와 같이, PMD(8)의 상부면을 평탄화한다.And finally, through the chemical mechanical polishing (CMP) process for the PMD (8), as shown in Figure 1f, the top surface of the PMD (8) is planarized.

상기와 같은 고전압 소자를 제조하는 데 있어서, 고전압 영역에는 드리프트 영역(Drift region)을 깊게 형성하기 위해 높은 에너지를 사용하여 드리프트 주입 공정을 진행한다. 그러한 이유로 상기에서 언급했듯이 게이트 폴리(5)를 두껍게 증착한다.In manufacturing the high voltage device as described above, a drift injection process is performed using high energy to deeply form a drift region in the high voltage region. For that reason, as mentioned above, the gate poly 5 is thickly deposited.

이와 같이, 게이트 폴리(5)가 두꺼워짐에 따라 게이트 패턴(5a)의 높이가 높아진다. 그런데, 높이는 높고 패턴 간의 간격은 좁은 게이트 패턴(5a)의 경우에는 종횡비(aspect ratio)가 충분하지 못하여 PMD(8) 증착시나 평탄화후 PMD(8a)에서 게이트 패턴 사이에 보이드(void)(9)가 형성된다. 즉, PMD(8) 증착시 갭필될 게이트 패턴 사이가 좁고 높이는 높은 경우에 게이트 패턴 사이에 보이드(9)가 형성된다.In this manner, as the gate poly 5 becomes thicker, the height of the gate pattern 5a becomes higher. However, in the case of the gate pattern 5a having a high height and a narrow gap between patterns, the aspect ratio is not sufficient, so that the void 9 between the gate patterns in the PMD 8a or during planarization is not sufficient. Is formed. That is, when the PMD 8 is deposited, the voids 9 are formed between the gate patterns when the gate patterns to be gap-filled are narrow and the height is high.

상기 형성된 보이드는 이후 콘택 홀(Contact hole) 간의 브리지(bridge)를 유발하여 소자 신뢰성 및 수율을 저하시킨다.The formed voids then cause bridges between contact holes to degrade device reliability and yield.

본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 높은 에너지를 사용하여 드리프트 주입 공정을 진행함에 따라 게이트 폴리를 두껍게 증착하는 경우에도, 게이트 패턴 사이에 형성될 수 있는 보이드를 억제하는데 적당한 고전압 반도체 소자 제조 방법을 제공하는 데 있다.An object of the present invention has been devised in view of the above, and high voltage suitable for suppressing voids that may be formed between gate patterns even when the gate poly is thickly deposited as the drift injection process is performed using high energy. The present invention provides a method for manufacturing a semiconductor device.

본 발명의 또다른 목적은, 고전압 반도체 소자의 제조 시 게이트 패턴 사이의 보이드 형성을 방지하도록 해주는 고전압 반도체 소자 제조 방법을 제공하는 데 있다.It is still another object of the present invention to provide a method of manufacturing a high voltage semiconductor device which prevents void formation between gate patterns in manufacturing a high voltage semiconductor device.

상기한 목적을 달성하기 위한 본 발명에 따른 고전압 반도체 소자 제조 방법의 특징은, 반도체기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 게이트 폴리를 형성하는 단계와, 상기 게이트 폴리 상에 블록킹 산화막을 형성하는 단계와, 상기 블록킹 산화막 상에 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 사용하여 상기 블록킹 산화막에 대한 식각을 진행하여, 상기 블록킹 산화막으로부터 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 사용하여 상기 게이트 폴리에 대한 식각을 진행하여, 게이트 패턴을 형성하는 단계와, 상기 하드 마스크 패턴의 제거 후 상기 게이트 패턴을 포함하는 상기 반도체기판 전면 상에 절연막을 증착하는 단계로 이루어지는 것이다.A high voltage semiconductor device manufacturing method according to the present invention for achieving the above object is, forming a gate oxide film on a semiconductor substrate, forming a gate poly on the gate oxide film, on the gate poly Forming a blocking oxide film, forming a mask pattern on the blocking oxide film, etching the blocking oxide film using the mask pattern, and forming a hard mask pattern from the blocking oxide film; Etching the gate poly using the hard mask pattern to form a gate pattern, and depositing an insulating film on the entire surface of the semiconductor substrate including the gate pattern after removing the hard mask pattern. It is done.

바람직하게, 상기 게이트 폴리를 약 2700 내지 3000Å의 두께로 형성하고, 상기 블록킹 산화막을 약 1300 내지 1600Å의 두께로 형성할 수 있다.Preferably, the gate poly may be formed to a thickness of about 2700 to 3000 kPa, and the blocking oxide layer may be formed to a thickness of about 1300 to 1600 kPa.

바람직하게, 상기 블록킹 산화막은 상기 반도체기판의 고전압 영역에 깊은 드리프트 영역을 형성하기 위한 이온 주입시 상기 게이트 패턴의 하부로 드리프트 주입이 도핑되는 것을 블록킹한다.Preferably, the blocking oxide film blocks drift implant doping under the gate pattern during ion implantation to form a deep drift region in the high voltage region of the semiconductor substrate.

본 발명에 따르면, 고전압 영역에 드리프트 영역(Drift region)을 깊게 형성하기 위해 높은 에너지를 사용하여 드리프트 주입 공정을 진행할 때, 게이트 폴리를 두껍게 증착하지 않아도 되면서도 드리프트 영역을 형성하기 위한 이온 주입시 게이트 패턴의 하부로 드리프트 주입(drift implant)에 의해 도핑되는 것을 막을 수 있다.According to the present invention, when the drift implantation process is performed using high energy to deeply form the drift region in the high voltage region, the gate pattern during ion implantation to form the drift region without having to deposit the gate poly thickly It can be prevented from being doped by a drift implant to the bottom of the.

아울러, 게이트 폴리를 두껍게 증착하지 않아도 되기 때문에, 게이트 패턴의 종횡비가 충분하다. 따라서, PMD 증착시 갭필될 게이트 패턴이 충분한 종횡비를 가지므로 게이트 패턴 사이에 보이드가 형성되지 않는다. 결국, 보이드에 의한 콘택 홀(Contact hole) 간의 브리지(bridge)를 유발하지 않으므로, 소자 신뢰성 및 수율이 향상된다.In addition, since it is not necessary to deposit the gate poly thickly, the aspect ratio of the gate pattern is sufficient. Thus, no void is formed between the gate patterns because the gate pattern to be gapfilled during PMD deposition has a sufficient aspect ratio. As a result, since a bridge between contact holes due to voids is not caused, device reliability and yield are improved.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.Hereinafter, with reference to the accompanying drawings illustrating the configuration and operation of the embodiment of the present invention, the configuration and operation of the present invention shown in the drawings and described by it will be described by at least one embodiment, By the technical spirit of the present invention described above and its core configuration and operation is not limited.

이하, 첨부한 도면을 참조하여 본 발명에 따른 고전압 반도체 소자 제조 방법의 바람직한 실시 예를 자세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of a high voltage semiconductor device manufacturing method according to the present invention.

본 발명에서는 PMD 증착시 갭필될 게이트 패턴이 충분한 종횡비를 가지지 못하는 경우에 게이트 패턴 사이에서 보이드가 발생하는 것을 방지하고자 게이트 폴리의 증착 두께를 낮추되 블록킹 역할을 하는 산화막을 더 증착한다. 그리고 그 블록킹 산화막을 하부의 게이트 폴리의 식각을 위한 하드 마스크로써 사용한다.In the present invention, if the gate pattern to be gap-filled during PMD deposition does not have a sufficient aspect ratio, an oxide film that serves as a blocking function is further deposited while lowering the deposition thickness of the gate poly to prevent voids from occurring between the gate patterns. The blocking oxide film is used as a hard mask for etching the lower gate poly.

도 2a 내지 2i는 본 발명에 따른 고전압 반도체 소자의 제조를 설명하기 위한 공정단면도로써, 일 예로 고전압 트랜지스터 제조에 관한 것이다.2A to 2I are cross-sectional views illustrating a fabrication of a high voltage semiconductor device according to the present invention. As an example, FIGS.

고전압 반도체 소자의 분리를 위한 소자격리막(30)을 반도체기판(10)에 형성한다. 여기서, 소자격리막(30)으로 STI(Shallow Trench Isolation)을 형성한다.An isolation layer 30 is formed on the semiconductor substrate 10 to separate the high voltage semiconductor device. Here, a shallow trench isolation (STI) is formed of the device isolation layer 30.

이어 산화 공정을 실시하여, 도 2a 도시된 바와 같이, 소자격리막(30)을 포함하는 반도체기판(10) 상에 게이트 산화막(40)을 일정 두께로 형성한다.Subsequently, an oxidation process is performed to form a gate oxide layer 40 on the semiconductor substrate 10 including the device isolation layer 30 to a predetermined thickness, as shown in FIG. 2A.

다음에 도 2b에 도시된 바와 같이, 게이트 산화막(40) 상에 게이트 폴리(gate poly)(50)를 증착한다. 여기서, 게이트 폴리(50)는 약 2700 내지 3000Å의 두께로 형성된다. Next, as shown in FIG. 2B, a gate poly 50 is deposited on the gate oxide film 40. Here, the gate poly 50 is formed to a thickness of about 2700 to 3000 kPa.

이어 도 2c에 도시된 바와 같이, 게이트 폴리(50) 상에 블록킹 산화막(60)을 증착한다. 여기서, 게이트 폴리(50)가 드리프트 주입(drift implant)에 의해 도핑을 막을 수 있는 임계 두께를 만족시키지 못하므로, 게이트 폴리(50)의 두께인 약 2700 내지 3000Å에 블록킹 산화막(60)의 두께를 더하여 상기 임계 두께가 되도록 한다. 따라서, 드리프트 주입(drift implant)에 의해 도핑을 막을 수 있는 임계 두께를 약 4000 내지 4300Å의 두께로 할 때, 블록킹 산화막(60)은 약 1300 내지 1600Å의 두께로 형성된다.Subsequently, as illustrated in FIG. 2C, a blocking oxide layer 60 is deposited on the gate poly 50. Here, since the gate poly 50 does not satisfy the critical thickness that can prevent doping by drift implant, the thickness of the blocking oxide film 60 is increased to about 2700 to 3000 kPa, which is the thickness of the gate poly 50. In addition, the critical thickness is achieved. Therefore, when the critical thickness at which the doping is prevented by the drift implant is set to a thickness of about 4000 to 4300 kPa, the blocking oxide film 60 is formed to a thickness of about 1300 to 1600 kPa.

한편, 후속 공정 중에는 반도체기판(10)의 고전압 영역에 깊은 드리프트 영역을 형성하기 위한 이온 주입이 진행된다. 드리프트 영역 형성을 위한 이온 주입시 고에너지를 사용하는데, 블록킹 산화막(60)은 그 이온 주입시 게이트 패턴의 하부로 드리프트 주입이 도핑되는 것을 블록킹한다.Meanwhile, during the subsequent process, ion implantation is performed to form a deep drift region in the high voltage region of the semiconductor substrate 10. High energy is used in ion implantation to form the drift region, and the blocking oxide layer 60 blocks that the drift implantation is doped under the gate pattern during the ion implantation.

상기 블록킹 산화막(60)을 증착한 후에, 도 2d에 도시된 바와 같이, 그 블록킹 산화막(60) 상에 마스크 패턴(70)을 형성한다. 상기 마스크 패턴(70)은 블록킹 산화막(60)의 식각에 사용되며, 블록킹 산화막(60)의 식각 후 패턴은 게이트 폴리(50)의 식각을 위한 하드 마스크 패턴이다. 도 2e는 마스크 패턴(70)을 사용한 블록킹 산화막(60)의 식각 진행 후 하드 마스크 패턴(60a)을 나타낸다. 물론 하드 마스크 패턴(60a)을 형성하는 과정에서 세정 공정도 추가 진행한다.After depositing the blocking oxide layer 60, as shown in FIG. 2D, a mask pattern 70 is formed on the blocking oxide layer 60. The mask pattern 70 is used to etch the blocking oxide layer 60, and a pattern after etching the blocking oxide layer 60 is a hard mask pattern for etching the gate poly 50. 2E illustrates the hard mask pattern 60a after etching of the blocking oxide layer 60 using the mask pattern 70. Of course, the cleaning process is further performed in the process of forming the hard mask pattern 60a.

이어 하드 마스크 패턴(60a)을 사용하여 게이트 폴리(50)에 대한 식각과 세정을 진행한다. 그리하여, 도 2f에 도시된 게이트 패턴(50a)을 형성한다.Subsequently, the gate poly 50 is etched and cleaned using the hard mask pattern 60a. Thus, the gate pattern 50a shown in FIG. 2F is formed.

도 2g에 도시된 바와 같이, 게이트 패턴(50a)의 형성 후에는 하드 마스크 패턴(60a)을 제거하고, 게이트 패턴(50a)을 포함하는 기판(10) 상에 스페이서용 절연막(미도시)을 증착한 후 식각 공정을 실시하여 게이트 패턴(50a)의 양측벽에 스페이서 패턴(80)을 형성한다. 이하에 언급되는 게이트 패턴(50a)은 양측벽 스페이서 패턴(80)을 포함하는 것으로 이해되어야 한다. 그리고 도 2g는 실리사이드(silicide)막 형성을 위한 금속 스퍼터링(metal sputtering) 이전이고, 프리 퍼니스 세정(pre furnace cleaning) 이후를 나타낸 것이다. 상기 금속 스퍼터링에는 금속물질로써 코발트(Co)가 사용될 수 있다. As shown in FIG. 2G, after the formation of the gate pattern 50a, the hard mask pattern 60a is removed, and an insulating film for a spacer (not shown) is deposited on the substrate 10 including the gate pattern 50a. After etching, a spacer pattern 80 is formed on both sidewalls of the gate pattern 50a. It is to be understood that the gate pattern 50a mentioned below includes both sidewall spacer patterns 80. 2G shows before metal sputtering for silicide film formation and after pre furnace cleaning. Cobalt (Co) may be used as the metal material in the metal sputtering.

이어 도 2h에 도시된 바와 같이, 게이트 패턴(50a)을 포함하는 반도체기판(10) 상부 전면에 PMD(90)를 증착한다. 이때, PMD(90) 증착은 게이트 패턴(50a) 사이에 갭필(gap-fill)하는 형식으로 진행될 수 있다. 여기서, PMD(90)의 증착 전에 상기 언급된 게이트 패턴(50a)을 포함하여 고전압 소자 즉, 고전압 트랜지스터 가 형성될 수 있으며, 그에 따라, 고전압 트랜지스터가 형성된 기판(10) 전면 상에 PMD(90)를 증착한다.Subsequently, as shown in FIG. 2H, the PMD 90 is deposited on the entire upper surface of the semiconductor substrate 10 including the gate pattern 50a. At this time, the deposition of the PMD 90 may be performed in a form of gap-filling between the gate patterns 50a. Here, a high voltage element, that is, a high voltage transistor, may be formed before the deposition of the PMD 90 by including the above-mentioned gate pattern 50a, and thus the PMD 90 may be formed on the entire surface of the substrate 10 on which the high voltage transistor is formed. Deposit.

그리고, 마지막으로 PMD(90)에 대한 CMP 공정을 통해, 도 2i에 도시된 바와 같이, PMD(90)의 상부면을 평탄화한다.And finally, through the CMP process for the PMD 90, as shown in FIG. 2I, the top surface of the PMD 90 is planarized.

상기와 같은 고전압 소자를 제조하는 데 있어서, 고전압 영역에는 드리프트 영역(Drift region)을 깊게 형성하기 위해 높은 에너지를 사용하여 드리프트 주입 공정을 진행한다. 그러나 본 발명에서는 게이트 폴리(50)를 두껍게 증착하지 않고도 드리프트 주입에 대한 블록킹 역할을 하고 이후에 제거되는 산화막을 더 사용함으로써 게이트 패턴 사이에 보이드가 형성되지 않도록 해준다.In manufacturing the high voltage device as described above, a drift injection process is performed using high energy to deeply form a drift region in the high voltage region. However, the present invention prevents voids from forming between the gate patterns by using a blocking film for drift injection and further removing an oxide film without further depositing the gate poly 50.

지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. While the preferred embodiments of the present invention have been described so far, those skilled in the art may implement the present invention in a modified form without departing from the essential characteristics of the present invention.

그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation, and the scope of the present invention is shown in the appended claims rather than the foregoing description, and all differences within the scope are equivalent to the present invention. Should be interpreted as being included in.

도 1a 내지 1f는 종래 기술에 따른 고전압 반도체 소자의 제조를 설명하기 위한 공정단면도.1A to 1F are cross-sectional views illustrating a fabrication of a high voltage semiconductor device according to the prior art.

도 2a 내지 2i는 본 발명에 따른 고전압 반도체 소자의 제조를 설명하기 위한 공정단면도.2A to 2I are process cross-sectional views illustrating the fabrication of a high voltage semiconductor device in accordance with the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 반도체기판 30 : 소자격리막10 semiconductor substrate 30 device isolation film

40 : 게이트 산화막 50 : 게이트 폴리40: gate oxide film 50: gate poly

50a : 게이트 패턴 60 : 블록킹 산화막50a: gate pattern 60: blocking oxide film

60a : 하드 마스크 패턴 70 : 마스크 패턴60a: hard mask pattern 70: mask pattern

80 : 스페이서 패턴 90 : PMD 80: spacer pattern 90: PMD

Claims (4)

반도체기판 상에 게이트 산화막을 형성하는 단계;Forming a gate oxide film on the semiconductor substrate; 상기 게이트 산화막 상에 게이트 폴리를 형성하는 단계;Forming a gate poly on the gate oxide film; 상기 게이트 폴리 상에 블록킹 산화막을 형성하는 단계;Forming a blocking oxide layer on the gate poly; 상기 블록킹 산화막 상에 마스크 패턴을 형성하는 단계;Forming a mask pattern on the blocking oxide layer; 상기 마스크 패턴을 사용하여 상기 블록킹 산화막에 대한 식각을 진행하여, 상기 블록킹 산화막으로부터 하드 마스크 패턴을 형성하는 단계;Etching the blocking oxide layer using the mask pattern to form a hard mask pattern from the blocking oxide layer; 상기 하드 마스크 패턴을 사용하여 상기 게이트 폴리에 대한 식각을 진행하여, 게이트 패턴을 형성하는 단계; 그리고Etching the gate poly using the hard mask pattern to form a gate pattern; And 상기 하드 마스크 패턴의 제거 후 상기 게이트 패턴을 포함하는 상기 반도체기판 전면 상에 절연막을 증착하는 단계로 이루어지는 것을 특징으로 하는 고전압 반도체 소자 제조 방법.And depositing an insulating film on the entire surface of the semiconductor substrate including the gate pattern after removing the hard mask pattern. 제 1 항에 있어서, 상기 게이트 폴리를 약 2700 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 고전압 반도체 소자 제조 방법.The method of claim 1, wherein the gate poly is formed to a thickness of about 2700 to 3000 kPa. 제 1 항에 있어서, 상기 블록킹 산화막을 약 1300 내지 1600Å의 두께로 형성하는 것을 특징으로 하는 고전압 반도체 소자 제조 방법.The method of claim 1, wherein the blocking oxide film is formed to a thickness of about 1300 to 1600 Å. 제 1 항에 있어서, 상기 블록킹 산화막은 상기 반도체기판의 고전압 영역에 깊은 드리프트 영역을 형성하기 위한 이온 주입시 상기 게이트 패턴의 하부로 드리프트 주입이 도핑되는 것을 블록킹하는 것을 특징으로 하는 고전압 반도체 소자 제조 방법.The method of claim 1, wherein the blocking oxide film blocks the drift implant doping under the gate pattern during ion implantation to form a deep drift region in the high voltage region of the semiconductor substrate. .
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