KR20090070987A - Method for forming sti in a semiconductor device - Google Patents

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Abstract

A method for forming a device isolating layer of a semiconductor device is provided to control a STI(Shallow Trench Isolation) leakage current by using SiF4 implant after forming an STI liner oxide layer. A pad oxide layer and a nitride(202) are deposited in an upper part of a silicon semiconductor substrate(200). A photoresist is formed in the upper part of the nitride. A liner oxide layer(204) is deposited inside the trench. The SiF4 implant(206) is deposited inside the trench. A high density plasma oxide layer(208) is deposited after the SiF4 implant is deposited. The trench is gap-filled through the HDP oxide layer.

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FORMING STI IN　 A SEMICONDUCTOR DEVICE} METHODS FOR FORMING STI IN 'A SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 소자 분리막 형성 기술에 관한 것으로서, 특히 플래시 메모리 소자의 분리영역에 STI(Shallow Trench Isolation) 공정을 적용하여 소자분리막을 형성하며, STI 형성 시 발생되는 STI 누설 전류(Leakage)를 제어하는데 적합한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation film forming technology of a semiconductor device. In particular, a device isolation film is formed by applying a shallow trench isolation (STI) process to an isolation region of a flash memory device, and an STI leakage current generated when STI is formed. A device isolation film formation method of a semiconductor device suitable for controlling.

최근 들어 반도체 소자의 대용량 고집적화 추세에 따라 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구가 활발히 진행되고 있으며, 상기 반도체 소자의 고집적화를 이룰 수 있는 핵심기술 중 하나로, 웨이퍼 상에 형성되는 수많은 반도체 소자 간을 분리하는 소자 분리막을 축소시켜 반도체 소자의 미세화 구현이 가능하도록 하는 소자 분리막 축소 기술이 크게 주목받고 있다. Recently, according to the trend of high-capacity and high-density integration of semiconductor devices, research on memory cells based on microprocessing technology, which is doubled for each generation, is being actively conducted, and is one of the key technologies for achieving high integration of semiconductor devices. A technology for reducing device isolation films that enable miniaturization of semiconductor devices by reducing device isolation films separating a large number of semiconductor devices to be formed has been greatly attracting attention.

이에 STI(Shallow Trench Isolation) 공정은 반도체 소자의 미세화 구현을 위한 최근의 소자분리기술로, 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 상기 트렌치에 화학기상증착법(Chemical Vapor Deposition: CVD)으로 산화막을 증착한 후, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 불 필요한 산화막을 식각하여 소자 분리막을 형성하는 기술을 말하며, 종래 반도체 기판 상에 두꺼운 산화막을 선택적으로 성장시켜 소자 분리막을 형성하는 로커스(Local Oxidation of Silicon: LOCOS) 기술에 있어서 소자 분리막의 측면확산 및 버즈비크(Bird's beak)에 의한 소자 분리영역 폭 감소의 문제점을 개선시키는 효과로 인해 현재 널리 사용되고 있는 기술이다. The shallow trench isolation (STI) process is a recent device isolation technology for miniaturization of semiconductor devices. A trench having a predetermined depth is formed on a semiconductor substrate and an oxide film is deposited on the trench by chemical vapor deposition (CVD). After deposition, a chemical mechanical polishing (CMP) process is used to etch an unnecessary oxide film to form a device isolation layer, and a conventional locus to selectively grow a thick oxide film on the semiconductor substrate to form a device isolation film ( In the Local Oxidation of Silicon (LOCOS) technology, it is widely used due to the effect of improving the side diffusion of the device isolation layer and reducing the width of the device isolation region due to Bird's beak.

이하 도면을 참조하여 상세히 설명하도록 한다. Hereinafter, with reference to the drawings will be described in detail.

도 1은 종래 기술에 따른 플래시 메모리 소자의 STI 형성 방식을 도시한 단면도이다. 1 is a cross-sectional view illustrating an STI forming method of a flash memory device according to the related art.

도 1을 참조하면, 실리콘 반도체 기판(100) 상부에 패드 산화막(미도시)과 나이트 라이드(Nitride)(102)를 증착시킨다. 이어 나이트 라이드(102) 상부에 포토레지스트를 형성시키고, STI 공정을 위해 식각하여야할 반도체 기판(100)상의 해당 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝 시킨 후, 패터닝된 해당 위치에 드러난 반도체 기판(100)을 식각하여 소자 분리막 형성을 위한 트렌치(Trench)를 형성시킨다. Referring to FIG. 1, a pad oxide layer (not shown) and nitride 102 are deposited on a silicon semiconductor substrate 100. Then, a photoresist is formed on the nitride 102 and the photoresist deposited at a corresponding position on the semiconductor substrate 100 to be etched for the STI process is patterned through a photolithography process and an etching process and then patterned. The semiconductor substrate 100 exposed to the position is etched to form a trench for forming an isolation layer.

그리고 트렌치 내에 라이너 산화막(106)을 증착하고, 고밀도 플라즈마(High Density Plasma, 이하 HDP라 한다) 공정을 통하여 HDP 산화막(104)을 증착한다. HDP 산화막(104)은 트렌치 내부를 완전히 갭필(gap fill)할 수 있는 절연 물질이 될 수 있으며, 이후, CMP 공정 및 식각 공정을 수행하여 소자 분리막을 형성하게 된다. The liner oxide layer 106 is deposited in the trench, and the HDP oxide layer 104 is deposited through a high density plasma (HDP) process. The HDP oxide layer 104 may be an insulating material capable of completely gap filling the inside of the trench, and then, a CMP process and an etching process are performed to form an isolation layer.

상기한 바와 같이 동작하는 종래 기술에 의한 플래시 메모리 소자의 STI 형성 방식에 있어서는, STI를 형성하고, 이후 공정의 히트 사이클(Heat Cycle)에 의해 STI 갭막(Gap Film)과의 압력(stress) 차이가 누적되어 STI 측벽에 디스로케이션(Dislocation)이 발생하여 누설 전류(Leakage)로 인한 DC Fail을 유발하게 되는 문제점이 있었다. In the STI formation method of the flash memory device according to the prior art operating as described above, the STI is formed, and the stress difference with the STI gap film is changed by the heat cycle of the subsequent process. There is a problem that the accumulation occurs in the STI sidewall (Dislocation) to cause a DC Fail due to leakage current (Leakage).

이에 본 발명은, 반도체 소자의 분리영역에 STI 공정을 적용하여 소자분리막을 형성하며, STI 형성 시 발생되는 STI 누설 전류를 제어할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다. Accordingly, the present invention provides a device isolation film forming method of a semiconductor device capable of forming an isolation film by applying an STI process to the isolation region of the semiconductor device, and controlling the STI leakage current generated when the STI is formed.

또한 본 발명은, 반도체 소자의 STI 형성 시 STI 라이너 산화막 형성 후 SiF4 임플란트를 이용함으로써, 발생되는 STI 누설 전류를 제어할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다. In another aspect, the present invention provides a method for forming a device isolation layer of a semiconductor device capable of controlling the STI leakage current generated by using a SiF 4 implant after forming the STI liner oxide film when forming the STI of the semiconductor device.

본 발명의 일 실시예 방법은, 반도체 기판에 나이트라이드를 증착하고, 패터닝을 수행하여 트렌치를 형성하는 단계; 상기 형성된 트렌치의 측면 및 바닥에 라이너 산화막을 증착하는 단계; 상기 트렌치에 SiF4 이온 임플란트 공정을 수행하여 SiF4 임플란트를 증착하는 단계; 상기 임플란트 공정 이후 절연물질을 트렌치에 갭필하는 단계; 및 화학기상 증착(CMP) 공정 및 식각 공정을 수행하여 상기 나이트라 이드를 제거하여 STI를 형성하는 단계를 포함한다. In one embodiment, a method includes depositing nitride on a semiconductor substrate and performing patterning to form a trench; Depositing a liner oxide film on side and bottom of the formed trench; SiF 4 in the trench Performing an ion implant process to deposit a SiF 4 implant; Gapfilling an insulating material in the trench after the implant process; And removing the nitride to form an STI by performing a chemical vapor deposition (CMP) process and an etching process.

본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다. In the present invention, the effects obtained by the representative ones of the disclosed inventions will be briefly described as follows.

본 발명은, 반도체 소자의 DC Fail을 유발하는 STI 디스로케이션을 제어하기 위해 STI를 형성하여 라이너 산화막을 증착한 후, SiF4 임플란트를 통하여 STI 인터페이스에 비결정(Amorhpous)을 형성하여, 이후 써멀 히트 싸이클(Thermal Heat Cycle)에 의해 STI 갭필막(Gap Fill Film)의 압력을 완화하는 완충 역할 및 플루오린(Flouorine)에 의해 깨어진 실리콘 반도체 기판 본딩(Si bonding)이 마이그레이션(migration)에 영향을 주어 디스로케이션 릴리즈(Dislocation Release) 시키며, STI 누설전류를 제어할 수 있는 효과가 있다. In order to control the STI dislocation causing the DC fail of the semiconductor device, the present invention forms an STI and deposits a liner oxide layer, and then forms amorphous (Amorhpous) at the STI interface through the SiF4 implant, and then a thermal heat cycle ( The role of buffering to relieve the pressure of the STI Gap Fill Film by the thermal heat cycle and the Si bonding broken by the fluorine influences the migration and releases the dislocation. (Dislocation Release) and can control STI leakage current.

이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. Hereinafter, the operating principle of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, when it is determined that a detailed description of a known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. Terms to be described later are terms defined in consideration of functions in the present invention, and may be changed according to intentions or customs of users or operators. Therefore, the definition should be made based on the contents throughout the specification.

본 발명은 반도체 소자의 분리영역에 STI 공정을 적용하여 소자분리막을 형 성하며, STI 형성 시 STI 라이너 산화막 형성 후 SiF4 임플란트를 이용함으로써, 발생되는 STI 누설 전류(Leakage)를 제어하는 것이다. The present invention forms an isolation layer by applying the STI process to the isolation region of the semiconductor device, SiF 4 after forming the STI liner oxide film when forming the STI By using the implant, the generated STI leakage current is controlled.

도 2a 내지 2e는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 STI 형성공정을 도시한 순서도이다. 2A through 2E are flowcharts illustrating an STI forming process of a flash memory device according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 실리콘 반도체 기판(200) 상부에 패드 산화막(미도시)과 나이트 라이드(202)를 증착시킨다. 이어 나이트 라이드(202) 상부에 포토레지스트를 형성시키고, STI 공정을 위해 식각하여야할 반도체 기판(200)상의 해당 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝 시킨 후, 패터닝된 해당 위치에 드러난 반도체 기판(200)을 식각하여 소자 분리막 형성을 위한 트렌치를 형성시킨다. Referring to FIG. 2A, a pad oxide layer (not shown) and nitride 202 are deposited on the silicon semiconductor substrate 200. Then, a photoresist is formed on the nitride 202 and the photoresist deposited at a corresponding position on the semiconductor substrate 200 to be etched for the STI process is patterned through a photolithography process and an etching process, and then patterned. The semiconductor substrate 200 exposed at the position is etched to form a trench for forming an isolation layer.

그리고 도 2b에 도시한 바와 같이, STI 디스로케이션을 제어하기 위해 트렌치 내에 라이너 산화막(204)을 증착한 후, 트렌치 내에 SiF4 이온을 임플란트 시키는 공정을 수행하여 SiF4 임플란트(206)를 증착한다. 즉, 이러한 SiF4 임플란트를 통하여 STI 인터페이스에 비결정(Amorhpous)을 형성하여, 이후 히트 싸이클(Heat Cycle)에 의해 STI 갭필막(Gap Fill Film)의 압력을 완화하는 완충 역할 및 플루오린(Flouorine)에 의해 깨어진 실리콘 기판의 격자는 써멀 수행시 마이그레이션(migration)을 이동성을 높여 히트 싸이클 시 재배치에 의한 디스로케이션 릴리즈(Dislocation Release)를 하게 된다. As shown in FIG. 2B, after the liner oxide layer 204 is deposited in the trench to control the STI dislocation, the SiF 4 implant 206 is deposited by performing a process of implanting SiF 4 ions into the trench. In other words, the SiF 4 implant forms amorphous at the STI interface, and then a buffer role and fluorine (Flouorine) to relieve the pressure of the STI gap fill film by the heat cycle (Heat Cycle) The lattice of the broken silicon substrate increases the mobility during thermal performance, thereby dislocation release due to relocation during the heat cycle.

이때, SiF4 임플란트(206) 증착 조건은, 1.0E12 ~ 1.0E15 atoms/cm2, 10keV ~ 50keV이 가장 바람직하다. At this time, the SiF 4 implant 206 deposition conditions are most preferably 1.0E12 to 1.0E15 atoms / cm 2 and 10keV to 50keV.

한편, SiF4 임플란트(206)가 증착된 이후에는 도 2d에 도시한 바와 같이, HDP 공정을 수행하여 HDP 산화막(208)을 증착하고, HDP 산화막(208)을 통하여 트렌치 내부를 완전히 갭필한다. 이후, 도 2e와 같이 CMP 공정을 수행하여 나이트라이드(202) 및 패드 산화막을 제거하는 공정을 수행하여 소자 분리막을 형성하게 된다. Meanwhile, SiF 4 After the implant 206 is deposited, as shown in FIG. 2D, the HDP process is performed to deposit the HDP oxide 208, and the gap inside the trench is completely filled through the HDP oxide 208. Thereafter, as shown in FIG. 2E, the CMP process is performed to remove the nitride 202 and the pad oxide layer, thereby forming an isolation layer.

이상 설명한 바와 같이, 본 발명은 반도체 소자의 분리영역에 STI 공정을 적용하여 소자분리막을 형성하며, STI 형성 시 STI 라이너 산화막 형성 후 SiF4 임플란트를 이용함으로써, 발생되는 STI 누설 전류(Leakage)를 제어한다. As described above, the present invention forms a device isolation film by applying an STI process to the isolation region of the semiconductor device, SiF 4 after forming the STI liner oxide film when forming the STI By using the implant, the generated STI leakage is controlled.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다. Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by those equivalent to the scope of the claims.

도 1은 종래 기술에 따른 플래시 메모리 소자의 STI 형성 방식을 도시한 단면도, 1 is a cross-sectional view showing an STI forming method of a flash memory device according to the prior art;

도 2a 내지 2e는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 STI 형성공정을 도시한 순서도. 2A to 2E are flow charts illustrating an STI forming process of a flash memory device according to a preferred embodiment of the present invention.

< 도면의 주요 부분에 대한 부호 설명 > <Explanation of Signs of Major Parts of Drawings>

200 : 실리콘 기판 　　　　　　　　　　202 : 나이트 라이드막 200: silicon substrate # 202: nitride film

204 : 라이너 산화막　　　　　　　　　205 : SiF4 204: liner oxide film 205: SiF 4

206 : SiF4 임플란트　　　　　　　　　208 : HDP 산화막 206: SiF 4 Implant 208: HDP Oxide

Claims (4)

트렌치가 형성된 반도체 기판의 상기 트렌치 측면 및 바닥에 라이너 산화막을 증착하는 단계; Depositing a liner oxide on the trench side and bottom of the trenched semiconductor substrate; 상기 트렌치에 SiF4 이온 임플란트 공정을 수행하여 SiF4 임플란트를 증착하는 단계; SiF 4 in the trench SiF 4 by Ion Implant Process Depositing an implant; 상기 임플란트 공정 이후 절연물질을 트렌치에 갭필하는 단계; 및 Gapfilling an insulating material in the trench after the implant process; And 화학기상 증착(CMP) 공정 및 식각 공정을 수행하여 상기 나이트라이드를 제거하여 소자 분리막(STI)을 형성하는 단계 Forming a device isolation layer (STI) by removing the nitride by performing a chemical vapor deposition (CMP) process and an etching process 를 포함하는 반도체 소자의 소자 분리막 형성 방법. Device isolation film forming method of a semiconductor device comprising a. 제 1항에 있어서, The method of claim 1, 상기 반도체 기판 상에 패드 산화막 및 나이트라이드를 증착한 후, 패터닝하여 STI가 형성될 위치의 반도체 기판을 일정 깊이만큼 식각하여 상기 STI를 위한 트렌치를 형성하는 단계 Depositing a pad oxide layer and nitride on the semiconductor substrate, and then patterning the semiconductor substrate at a position where the STI is to be formed to a predetermined depth to form a trench for the STI; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. The device isolation film forming method of a semiconductor device further comprising. 제 1항에 있어서, The method of claim 1, 상기 절연물질은, The insulating material, 고밀도 플라즈마(HDP) 공정을 통하여 트렌치에 갭필되는 HDP 산화막인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. A method of forming an isolation layer in a semiconductor device, the method comprising: an HDP oxide film gap-filled in a trench through a high density plasma (HDP) process. 제 1항에 있어서, The method of claim 1, 상기 트렌치는, The trench, 플래시 메모리 소자의 트렌치인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. A device isolation film forming method for a semiconductor device, characterized in that it is a trench of a flash memory device.
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