KR100929640B1 - Manufacturing method of semiconductor device - Google Patents

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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 식각대상층의 표면 내에 식각 공정을 통해 공간을 형성하는 단계와, 상기 공간 내에 제1절연막을 매립하는 단계와, 상기 제1절연막의 매립시 공간 내에 발생된 보이드 부분이 오픈될 때까지 상기 제1절연막을 식각하는 단계와, 상기 오픈된 보이드 부분 내에 제2절연막을 매립하는 단계 및 상기 제2절연막이 형성된 공간이 완전히 매립되도록 상기 제2절연막 상에 제3절연막을 형성하는 단계를 포함한다.The present invention discloses a method for manufacturing a semiconductor device. The disclosed method includes forming a space through an etching process in a surface of an etching target layer, embedding a first insulating film in the space, and opening a void portion generated in the space when the first insulating film is embedded. Etching the first insulating layer until the insulating layer is buried, filling the second insulating layer in the open void portion, and forming a third insulating layer on the second insulating layer to completely fill the space in which the second insulating layer is formed. Steps.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 안정적인 소자분리막을 형성할 수 있는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of forming a stable device isolation film.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 간을 분리하는 소자분리막(Isolation layer)에도 적용되고 있다.With the advance of semiconductor technology, the speed and the high integration of a semiconductor element are progressing rapidly, and with this, the demand for refinement | miniaturization of a pattern and high precision of a pattern dimension is increasing. This requirement is also applied to an isolation layer for separating devices.

현재 대부분의 반도체 소자는 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막을 형성하고 있는데, 통상, 상기 STI 공정에서는 미세 폭의 매립(gap-fill) 특성이 우수한 고밀도 플라즈마(High Density Plasma: 이하, "HDP") 절연막을 사용하고 있다. Currently, most semiconductor devices form an isolation layer using a shallow trench isolation (STI) process. In general, in the STI process, a high-density plasma (High Density Plasma: hereinafter) having excellent fine-fill gap characteristics is provided. "HDP") insulating film is used.

그런데, 반도체 소자의 디자인 룰이 점점 감소함에 따라, 그에 대응하여 소자분리막이 형성되는 트렌치의 종횡비가 증가하게 되면서, 상기 HDP 절연막으로 트렌치 내에 보이드(void)의 생성 없이 소자분리막을 형성하는데 그 한계에 이르게 되었다.However, as the design rule of the semiconductor device is gradually reduced, the aspect ratio of the trench in which the device isolation film is formed increases, and thus the device isolation film is formed without forming voids in the trench with the HDP insulating film. It came.

이에, 매립 특성이 우수한 스핀-온(Spin-On Dielectric; 이하, "SOD")막을 사용하여 보이드의 생성 없이 소자분리막을 형성하는 공정이 진행되고 있다. Accordingly, a process of forming an isolation layer without generating voids by using a spin-on dielectric (hereinafter, referred to as a "SOD") film having excellent buried characteristics is progressing.

그런데, 상기 SOD막으로 소자분리막을 형성하는 경우에는, 상기 SOD막 물질 의 특성상 실리콘기판에 장력 스트레스(tensile stress)가 발생하는 현상이 나타나고 있다.However, when the device isolation film is formed of the SOD film, a tensile stress occurs in the silicon substrate due to the properties of the SOD film material.

이러한 현상은, 상기 실리콘기판의 뒤틀림(dislocation) 현상을 유발시키게 되고, 심하게 발생할 경우에는 실리콘기판이 갈라지는 크랙(crack) 현상까지도 유발시켜 트랜지스터의 동작에 불량을 일으킬 수 있다.Such a phenomenon may cause dislocation of the silicon substrate, and in some cases, even cracking of the silicon substrate may cause cracking, which may cause a malfunction of the transistor.

또한, 상기와 같이 실리콘기판이 SOD막에 의해 장력 스트레스를 받게 되는 경우, 문턱전압이 낮아지는 현상이 나타나게 되면서, 이로 인해, 트랜지스터의 특성 조절이 어려워질 수 있게 된다.In addition, when the silicon substrate is subjected to the tensile stress by the SOD film as described above, the phenomenon that the threshold voltage is lowered, and thus, it is difficult to control the characteristics of the transistor.

본 발명은 SOD막을 사용하는 경우에 실리콘기판에 장력 스트레스가 발생하는 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.An object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent the phenomenon that the tensile stress occurs in the silicon substrate when using the SOD film.

또한, 본 발명은 보이드의 생성 없이 소자분리막을 형성할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming an isolation layer without generating voids.

본 발명은, 식각 대상층의 표면 내에 식각 공정을 통해 공간을 형성하는 단계; 상기 공간 내에 제1절연막을 매립하는 단계; 상기 제1절연막의 매립시 공간 내 에 발생된 보이드 부분이 오픈될 때까지 상기 제1절연막을 식각하는 단계; 상기 오픈된 보이드 부분 내에 제2절연막을 매립하는 단계; 및 상기 제2절연막이 형성된 공간이 완전히 매립되도록 상기 제2절연막 상에 제3절연막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.The present invention includes forming a space through an etching process in the surface of the etching target layer; Embedding a first insulating film in the space; Etching the first insulating layer until the void portion generated in the space when the first insulating layer is buried is opened; Embedding a second insulating film in the open void portion; And forming a third insulating layer on the second insulating layer so that the space in which the second insulating layer is formed is completely filled with the second insulating layer.

여기서, 상기 식각대상층은 실리콘기판인 것을 특징으로 한다.Here, the etching target layer is characterized in that the silicon substrate.

상기 제1절연막은 HDP 절연막으로 형성하는 것을 특징으로 한다.The first insulating layer may be formed of an HDP insulating layer.

상기 제1절연막을 식각하는 단계는, 에치-백 공정으로 수행하는 것을 특징으로 한다.The etching of the first insulating layer may be performed by an etch-back process.

상기 제2절연막은 유동성 절연막으로 형성하는 것을 특징으로 한다.The second insulating film may be formed of a fluid insulating film.

상기 유동성 절연막은 SOD막인 것을 특징으로 한다.The flowable insulating film is characterized in that the SOD film.

상기 제3절연막은 HDP 절연막을 형성하는 것을 특징으로 한다.The third insulating film is characterized in that to form an HDP insulating film.

또한, 본 발명은, 실리콘기판의 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 제1절연막을 매립하는 단계; 상기 제1절연막의 매립시 트렌치 내에 발생된 보이드 부분이 오픈될 때까지 상기 제1절연막을 식각하는 단계; 상기 오픈된 보이드 부분이 매립되도록 상기 트렌치 내에 제2절연막을 매립하는 단계; 상기 보이드 부분에만 제2절연막이 잔류하도록 상기 제2절연막을 식각하는 단계; 및 상기 잔류된 제2절연막을 포함하여 상기 제1절연막 상에 상기 트렌치가 완전히 매립되도록 제3절연막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.In addition, the present invention includes forming a trench by etching the device isolation region of the silicon substrate; Embedding a first insulating layer in the trench; Etching the first insulating layer until a void portion generated in the trench is opened when the first insulating layer is buried; Embedding a second insulating layer in the trench to fill the open void portion; Etching the second insulating layer so that the second insulating layer remains only in the void portion; And forming a third insulating layer including the remaining second insulating layer to completely fill the trench on the first insulating layer.

여기서, 상기 제1절연막은 HDP 절연막으로 형성하는 것을 특징으로 한다.The first insulating layer may be formed of an HDP insulating layer.

상기 제1절연막을 식각하는 단계는, 에치-백 공정으로 수행하는 것을 특징으로 한다.The etching of the first insulating layer may be performed by an etch-back process.

상기 제2절연막은 유동성 절연막으로 형성하는 것을 특징으로 한다.The second insulating film may be formed of a fluid insulating film.

상기 유동성 절연막은 SOD막인 것을 특징으로 한다.The flowable insulating film is characterized in that the SOD film.

상기 제2절연막을 식각하는 단계는, 에치-백 공정으로 수행하는 것을 특징으로 한다.The etching of the second insulating layer may be performed by an etch-back process.

상기 제3절연막은 HDP 절연막을 형성하는 것을 특징으로 한다.The third insulating film is characterized in that to form an HDP insulating film.

본 발명은, 트렌치 내에 발생된 보이드 부분을 오픈 시킨 후, 오픈된 보이든 부분에 SOD막이 매립되므로, 상기 SOD막 부분이 실리콘기판 부분과는 닿지 않는다. In the present invention, after opening the void portion generated in the trench, the SOD film is embedded in the open void portion, so that the SOD film portion does not contact the silicon substrate portion.

따라서, 본 발명은 상기 실리콘기판의 장력 스트레스를 방지할 수 있게 되어, 이를 통해, 실리콘기판의 결정결함 및 크랙 현상을 방지할 수 있고, 그래서, 디램 동작의 불량을 개선시킬 수 있다.Accordingly, the present invention can prevent the tensile stress of the silicon substrate, thereby preventing the crystal defects and cracks of the silicon substrate, thereby improving the defect of the DRAM operation.

또한, 본 발명은 절연막을 매립하는 과정에서 보이드가 발생되어도, 상기 보이드로 인해 나타났던 현상을 방지할 수 있다.In addition, the present invention can prevent the phenomenon caused by the void even if voids are generated in the process of filling the insulating film.

본 발명은, 식각 대상층의 표면 내에 식각 공정을 통해 형성된 공간 내에 HDP 절연막으로 이루어진 제1절연막을 매립한 후, 상기 제1절연막을 에치-백하여 상기 제1절연막의 매립시 공간 내에 발생된 보이드 부분을 오픈시킨다.According to an exemplary embodiment of the present invention, after a first insulating film made of an HDP insulating film is buried in a space formed by an etching process on a surface of an etching target layer, the void part is generated in the space when the first insulating film is buried by etching back the first insulating film. Open

그런다음, 상기 오픈된 보이드 부분에 유동성 절연막인 SOD막으로 이루어진 제2절연막을 매립시킨 후, 상기 제2절연막이 형성된 상기 공간 내에 HDP 절연막으로 이루어진 제3절연막을 매립한다.Then, a second insulating film made of an SOD film, which is a fluid insulating film, is embedded in the open void portion, and then a third insulating film made of an HDP insulating film is buried in the space in which the second insulating film is formed.

이렇게 하면, 상기 공간 내에 절연막을 형성하는 과정에서 보이드가 발생하여도, 상기 보이드로 인해 나타났던 현상들을 방지할 수 있다.In this way, even if voids are generated in the process of forming the insulating film in the space, the phenomenon caused by the voids can be prevented.

바람직하게, 상기 실리콘기판과 접하는 트렌치의 표면 부분에는 HDP 절연막으로 이루어진 제1절연막과 제3절연막이 형성되도록 하고, 상기 제1절연막의 매립 과정에서 발생된 보이드 부분에는 SOD막인 제2절연막이 형성되도록 한다.Preferably, a first insulating film and a third insulating film made of an HDP insulating film are formed on the surface portion of the trench in contact with the silicon substrate, and a second insulating film, which is an SOD film, is formed on the void portion generated during the embedding of the first insulating film. do.

따라서, 본 발명은 트렌치 내에 절연막을 매립하는 과정에서 보이드가 발생하게 되어도, 상기 SOD막으로 인하여 상기 보이드로 인해 발생하였던 문제점들을 방지할 수 있게 된다.Therefore, the present invention can prevent problems caused by the voids due to the SOD film even if voids are generated in the process of filling the insulating film in the trench.

또한, 본 발명은 상기 SOD막 부분이 실리콘기판 부분과 직접 닿지 않는 형태로 형성함으로써, 상기 SOD막에 의하여 발생하는 실리콘기판의 장력 스트레스 현상을 방지할 수 있게 되어, 이를 통해, 상기 실리콘기판의 장력 스트레스로 인해 발생하였던 실리콘기판의 결정 결함 및 크랙 현상들을 방지할 수 있다.In addition, the present invention by forming the SOD film portion does not directly contact the silicon substrate portion, it is possible to prevent the tension stress phenomenon of the silicon substrate generated by the SOD film, thereby, the tension of the silicon substrate It is possible to prevent crystal defects and cracks in the silicon substrate caused by stress.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.1 to 5 are cross-sectional views for each process for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

본 발명의 바람직한 실시예에서는 소자분리막이 형성되도록 트렌치 내에 절연막을 매립하는 공정을 포함하는 반도체 소자의 제조방법을 설명하도록 한다.In a preferred embodiment of the present invention will be described a method of manufacturing a semiconductor device comprising the step of embedding an insulating film in the trench to form a device isolation film.

도 1을 참조하면, 활성 영역 및 소자분리 영역을 갖는 실리콘기판(100) 상에 상기 소자분리 영역을 노출시키는 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 이용하여 상기 노출된 실리콘기판의 소자분리 영역 내에 트렌치(101)를 형성한다.Referring to FIG. 1, after forming a mask pattern (not shown) exposing the device isolation region on a silicon substrate 100 having an active region and an isolation region, the exposed silicon substrate is formed using the mask pattern. The trench 101 is formed in the device isolation region of the trench.

그런다음, 상기 트렌치(101)의 전면 상에 측벽 산화막(미도시)과 선형(liner) 질화막(미도시) 및 선형 산화막(미도시)을 차례로 형성한다.Then, a sidewall oxide film (not shown), a linear nitride film (not shown), and a linear oxide film (not shown) are sequentially formed on the entire surface of the trench 101.

다음으로, 상기 트렌치(101)를 매립하도록 상기 트렌치를 포함한 실리콘기판(100) 상에 상기 제1절연막(110)을 증착한다. 상기 제1절연막(110)은 HDP 절연막으로 증착한다.Next, the first insulating layer 110 is deposited on the silicon substrate 100 including the trench to fill the trench 101. The first insulating layer 110 is deposited by the HDP insulating layer.

이때, 상기 트렌치(101)의 미세 폭에 의하여 상기 제1절연막(110)의 형성시 트렌치 내에 큰 보이드(void, 111)가 발생된다.In this case, a large void 111 is generated in the trench when the first insulating layer 110 is formed by the fine width of the trench 101.

즉, 반도체 소자의 고집적화로 인하여 디자인-룰이 감소됨에 따라 트렌치의 폭 또한 감소하고 있다. 이러한 미세 폭의 트렌치 내에 절연막을 매립하는 과정에서 상기 트렌치 내에 큰 보이드가 발생하게 되면서 절연막이 완전히 채워지지 않게 된다. That is, as the design rule is reduced due to the high integration of semiconductor devices, the width of the trench is also decreasing. In the process of filling the insulating film in the trench of such a fine width, a large void is generated in the trench, the insulating film is not completely filled.

도 2를 참조하면, 상기 제1절연막(110)의 증착 공정시 트렌치(101) 내에 발생된 보이드 부분이 오픈(112)될 때까지 상기 제1절연막(110)을 식각한다. 상기 제1절연막(110)의 식각은 에치-백(etch-back) 공정으로 수행한다.Referring to FIG. 2, the first insulating layer 110 is etched until the void portion generated in the trench 101 is open 112 during the deposition process of the first insulating layer 110. The etching of the first insulating layer 110 is performed by an etch-back process.

도 3을 참조하면, 상기 오픈된 보이드(112) 부분을 포함하여 상기 트렌치(101) 내에 제2절연막(120)을 증착한다. 상기 제2절연막(120)은 유동성 절연막인 SOD막으로 증착한다.Referring to FIG. 3, a second insulating layer 120 is deposited in the trench 101 including the open void 112. The second insulating layer 120 is deposited using an SOD layer which is a fluid insulating layer.

상기 SOD막인 제2절연막(120)을 통해 상기 오픈된 보이드(112) 부분을 채우도록 한다.A portion of the open void 112 is filled through the second insulating layer 120, which is the SOD layer.

도 4를 참조하면, 상기 제2절연막(120)이 매립된 보이드(112) 부분이 드러날 때까지 상기 제2절연막(120)을 식각한다. Referring to FIG. 4, the second insulating layer 120 is etched until the portion of the void 112 in which the second insulating layer 120 is embedded is exposed.

바람직하게, 상기 오픈된 보이드(112) 부분에만 제2절연막(120)이 잔류하도록 상기 제2절연막(120)을 에치-백한다. 그래서, 상기 제2절연막(120)은 오픈된 보이드(112) 내에 매립된 형태로 잔류하게 되면서 실리콘기판(100) 부분과는 닿지 않는다.Preferably, the second insulating layer 120 is etched back such that the second insulating layer 120 remains only in the open voids 112. Thus, the second insulating layer 120 remains in the form of being buried in the open void 112 and does not contact the portion of the silicon substrate 100.

이처럼, 상기 제2절연막(120)인 SOD막이 실리콘기판(100)과 닿지 않는 곳에 형성됨으로써, 이를 통해, 상기 SOD막에 의해 발생하는 상기 실리콘기판(100)의 장력 스트레스는 발생되지 않는다. As such, since the SOD film, which is the second insulating film 120, is not formed in contact with the silicon substrate 100, tensile stress of the silicon substrate 100 generated by the SOD film is not generated through the SOD film.

도 5를 참조하면, 상기 보이드 내에 잔류된 제2절연막(120)을 포함하여 상기 제1절연막(110) 상에 상기 트렌치(101)가 완전히 매립되도록 제3절연막(130)을 증착한다. 상기 제3절연막(130)은 HDP 절연막으로 증착한다.Referring to FIG. 5, a third insulating layer 130 is deposited to completely fill the trench 101 on the first insulating layer 110 including the second insulating layer 120 remaining in the void. The third insulating layer 130 is deposited by the HDP insulating layer.

상기 트렌치 내에 제1절연막(110)과 제2절연막(120)이 형성된 상태에서 상기 제3절연막(130)이 형성하게 되므로, 이는, 상기 트렌치의 종횡비가 감소된 상태에서 상기 제3절연막을 형성하는 것이므로, 트렌치 내에 절연막을 매립하는 공정이 용이하다.Since the third insulating layer 130 is formed in a state where the first insulating layer 110 and the second insulating layer 120 are formed in the trench, the third insulating layer is formed in a state where the aspect ratio of the trench is reduced. As a result, the process of embedding the insulating film in the trench is easy.

그런다음, 상기 제3절연막(130)을 화학적기계적연마(Chemical Mechanical Polishing; CMP)한 후, 상기 마스크 패턴을 제거하여, 이로써, 소자분리막(200)을 형성한다.Then, after the chemical mechanical polishing (CMP) of the third insulating layer 130, the mask pattern is removed, thereby forming the device isolation film 200.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.Subsequently, although not shown, a series of successive known processes are sequentially performed to manufacture a semiconductor device according to an embodiment of the present invention.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.1 to 5 are plan view for each process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100: 실리콘기판 101: 트렌치100: silicon substrate 101: trench

110: 제1절연막 111: 보이드110: first insulating film 111: void

112: 오픈된 보이드 120: 제2절연막112: open void 120: second insulating film

130: 제3절연막 140: 소자분리막130: third insulating layer 140: device isolation layer

Claims (14)

식각 대상층의 표면 내에 식각 공정을 통해 공간을 형성하는 단계;Forming a space through an etching process in the surface of the etching target layer; 상기 공간 내에 제1절연막을 매립하는 단계;Embedding a first insulating film in the space; 상기 제1절연막의 매립시 공간 내에 발생된 보이드 부분이 오픈될 때까지 상기 제1절연막을 식각하는 단계;Etching the first insulating layer until the void portion generated in the space when the first insulating layer is buried is opened; 상기 오픈된 보이드 부분 내에 제2절연막을 매립하는 단계; 및Embedding a second insulating film in the open void portion; And 상기 제2절연막이 형성된 공간이 완전히 매립되도록 상기 제2절연막 상에 제3절연막을 형성하는 단계;Forming a third insulating film on the second insulating film so as to completely fill a space in which the second insulating film is formed; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 식각대상층은 실리콘기판인 것을 특징으로 하는 반도체 소자의 제조방법.The etching target layer is a semiconductor device manufacturing method, characterized in that the silicon substrate. 제 1 항에 있어서,The method of claim 1, 상기 제1절연막은 HDP 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The first insulating film is a semiconductor device manufacturing method, characterized in that formed by the HDP insulating film. 제 1 항에 있어서,The method of claim 1, 상기 제1절연막을 식각하는 단계는, 에치-백 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The etching of the first insulating layer may be performed by an etch-back process. 제 1 항에 있어서,The method of claim 1, 상기 제2절연막은 유동성 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the second insulating film is formed of a fluid insulating film. 제 5 항에 있어서,The method of claim 5, wherein 상기 유동성 절연막은 SOD막인 것을 특징으로 하는 반도체 소자의 제조방법.The flowable insulating film is a semiconductor device manufacturing method, characterized in that the SOD film. 제 1 항에 있어서,The method of claim 1, 상기 제3절연막은 HDP 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the third insulating film forms an HDP insulating film. 실리콘기판의 소자분리 영역을 식각하여 트렌치를 형성하는 단계;Etching the device isolation region of the silicon substrate to form a trench; 상기 트렌치 내에 제1절연막을 매립하는 단계;Embedding a first insulating layer in the trench; 상기 제1절연막의 매립시 트렌치 내에 발생된 보이드 부분이 오픈될 때까지 상기 제1절연막을 식각하는 단계;Etching the first insulating layer until a void portion generated in the trench is opened when the first insulating layer is buried; 상기 오픈된 보이드 부분이 매립되도록 상기 트렌치 내에 제2절연막을 매립하는 단계;Embedding a second insulating layer in the trench to fill the open void portion; 상기 보이드 부분에만 제2절연막이 잔류하도록 상기 제2절연막을 식각하는 단계; 및Etching the second insulating layer so that the second insulating layer remains only in the void portion; And 상기 잔류된 제2절연막을 포함하여 상기 제1절연막 상에 상기 트렌치가 완전히 매립되도록 제3절연막을 형성하는 단계;Forming a third insulating layer including the remaining second insulating layer to completely fill the trench on the first insulating layer; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 8 항에 있어서,The method of claim 8, 상기 제1절연막은 HDP 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The first insulating film is a semiconductor device manufacturing method, characterized in that formed by the HDP insulating film. 제 8 항에 있어서,The method of claim 8, 상기 제1절연막을 식각하는 단계는, 에치-백 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The etching of the first insulating layer may be performed by an etch-back process. 제 8 항에 있어서,The method of claim 8, 상기 제2절연막은 유동성 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the second insulating film is formed of a fluid insulating film. 제 11 항에 있어서,The method of claim 11, 상기 유동성 절연막은 SOD막인 것을 특징으로 하는 반도체 소자의 제조방법.The flowable insulating film is a semiconductor device manufacturing method, characterized in that the SOD film. 제 8 항에 있어서,The method of claim 8, 상기 제2절연막을 식각하는 단계는, 에치-백 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The etching of the second insulating layer may be performed by an etch-back process. 제 8 항에 있어서,The method of claim 8, 상기 제3절연막은 HDP 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the third insulating film forms an HDP insulating film.
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KR20040054095A (en) * 2002-12-17 2004-06-25 아남반도체 주식회사 Fabrication method of semiconductor device
KR20050067555A (en) * 2003-12-29 2005-07-05 주식회사 하이닉스반도체 Method of manufacturing semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040049739A (en) * 2002-12-07 2004-06-12 주식회사 하이닉스반도체 Method of forming isolation layer for semiconductor device
KR20040054095A (en) * 2002-12-17 2004-06-25 아남반도체 주식회사 Fabrication method of semiconductor device
KR20050067555A (en) * 2003-12-29 2005-07-05 주식회사 하이닉스반도체 Method of manufacturing semiconductor device

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