KR20090069488A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
KR20090069488A
KR20090069488A KR1020070137174A KR20070137174A KR20090069488A KR 20090069488 A KR20090069488 A KR 20090069488A KR 1020070137174 A KR1020070137174 A KR 1020070137174A KR 20070137174 A KR20070137174 A KR 20070137174A KR 20090069488 A KR20090069488 A KR 20090069488A
Authority
KR
South Korea
Prior art keywords
copper
semiconductor device
insulating film
manufacturing
plating layer
Prior art date
Application number
KR1020070137174A
Other languages
Korean (ko)
Inventor
이기민
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070137174A priority Critical patent/KR20090069488A/en
Publication of KR20090069488A publication Critical patent/KR20090069488A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

A method of manufacturing the semiconductor device is provided to minimize the influence of scratch of a copper metal line by performing a rapid thermal process before and after a planarization process. An inter-layer insulating film is formed on a semiconductor substrate(100). The via hole and trench are formed in the inter-layer insulating film(102). The copper-electroplated layer is formed inside of the via hole and the trench(104). The copper metal line is formed through planarization of the copper-electroplated layer. The rapid thermal process is performed on the copper metal line(106). Before the planarization is performed, the rapid thermal process of the copper-electroplated layer can be performed.

Description

반도체 소자의 제조 방법{Method for manufacturing Semiconductor device}Method for manufacturing semiconductor device {Method for manufacturing Semiconductor device}

본 발명은 반도체 소자에 관한 것으로서, 특히 다마신(damascene) 공정을 이용하여 금속 배선을 형성하는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which metal wirings are formed using a damascene process.

반도체 소자의 제조 공정은 실리콘 기판에 트랜지스터를 형성하는 기판 공정(Front End of the Line; FEOL)과 배선을 형성하는 배선 공정(Back End Of the Line; BEOL)으로 구분된다. 배선 기술은 반도체 집적 회로의 개별 트랜지스터를 서로 연결하여 회로를 구성하는 전원 공급 및 신호 전달의 통로를 실리콘 위에 구현하는 기술이다.The semiconductor device manufacturing process is divided into a front end of the line (FEOL) and a wiring end (Back End Of the Line) BEOL. Wiring technology connects individual transistors of a semiconductor integrated circuit to each other to implement a power supply and signal transmission path that constitutes a circuit on silicon.

90㎚ 이하 공정에서는 패턴 상의 문제와 면 저항(Rs) 등의 문제를 해결하기 위해, 금속으로서 알루미늄(Al) 대신에 높은 EM(Electro-migration) 내성을 갖는 재료인 구리(Cu)를 이용한 배선 기술이 활발히 개발되고 있다. 그런데, 구리는 특성상 건식 식각이 용이하지 않고 공정 중에 산화되기 때문에, 일반적인 금속 공정과는 달리 다마신(damascene) 공정 기술을 통해 구리 금속 배선을 형성한다. 특히, 듀얼 다마신(dual damascene) 공정에서는 층간 절연막(IMD:InterMetallic Dielectric layer)에 비아 홀(via hole)과 트렌치(trench)를 형성한 후, 전기 화학 도금법(ECP:electroChemical Plating)을 이용하여 비아 홀 및 트렌치에 구리를 매립하고, 화학 기계적 연마(CMP:Chemical Mechanical Polishing) 공정으로 평탄화시킴으로써 구리 배선을 형성하게 된다.In the process below 90nm, wiring technology using copper (Cu), which is a material having high EM (electro-migration) resistance instead of aluminum (Al) as a metal, to solve problems on the pattern and surface resistance (Rs). This is actively being developed. However, since copper is not easily dry etched in nature and oxidized in the process, copper metal wirings are formed through a damascene process technology, unlike a general metal process. In particular, in a dual damascene process, a via hole and a trench are formed in an intermetallic dielectric layer (IMD), and then via an electrochemical plating (ECP) method. Copper wirings are formed by embedding copper in the holes and trenches and planarizing them by a chemical mechanical polishing (CMP) process.

전술한 바와 같이 다마신 공정에 의해 구리 배선을 형성할 경우, ECP를 통해 채워진 구리는 그레인 크기(Grain Size)가 작기 때문에 EM 불량(Fail)을 유발할 수 있다. 왜냐하면, 그레인 크기가 작으면 그레인이 만나는 지점(Triple Point)이 많아지고, 그레인 경계(Grain Boundary)를 통해 이동하는 전자는 이러한 지점들이 많아질수록 EM 불량으로 이어질 가능성이 높기 때문이다. 따라서, 노(furnace)를 이용한 300℃의 어닐링(annealing)을 통해 그레인을 성장시키는 공정을 거치게 된다. 그러나, 이러한 어닐링은 노를 이용하므로 많은 시간을 소비하는 문제점이 있다.As described above, when the copper wiring is formed by the damascene process, the copper filled through the ECP may cause an EM failure due to the small grain size. This is because the smaller the grain size, the more the triple points where the grains meet, and the more electrons moving through the grain boundary, the more likely these points are to lead to EM failure. Therefore, the process of growing the grain through annealing (annealing) of 300 ℃ using a furnace (furnace). However, this annealing uses a furnace, so there is a problem of spending a lot of time.

도 1a 및 1b는 일반적인 반도체 소자의 제조 방법에 의해 제조된 금속 배선의 모습을 나타낸다. 도 1b는 도 1a에 도시된 스크래치(scratch)(10)를 확대한 사진이다.1A and 1B show a state of a metal wiring manufactured by a general method of manufacturing a semiconductor device. FIG. 1B is an enlarged photograph of the scratch 10 shown in FIG. 1A.

구리는 모스 경도가 3.0 정도로 매우 무른 편이기 때문에, CMP 공정을 수행하는 과정에서 도 1a 및 도 1b에 도시된 바와 같은 스크래치(10)가 발생할 수 있다. 이 스크래치(10)는 후속 공정에서 브릿지(bridge)를 유발하여 불량의 원인이 될 수 있다.Since copper has a very low Mohs hardness of 3.0, the scratch 10 as shown in FIGS. 1A and 1B may occur during the CMP process. This scratch 10 may cause a bridge in a subsequent process and may cause a defect.

본 발명이 이루고자 하는 기술적 과제는, 다마신 공정에서 구리 금속 배선을 형성할 때 야기되는 구리 금속 배선의 스크래치(scratch)의 영향을 급속 열 처리에 의해 최소화시킬 수 있고 구리의 그레인(grain) 성장을 촉진시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to minimize the influence of scratch of the copper metal wiring caused by the formation of the copper metal wiring in the damascene process by rapid heat treatment and to reduce the grain growth of copper It is to provide a method for manufacturing a semiconductor device that can be promoted.

상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 비아 홀과 트렌치를 형성하는 단계와, 상기 비아 홀과 트렌치 내부에 구리 도금층을 형성하는 단계와, 상기 구리 도금층을 평탄화하여 구리 금속 배선을 형성하는 단계 및 상기 구리 금속 배선을 급속 열처리하는 단계로 이루어지는 것이 바람직하다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including forming an interlayer insulating film on a semiconductor substrate, forming a via hole and a trench in the interlayer insulating film, and forming a copper inside the via hole and the trench. Forming a plating layer, planarizing the copper plating layer to form a copper metal wiring, and a step of rapid heat treatment of the copper metal wiring.

본 발명에 의한 반도체 소자의 제조 방법은 평탄화 공정의 전과 후에 급속 열처리를 수행하기 때문에, 다마신 공정에서 구리 금속 배선을 형성할 때 평탄화 공정에 의해 야기되는 구리 금속 배선의 스크래치(scratch)의 영향을 최소화시킬 수 있을 뿐만 아니라 불가피하게 발생된 스크래치에 대해서도 최대한으로 옅어지게 치유할 수 있어 스크래치로 인해 후속되는 공정에서 야기될 수 있는 브릿지 문제(bridge issue)를 줄일 수 있고, 구리의 그레인(grain) 성장을 촉진시켜 EM 특성이 일반적인 경우보다 더 개선될 수 있으며, 어닐링 대신에 급속 열처리를 수행하 므로 공정 시간을 단축시킬 수도 있는 효과를 갖는다.Since the method of manufacturing a semiconductor device according to the present invention performs rapid heat treatment before and after the planarization process, the influence of scratches of the copper metal interconnect caused by the planarization process when forming a copper metal interconnect in the damascene process is affected. Not only can it be minimized, but it can also be healed as thinly as possible against inevitable scratches, reducing the bridge issues that can be caused by subsequent processes due to scratches, and growing grain of copper. By promoting the EM properties can be further improved than the general case, because the rapid heat treatment instead of annealing has the effect that can shorten the process time.

이하, 본 발명에 의한 반도체 소자의 제조 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, with reference to the accompanying drawings, an embodiment of a method of manufacturing a semiconductor device according to the present invention will be described as follows.

도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로우차트이다. 도 3a 내지 도 3h는 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 따른 공정 단면도들이다.2 is a flowchart illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. 3A to 3H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3a를 참조하면, 반도체 기판(200) 또는 하부 금속 배선(미도시)의 상부에 장벽 절연막(202)과 층간 절연막(204)을 순차적으로 적층하여 형성한다(제100 단계). 층간 절연막(204)은 FSG(FluoroSilicate Glass)와 같은 절연막을 사용할 수도 있지만, 다공성(porosity) 산화물 같이 낮은 저 유전 상수 값(low-k)을 갖는 다공성 저 유전막을 사용할 수도 있다. k값을 극단적으로 2.4 이하로 관리하기 위해 저 유전막에 기공(pore)을 만들어준다.Referring to FIG. 3A, the barrier insulating layer 202 and the interlayer insulating layer 204 are sequentially stacked on the semiconductor substrate 200 or the lower metal wiring (not shown) (step 100). The interlayer insulating film 204 may use an insulating film such as FluoroSilicate Glass (FSG), but may also use a porous low dielectric film having a low low dielectric constant (low-k), such as a porous oxide. To manage the k-value below 2.4, pores are created in the low dielectric layer.

제100 단계 후에, 층간 절연막(204)에 비아 홀(300B)과 트렌치(310)를 형성한다(제102 단계). 즉, 도 3b에 도시된 바와 같이, 제1 감광막 패턴(미도시)을 층간 절연막(204)의 상부에 형성하고, 제1 감광막 패턴을 이용한 사진 및 식각 공정에 의해 층간 절연막(204)의 내부에 비아 홀(300A)을 형성한다. 이후, 제1 감광막 패턴을 제거한 후, 층간 절연막(204A)의 상부에 제2 감광막 패턴(미도시)을 형성하고 제2 감광막 패턴을 이용한 사진 식각 공정에 의해 층간 절연막(204)의 내부에 비아 홀(300A)의 위로 트렌치(310)를 형성한다. 이후, 제2 감광막 패턴을 제거한다.After the 100th step, the via hole 300B and the trench 310 are formed in the interlayer insulating layer 204 (step 102). That is, as shown in FIG. 3B, a first photoresist layer pattern (not shown) is formed on the interlayer insulation layer 204, and the inside of the interlayer insulation layer 204 is formed by a photolithography and an etching process using the first photoresist layer pattern. The via hole 300A is formed. Thereafter, after removing the first photoresist layer pattern, a second photoresist layer pattern (not shown) is formed on the interlayer insulation layer 204A, and a via hole is formed in the interlayer insulation layer 204 by a photolithography process using the second photoresist layer pattern. Form trench 310 over 300A. Thereafter, the second photosensitive film pattern is removed.

이후, 도 3d에 도시된 바와 같이, 비아 홀(300B)과 트렌치(310)의 내벽에 장벽 금속막(206)을 형성할 수 있다. 장벽 금속막(206)은 추후 형성되는 구리 도금층(208C)이 층간 절연막(204B)으로 확산되는 것을 방지하는 역할을 한다. 장벽 금속막(206)은 PVD(Physical Vapor Deposition)법, CVD(Chemical Vapor Deposition)법 또는 ALD(Atomic Layer Deposition)법에 의해 증착될 수 있다. 또한, TaN, Ta, TaN/Ta, TiSiN, WN, TiZrN, TiN 또는 Ti/TiN 같은 물질을 증착하여 장벽 금속막(206)을 형성할 수 있다.Thereafter, as illustrated in FIG. 3D, the barrier metal layer 206 may be formed on the inner walls of the via hole 300B and the trench 310. The barrier metal film 206 serves to prevent the copper plating layer 208C formed later from being diffused into the interlayer insulating film 204B. The barrier metal film 206 may be deposited by a physical vapor deposition (PVD) method, a chemical vapor deposition (CVD) method, or an atomic layer deposition (ALD) method. In addition, a barrier metal film 206 may be formed by depositing a material such as TaN, Ta, TaN / Ta, TiSiN, WN, TiZrN, TiN, or Ti / TiN.

도 3e에 도시된 바와 같이, 제102 단계 후에, 비아 홀(300B)과 트렌치(310) 내부 뿐만 아니라 층간 절연막(204B)의 상부에 구리 도금층(208)을 형성한다(제104 단계). 구리 도금층(208)은 다양한 방법으로 형성될 수 있다. 예컨대, 구리 도금층(208)은 PVD법, CVD법 또는 전기 화학 도금법(ECP)에 의해 형성될 수 있다. 만일, 구리 도금층(208)을 전기 화학 도금법에 의해 형성할 경우, 도 3d에 도시된 장벽 금속막(206)과 층간 절연막(204B)의 전면에 시드(seed) 구리막을 PVD 또는 CVD법에 의해 증착한 후, 그 결과를 전해액에 담가 도 3e에 도시된 바와 같이 구리 도금층(208)을 형성(fill)할 수 있다.As shown in FIG. 3E, after the 102 step, the copper plating layer 208 is formed on the upper portion of the interlayer insulating layer 204B as well as the via hole 300B and the trench 310 (step 104). The copper plating layer 208 may be formed in various ways. For example, the copper plating layer 208 may be formed by PVD, CVD, or electrochemical plating (ECP). If the copper plating layer 208 is formed by the electrochemical plating method, a seed copper film is deposited on the entire surface of the barrier metal film 206 and the interlayer insulating film 204B shown in FIG. 3D by PVD or CVD. Afterwards, the result may be immersed in the electrolyte to fill the copper plating layer 208 as shown in FIG. 3E.

도 3f에 도시된 바와 같이, 제104 단계 후에, 구리 도금층(208)을 급속 열처리(RTP:Rapid Thermal Process)(210)한다(제106 단계).As shown in FIG. 3F, after step 104, the copper plating layer 208 is subjected to a rapid thermal process (RTP) 210 (step 106).

도 3g에 도시된 바와 같이, 제106 단계 후에, 구리 도금층(208A)을 평탄화하여 구리 금속 배선(208B)을 형성한다(제108 단계). 여기서, 평탄화는 화학 기계적 연마(CMP) 공정에 의해 수행될 수 있다.As shown in FIG. 3G, after step 106, the copper plating layer 208A is planarized to form a copper metal wiring 208B (step 108). Here, planarization may be performed by a chemical mechanical polishing (CMP) process.

도 3h에 도시된 바와 같이, 제108 단계 후에, 구리 금속 배선(208B)을 급속 열처리(220)한다(제110 단계). 두 번의 급속 열처리들(210 및 220)에 의해 완성된 구리 금속 배선(208C)은 종래와 같은 스크래치가 최소화되거나 최대한으로 치유될 수 있다. 제106 및 제108 단계들에서 수행되는 급속 열처리에 사용되는 가스로서, 아르곤(Ar), 질소(N2) 또는 수소(H2)가 이용될 수 있다.As shown in FIG. 3H, after step 108, the copper metal wiring 208B is rapidly heat-treated 220 (step 110). The copper metal wiring 208C completed by the two rapid heat treatments 210 and 220 can be scratched or minimized as conventional. Argon (Ar), nitrogen (N 2 ) or hydrogen (H 2 ) may be used as the gas used for the rapid heat treatment performed in the 106th and 108th steps.

본 발명의 일 실시예에 의하면, 급속 열 처리를 전술한 바와 같이 평탄화 공정의 전후에 수행한다. 그러나, 본 발명의 다른 실시예에 의하면, 평탄화 공정 이전의 급속 열처리는 생략되고 평탄화 공정 이후의 급속 열처리만을 수행할 수도 있다.According to one embodiment of the invention, rapid heat treatment is carried out before and after the planarization process as described above. However, according to another embodiment of the present invention, the rapid heat treatment before the planarization process may be omitted, and only the rapid heat treatment after the planarization process may be performed.

전술한 도 2에 도시된 본 발명에 의한 반도체 소자의 제조 방법을 도 3a 내지 도 3h를 참조하여 설명하였지만, 본 발명은 이에 국한되지 않는다. 예컨대, 금속 배선(208C)의 상부에 다른 금속 배선이 다층으로 형성될 수도 있으며 이 경우에도 본 발명은 적용될 수 있다. 또한, 전술한 본 발명에 의한 반도체 소자의 제조 방법을 싱글 다마신 공정에도 적용될 수 있다.The method of manufacturing the semiconductor device according to the present invention shown in FIG. 2 described above has been described with reference to FIGS. 3A to 3H, but the present invention is not limited thereto. For example, another metal wiring may be formed in multiple layers on top of the metal wiring 208C, and in this case, the present invention may be applied. In addition, the method for manufacturing a semiconductor device according to the present invention described above can be applied to a single damascene process.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

도 1a 및 1b는 일반적인 반도체 소자의 제조 방법에 의해 제조된 금속 배선의 모습을 나타낸다.1A and 1B show a state of a metal wiring manufactured by a general method of manufacturing a semiconductor device.

도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로우차트이다.2 is a flowchart illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3a 내지 도 3h는 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 따른 공정 단면도들이다.3A to 3H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

200 : 반도체 기판 202 : 장벽 절연막200 semiconductor substrate 202 barrier insulating film

204 : 층간 절연막 206 : 금속 장벽막204: interlayer insulating film 206: metal barrier film

208 : 구리 도금층 210, 220 : 급속 열처리208: copper plating layer 210, 220: rapid heat treatment

208C : 구리 금속 배선208C: Copper Metal Wiring

Claims (3)

반도체 기판 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간 절연막에 비아 홀과 트렌치를 형성하는 단계;Forming via holes and trenches in the interlayer insulating film; 상기 비아 홀과 트렌치 내부에 구리 도금층을 형성하는 단계;Forming a copper plating layer in the via hole and the trench; 상기 구리 도금층을 평탄화하여 구리 금속 배선을 형성하는 단계; 및Planarizing the copper plating layer to form a copper metal wiring; And 상기 구리 금속 배선을 급속 열처리하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.And rapidly heat-treating the copper metal wires. 제1 항에 있어서, 상기 반도체 소자의 제조 방법은The method of claim 1, wherein the semiconductor device is manufactured. 상기 평탄화를 수행하기 이전에, 상기 구리 도금층을 급속 열처리하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.Before the planarization, further comprising the step of rapid heat treatment of the copper plating layer. 제1 항에 있어서, 상기 급속 열처리에 사용되는 가스는 아르곤(Ar), 질소(N2) 또는 수소(H2)인 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the gas used for the rapid heat treatment is argon (Ar), nitrogen (N 2 ), or hydrogen (H 2 ).
KR1020070137174A 2007-12-26 2007-12-26 Method for manufacturing semiconductor device KR20090069488A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070137174A KR20090069488A (en) 2007-12-26 2007-12-26 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070137174A KR20090069488A (en) 2007-12-26 2007-12-26 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20090069488A true KR20090069488A (en) 2009-07-01

Family

ID=41321124

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070137174A KR20090069488A (en) 2007-12-26 2007-12-26 Method for manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20090069488A (en)

Similar Documents

Publication Publication Date Title
US10304774B2 (en) Semiconductor structure having tapered damascene aperture and method of the same
CN100442474C (en) Method of manufacturing semiconductor device
US7514354B2 (en) Methods for forming damascene wiring structures having line and plug conductors formed from different materials
US8653663B2 (en) Barrier layer for copper interconnect
US7834459B2 (en) Semiconductor device and semiconductor device manufacturing method
US9966339B2 (en) Barrier structure for copper interconnect
TWI646578B (en) Devices and methods of cobalt fill metallization
JP2009026989A (en) Semiconductor device, manufacturing method of the semiconductor device
KR100939773B1 (en) Metal line of semiconductor device and method for manufacturing the same
JP5823359B2 (en) Manufacturing method of semiconductor device
US20040038526A1 (en) Thermal process for reducing copper via distortion and crack
JP2006135363A (en) Semiconductor device and method of manufacturing the semiconductor device
KR100924556B1 (en) Metal wiring of semiconductor device and method of manufacturing the same
US7572717B2 (en) Method of manufacturing semiconductor device
KR100778855B1 (en) Method for preventing hillock on copper metallization layer
KR20090069488A (en) Method for manufacturing semiconductor device
KR100945503B1 (en) Method for forming metal interconnection layer of semiconductor device
JP2005203568A (en) Fabrication process of semiconductor device, and semiconductor device
KR100731085B1 (en) Method of forming copper interconnection using dual damascene process
CN101431048A (en) Method of fabricating semicondcutor device
KR20100036008A (en) Method for forming metal wiring of semiconductor device
KR101158059B1 (en) Method for forming metal line of semiconductor device
KR100935193B1 (en) Metal layer of semiconductor device and method for manufacturing the same
TW533542B (en) Manufacturing method of damascene copper wire
US20080160755A1 (en) Method of Forming Interconnection of Semiconductor Device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application