KR100778855B1 - Method for preventing hillock on copper metallization layer - Google Patents

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Abstract

다마신 공정을 이용하여 형성한 구리 금속 배선에서 구리 힐락이 발생하는 방지할 수 있는 방법이 개시된다. 본 방법은, 반도체 기판 위의 층간 절연막에 전기화학 도금법을 이용하여 구리 도금층을 형성하는 단계와, 상기 구리 도금층 상면에 구리 이외의 금속을 포함하는 캐핑막을 형성하는 단계와, 상기 구리 도금층 및 상기 캐핑막을 열처리하는 단계와, 상기 기판을 평탄화하여 상기 층간 절연막에 구리 금속 배선을 형성하는 단계를 포함한다. 즉, 구리 ECP 공정 후에 구리 이외의 금속으로 이루어진 캐핑막을 형성함으로써 후속하는 열처리 공정 동안에 구리 금속 배선의 표면에 힐락이 발생하는 것을 효과적으로 방지할 수 있다. A method capable of preventing the occurrence of copper hillock in a copper metal wiring formed by using a damascene process is disclosed. The method includes forming a copper plating layer using an electrochemical plating method on an interlayer insulating film on a semiconductor substrate, forming a capping film containing a metal other than copper on an upper surface of the copper plating layer, and the copper plating layer and the capping. Heat-treating the film, and planarizing the substrate to form a copper metal wiring on the interlayer insulating film. That is, by forming a capping film made of a metal other than copper after the copper ECP process, it is possible to effectively prevent the heel lock from occurring on the surface of the copper metal wiring during the subsequent heat treatment process.

다마신, 구리, 힐락 Damascene, copper, hillock

Description

구리 금속 배선의 힐락 방지 방법{METHOD FOR PREVENTING HILLOCK ON COPPER METALLIZATION LAYER}How to prevent heel locks in copper metal wiring {METHOD FOR PREVENTING HILLOCK ON COPPER METALLIZATION LAYER}

도 1a 내지 도 1d는 듀얼 다마신 공정을 이용한 종래의 구리 금속 배선의 형성 방법을 설명하는 도면들이다.1A to 1D are diagrams illustrating a method of forming a conventional copper metal wiring using a dual damascene process.

도 2는 종래의 방법에 따라 형성된 구리 금속 배선 위에 힐락이 발생한 상태를 도시한 도면이다.FIG. 2 is a diagram illustrating a state where a heel lock occurs on a copper metal wire formed according to a conventional method.

도 3은 본 발명에 따른 구리 금속 배선의 형성 방법을 설명하는 도면이다.It is a figure explaining the formation method of the copper metal wiring which concerns on this invention.

도 4a 및 도 4b는 본 발명에 따른 구리 금속 배선의 형성 방법에 따라 구리 금속층이 형성된 상태를 도시한 도면들로서, 도 4a는 열처리 공정 동안에 구리 금속층 내부에 금속 원자가 확산된 상태를 도시하고, 도 4b는 구리 CMP 공정이 완료된 후의 구리 금속층의 상면에서 금속 원자가 확산된 상태를 도시한다.4A and 4B illustrate a state in which a copper metal layer is formed according to a method of forming a copper metal wire according to the present invention, and FIG. 4A illustrates a state in which metal atoms are diffused into a copper metal layer during a heat treatment process, and FIG. 4B. Shows a state in which metal atoms are diffused on the upper surface of the copper metal layer after the copper CMP process is completed.

본 발명은 반도체 소자에 금속 배선을 형성하는 방법에 관한 것으로서, 보다 자세하게는 다마신 공정에 의하여 구리 금속 배선을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming metal wirings in a semiconductor device, and more particularly, to a method of forming copper metal wirings by a damascene process.

반도체 제조 공정은 크게 실리콘 기판에 트랜지스터를 형성하는 기판 공정 (Front End of the Line, FEOL)과 배선을 형성하는 배선 공정(Back End Of the Line, BEOL)으로 구분된다. 여기서, 배선 공정은 집적 회로를 구성하는 개별 트랜지스터를 서로 연결하기 위하여 전원 공급 및 신호 전달의 통로를 실리콘 기판 위에 구현하는 공정을 말한다.The semiconductor manufacturing process is largely divided into a substrate process (Front End of the Line, FEOL) to form a transistor on a silicon substrate and a wiring process (Back End Of the Line, BEOL) to form a wiring. Here, the wiring process refers to a process of implementing a path of power supply and signal transfer on a silicon substrate to connect individual transistors constituting an integrated circuit to each other.

이러한 배선 공정에 높은 EM(Electro-migration) 내성을 갖는 재료인 구리(Cu)가 많이 사용되고 있다. 그런데, 구리는 식각이 용이하지 않고 공정 중에 산화되는 문제점으로 인하여, 일반적인 사진 기술을 적용하여 패터닝하기가 용이하지 않다. 대안으로서, 구리 금속 배선 형성을 위하여, 듀얼 다마신(dual damascene) 공정 기술이 개발되었다. 듀얼 다마신 공정은, 기판 위에 형성된 층간 절연막에 비아(via)와 트렌치(trench)를 형성한 후, 구리를 매립하고 화학기계적 연마(Chemical Mechanical Polishing) 공정으로 평탄화시키는 공정이다.Copper (Cu), which is a material having high EM (Electro-migration) resistance, is used in such a wiring process. However, due to the problem that copper is not easily etched and oxidized during the process, patterning of copper is not easy by applying general photographic techniques. As an alternative, dual damascene process technology has been developed for copper metal wiring formation. The dual damascene process is a process of forming vias and trenches in an interlayer insulating film formed on a substrate, and then embedding copper and planarizing them by a chemical mechanical polishing process.

도 1a 내지 도 1d를 참조하여, 종래의 듀얼 다마신 공정을 소개하면 다음과 같다. Referring to Figures 1a to 1d, the conventional dual damascene process is as follows.

먼저, 도 1a에서 보듯이, 하부 금속 배선(12)이 형성된 제1 층간 절연막(10) 위에 장벽 절연막(14)을 형성한다. 장벽 절연막(14)은 그 상부의 다마신 패턴을 형성하는 공정에서 식각 저지막으로서 기능하며, 실리콘 질화막(SiN), 실리콘 카바이드(SiC) 등으로 형성된다. 그리고, 장벽 절연막(14) 위에 제2 층간 절연막(16)을 형성한다. 제2 층간 절연막(16)을 형성한 다음에는, 장벽 절연막(14)을 식각 저지막으로 사용하여, 제2 층간 절연막(16)에 비아(16a) 및 트랜치(16b)로 이루어진 다마신 패턴을 형성한다. 그리고, 비아(16a)에 의해 노출된 장벽 절연막(14)의 일부를 제거한 후, 제2 층간 절연막(16)의 전면에 장벽 금속층(18)을 형성한다. 장벽 금속층(18)은 비아(16a) 및 트랜치(16b)의 내벽을 따라 균일하게 증착된다. 장벽 금속층(18)으로는 탄탈륨(Ta) 또는 질화 탄탈륨(TaN)으로된 단일막을 사용하거나, Ta/TaN 이중막을 사용할 수 있다.First, as shown in FIG. 1A, the barrier insulating layer 14 is formed on the first interlayer insulating layer 10 on which the lower metal wiring 12 is formed. The barrier insulating film 14 functions as an etch stop film in the process of forming a damascene pattern thereon, and is formed of silicon nitride film (SiN), silicon carbide (SiC), or the like. Then, a second interlayer insulating film 16 is formed over the barrier insulating film 14. After the second interlayer insulating film 16 is formed, a damascene pattern of vias 16a and trenches 16b is formed in the second interlayer insulating film 16 by using the barrier insulating film 14 as an etch stop film. do. After removing a part of the barrier insulating film 14 exposed by the via 16a, the barrier metal layer 18 is formed on the entire surface of the second interlayer insulating film 16. Barrier metal layer 18 is evenly deposited along the inner wall of via 16a and trench 16b. As the barrier metal layer 18, a single layer made of tantalum (Ta) or tantalum nitride (TaN) may be used, or a Ta / TaN double layer may be used.

다음으로, 도 1b에서 보듯이, 장벽 금속층(18) 위에 구리 시드층(19)을 형성한다. 그리고, 도 1c에서 보듯이, 전기화학 도금법(Electro-Chemical Plating; ECP)으로 구리 시드층(19) 위에 비아(16a)와 트랜치(16b)를 충분히 채우는 구리층(20)을 형성한다. 그 후, 도 1d에서 보듯이, 구리층(20)을 화학적 기계적 연마 공정(Chemical-Mechanical Polishing)으로 절연막(16)이 노출될 때까지 연마하여 구리 금속 배선(22)을 완성한다.Next, as shown in FIG. 1B, a copper seed layer 19 is formed over the barrier metal layer 18. As shown in FIG. 1C, a copper layer 20 is formed on the copper seed layer 19 by using electro-chemical plating (ECP) to sufficiently fill the vias 16a and the trenches 16b. Thereafter, as shown in FIG. 1D, the copper layer 20 is polished until the insulating film 16 is exposed by chemical-mechanical polishing to complete the copper metal wiring 22.

한편, ECP 공정을 통해 구리 도금층(20)을 형성한 후 및 CMP 공정 전에, 약 100℃ ~ 200℃ 정도에서 소둔 공정(Annealing Process)를 거치게 되는데, 이때 구리 도금층(20)의 상면에 힐락(Hillock)이 발생할 수 있다. 힐락은 산화막 위에 형성된 금속 박막을 열처리할 때 두 물질의 열팽창 계수차에 의해 발생하며, 상어 등 지느러미 모양으로 솟아 오른 형태를 가진다. 이러한 힐락은 구리 CMP 공정을 거친 후에도 잔존하며, 특히 구리 금속 배선 위에 장벽 절연막을 형성하는 공정에서 더욱 심화된다. 일반적으로, 장벽 절연막은 화학기상증착법(Chemical Vapor Deposition)을 이용하여 형성하는데, 그 공정 온도가 약 400℃ 정도이다. 따라서, 고온에 의한 열적 스트레스로 인해, 구리 표면의 힐락이 더욱 심화된다.Meanwhile, after the copper plating layer 20 is formed through the ECP process and before the CMP process, an annealing process is performed at about 100 ° C. to 200 ° C. At this time, a hillock is formed on the upper surface of the copper plating layer 20. ) May occur. Hillock is caused by the difference in coefficient of thermal expansion of the two materials when heat-treating the metal thin film formed on the oxide film, and has a ridged shape such as shark fin. This hillock remains after the copper CMP process, and is particularly deepened in the process of forming a barrier insulating film on the copper metal wiring. In general, the barrier insulating film is formed by using chemical vapor deposition, the process temperature is about 400 ℃. Therefore, due to the thermal stress caused by the high temperature, the heel lock of the copper surface is further intensified.

아울러, 도 2에서 보듯이, 구리 금속 배선(22) 위에 형성되는 장벽 절연막 (24)은 구리의 확산을 방지하기 위한 것인데, 구리의 표면에 힐락(22a)이 발생하면 장벽 절연막(24)과 구리 금속 배선(22)의 접촉 특성이 저하되므로, 결국 반도체 소자의 신뢰성이 저하된다.In addition, as shown in FIG. 2, the barrier insulating film 24 formed on the copper metal wiring 22 is for preventing the diffusion of copper. When the hillock 22a is generated on the copper surface, the barrier insulating film 24 and the copper are formed. Since the contact characteristic of the metal wiring 22 falls, the reliability of a semiconductor element will eventually fall.

본 발명은 상술한 문제를 해결하기 위한 것으로서, 열적 스트레스에 의해서 발생하는 구리 금속 배선의 힐락 현상을 효과적으로 방지할 수 있는 방법을 제공하는 것을 목적으로 한다. 본 방법에 의해 형성된 구리 금속 배선에는 힐락이 발생하지 않으므로 반도체 소자의 신뢰도가 향상될 수 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a method capable of effectively preventing the hillock phenomenon of the copper metal wiring caused by thermal stress. Since hillock does not occur in the copper metal wiring formed by the present method, the reliability of the semiconductor device can be improved.

본 발명에 따른 다마신 공정을 이용한 구리 금속 배선의 형성 방법은, 반도체 기판 위의 층간 절연막에 전기화학 도금법을 이용하여 구리 도금층을 형성하는 단계와, 상기 구리 도금층 상면에 구리 이외의 금속을 포함하는 캐핑막을 형성하는 단계와, 상기 구리 도금층 및 상기 캐핑막을 열처리하는 단계와, 상기 기판을 평탄화하여 상기 층간 절연막에 구리 금속 배선을 형성하는 단계를 포함한다.The method for forming a copper metal wiring using the damascene process according to the present invention includes forming a copper plating layer on an interlayer insulating film on a semiconductor substrate by using an electrochemical plating method, and including a metal other than copper on an upper surface of the copper plating layer. Forming a capping film, heat-treating the copper plating layer and the capping film, and planarizing the substrate to form a copper metal wiring on the interlayer insulating film.

여기서, 캐핑막은 탄탈륨막, 마그네슘막 및 티타늄막 중 어느 하나로 형성될 수 있다. 또한, 캐핑막은 탄탈륨막 및 탄탈륨 질화막의 이중막으로 형성될 수 있으며, 이 경우 탄탈륨 질화막은 탄탈륨막 위에 형성되는 것이 바람직하다. 유사하게, 캐핑막은 티타늄막 및 티타늄 질화막의 이중막으로 형성될 수 있으며, 티타늄 질화막은 티타늄막 위에 형성되는 것이 바람직하다. 열처리 단계를 거치면, 캐핑막을 이루는 금속 원자가 구리 도금층 내부의 그레인 바운더리를 따라 확산된다. The capping film may be formed of any one of a tantalum film, a magnesium film, and a titanium film. In addition, the capping film may be formed as a double film of a tantalum film and a tantalum nitride film. In this case, the tantalum nitride film is preferably formed on the tantalum film. Similarly, the capping film may be formed of a double film of a titanium film and a titanium nitride film, and the titanium nitride film is preferably formed on the titanium film. After the heat treatment step, the metal atoms constituting the capping film are diffused along the grain boundary inside the copper plating layer.

상술한 방법에 의해 형성된 구리 금속 배선을 포함하는 반도체 소자는, 구리 금속 배선 내부의 그레인 바운더리를 따라 구리 이외의 금속 원자가 확산되어 있으므로, 구리의 힐락이 발생하지 않는다. 여기서, 구리 이외의 금속 원자는 티타늄, 탄탈륨 및 마그네슘 중 적어도 하나일 수 있다. In the semiconductor element including the copper metal wiring formed by the above-described method, since metal atoms other than copper are diffused along the grain boundary inside the copper metal wiring, the heel lock of copper does not occur. Here, metal atoms other than copper may be at least one of titanium, tantalum and magnesium.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구리 금속 배선 형성 방법의 바람직한 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the copper metal wiring formation method according to the present invention.

도 3에는 소정의 다마신 패턴이 형성된 층간 절연막에 ECP 공정을 통해서 구리 도금층을 형성한 상태를 도시하였다. 도 3에서 보듯이, 하부 금속 배선(12)이 형성된 제1 층간 절연막(10) 위에는 장벽 절연막(14)가 형성되어 있다. 장벽 절연막(14)은 그 상부의 다마신 패턴을 형성하는 공정에서 식각 저지막으로서 기능하며, 실리콘 질화막(SiN), 실리콘 카바이드(SiC) 등으로 형성된다. 또한, 장벽 절연막(14) 위에는 제2 층간 절연막(16)이 형성되어 있다. 제2 층간 절연막(16)에는 비아 및 트랜치로 이루어진 다마신 패턴이 형성되어 있다. 3 illustrates a state in which a copper plating layer is formed through an ECP process on an interlayer insulating film having a predetermined damascene pattern. As shown in FIG. 3, a barrier insulating film 14 is formed on the first interlayer insulating film 10 on which the lower metal wiring 12 is formed. The barrier insulating film 14 functions as an etch stop film in the process of forming a damascene pattern thereon, and is formed of silicon nitride film (SiN), silicon carbide (SiC), or the like. A second interlayer insulating film 16 is formed on the barrier insulating film 14. A damascene pattern composed of vias and trenches is formed in the second interlayer insulating layer 16.

제2 층간 절연막(16)의 전면 및 다마신 패턴 내부에는 장벽 금속층(18) 및 구리 시드층(19)이 형성되어 있다. 그리고, 구리 시드층(19) 위에 구리가 전기화학적으로 도금되어 구리 도금층(20)이 형성된다.A barrier metal layer 18 and a copper seed layer 19 are formed on the entire surface of the second interlayer insulating layer 16 and inside the damascene pattern. Then, copper is electrochemically plated on the copper seed layer 19 to form a copper plating layer 20.

일반적으로, 폭이 큰 패턴과 폭이 작은 패턴에서 구리가 갭필되는 속도는 서로 다른데, 모든 패턴이 갭필될 수 있도록 여분의 도금을 진행한다. 이러한 부가적인 도금을 벌크 도금(Bulk Plating)이라고 하는데, 도 3에는 벌크 도금이 진행된 구리 도금층(20)을 도시하였다.In general, the rate at which copper is gapfilled in the wide pattern and the small pattern is different, and extra plating is performed so that all the patterns can be gapfilled. This additional plating is called bulk plating, and FIG. 3 shows a copper plating layer 20 in which bulk plating is performed.

벌크 도금까지 완료되어 모든 다마신 패턴에 구리가 갭필된 후에는, 형성된 구리 도금층(20)의 표면에 캐핑막(30)을 형성한다. 캐핑막(30)은 구리 이외의 금속으로 형성되며, 탄탈륨(Ta), 마그네슘(Mg), 티타늄(Ti) 등으로 형성될 수 있다. 특히, 도 3에서 보듯이, 캐핑막은 제1 캐핑막(32) 및 제2 캐핑막(34)의 이중막으로 형성될 수 있는데, 이 경우 제1 캐핑막(32)으로는 티타늄, 탄탈륨, 마그네슘 등이 이용될 수 있으며, 제2 캐핑막(34)으로는 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 등이 이용될 수 있다. 예컨대, 제1 캐핑막(32)을 탄탈륨막 또는 티타늄막으로 형성하고 제2 캐핑막(34)을 탄탈륨 질화막 또는 티타늄 질화막으로 형성하면, 제2 캐핑막(34)이 산소의 유입을 방지하여 그 하부의 제1 캐핑막(32)이 산화되는 것을 방지할 수 있다. 제1 캐핑막(32) 및 제2 캐핑막(34)은 물리기상증착(Physical Vapor Deposition) 또는 화학기상증착(Chemical Vapor Deposition)을 이용해서 형성할 수 있다.After the bulk plating is completed and copper is gapfilled in all the damascene patterns, the capping film 30 is formed on the surface of the formed copper plating layer 20. The capping layer 30 may be formed of a metal other than copper, and may be formed of tantalum (Ta), magnesium (Mg), titanium (Ti), or the like. In particular, as shown in FIG. 3, the capping layer may be formed as a double layer of the first capping layer 32 and the second capping layer 34. In this case, the first capping layer 32 may include titanium, tantalum, and magnesium. The second capping layer 34 may be a titanium nitride layer TiN, a tantalum nitride layer TaN, or the like. For example, when the first capping film 32 is formed of a tantalum film or a titanium film and the second capping film 34 is formed of a tantalum nitride film or a titanium nitride film, the second capping film 34 prevents the inflow of oxygen. The lower first capping layer 32 may be prevented from being oxidized. The first capping layer 32 and the second capping layer 34 may be formed using physical vapor deposition or chemical vapor deposition.

캐핑막(30)을 형성한 다음, 구리 도금층(20)의 열처리 공정을 진행하면, 캐핑막(30)을 구성하는 금속 원자가 구리 도금층(20)의 내부로 확산하게 된다. 즉, 도 4a에서 보듯이, 구리 도금층(20)의 결정상, 특히 그레인 바운더리(Grain Boundary)를 따라 금속 원자가 확산하게 된다. 여기서, 도면 부호 20G는 구리의 그레인(Grain)을 가리키며, 도면 부호 20GB는 그레인 바운더리를 가리킨다. 금속 원자(32a)는 구리의 그레인 바운더리를 따라 위치하게 된다. 또한, 금속 원자(32a)는 구리 도금층(20)의 열처리 공정 동안에 구리 원자가 그레인 바운더리를 따라 이동하는 것을 방해한다. 따라서, 열처리 공정 동안에 힐락이 발생하는 것이 효과적으로 방지될 수 있다.After the capping film 30 is formed, a heat treatment process of the copper plating layer 20 is performed, and metal atoms constituting the capping film 30 diffuse into the copper plating layer 20. That is, as shown in FIG. 4A, metal atoms diffuse along the crystal phase of the copper plating layer 20, particularly, grain boundaries. Here, reference numeral 20G denotes grain of copper, and reference numeral 20GB denotes grain boundary. The metal atoms 32a are located along the grain boundaries of copper. In addition, the metal atoms 32a prevent the copper atoms from moving along the grain boundary during the heat treatment process of the copper plating layer 20. Therefore, the occurrence of heel lock during the heat treatment process can be effectively prevented.

열처리 공정 후에는 벌크 도금된 구리 금속층(20)을 제거하여 기판을 평탄화한다. 이때, 캐핑막(30)도 함께 제거될 수 있다. 평탄화 공정은 CMP 공정을 이용할 수 있는데, 도 4b에는 CMP 공정을 마친 후의 구리 금속 배선의 표면에 형성된 구리의 결정상을 개략적으로 도시하였다. 도 4b에서 보듯이, 구리의 그레인(22G)들 사이의 경계면, 즉 그레인 바운더리(22GB)를 따라 금속 원자(32a)가 확산되어 있다. 따라서, 금속 원자(32a)로 인해 그레인 바운더리를 따라 구리 원자가 이동하는 것이 차된될 수 있다. 그 결과, 후속하는 장벽 절연막의 형성 공정의 열적 스트레스에도 불구하고 구리 힐락이 발생하거나 심화되지 않는다.After the heat treatment process, the bulk plated copper metal layer 20 is removed to planarize the substrate. In this case, the capping layer 30 may also be removed. The planarization process may use a CMP process, and FIG. 4B schematically illustrates a crystal phase of copper formed on the surface of the copper metal wiring after the CMP process. As shown in FIG. 4B, the metal atoms 32a are diffused along the interface between the grains 22G of copper, that is, along the grain boundary 22GB. Thus, the movement of copper atoms along the grain boundaries due to the metal atoms 32a can be assumed. As a result, copper hillock does not occur or deepen despite thermal stress in the subsequent formation process of the barrier insulating film.

본 발명에 따르면, 구리 ECP 공정 후에 구리 이외의 금속으로 이루어진 캐핑막을 형성함으로써 후속하는 열처리 공정 동안에 구리 금속 배선의 표면에 힐락이 발생하는 것을 효과적으로 방지할 수 있다. 캐핑막을 이루는 금속 원자가 구리의 그레인 바운더리를 따라 확산되어 있으므로, 구리의 이동이 방지될 수 있으며, 이를 통해 힐락이 억제된다. 또한 후속하는 공정의 높은 온도 환경에서도 구리의 힐락이 발생하거나 심화되지 않는다. 따라서, 반도체 소자의 신뢰도가 크게 향상될 수 있다. 본 발명에 따른 구리 금속 배선 형성 방법은, 듀얼 다마신 공정 뿐만 아니라 싱글 다마신 공정에도 적용될 수 있다.According to the present invention, by forming a capping film made of a metal other than copper after the copper ECP process, it is possible to effectively prevent the occurrence of hillock on the surface of the copper metal wiring during the subsequent heat treatment process. Since the metal atoms constituting the capping film are diffused along the grain boundaries of copper, the movement of copper can be prevented, thereby suppressing the heel lock. In addition, even in the high temperature environment of subsequent processes, no helix of copper occurs or deepens. Therefore, the reliability of the semiconductor device can be greatly improved. The copper metal wiring forming method according to the present invention can be applied to a single damascene process as well as a dual damascene process.

지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않 는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.Although the preferred embodiments of the present invention have been described so far, those skilled in the art may implement the present invention in a modified form without departing from the essential characteristics of the present invention. Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation, and the scope of the present invention is shown in the appended claims rather than the foregoing description, and all differences within the equivalent scope of the present invention Should be interpreted as being included in.

Claims (7)

다마신 공정을 이용한 구리 금속 배선의 형성 방법으로서,As a method of forming a copper metal wiring using a damascene process, 반도체 기판 위의 층간 절연막에 전기화학 도금법을 이용하여 구리 도금층을 형성하는 단계와,Forming a copper plating layer on the interlayer insulating film on the semiconductor substrate by using an electrochemical plating method; 상기 구리 도금층 상면에 구리 이외의 금속을 포함하는 캐핑막을 형성하는 단계와,Forming a capping film including a metal other than copper on an upper surface of the copper plating layer; 상기 구리 도금층 및 상기 캐핑막을 열처리하는 단계와,Heat-treating the copper plating layer and the capping film; 상기 기판을 평탄화하여 상기 층간 절연막에 구리 금속 배선을 형성하는 단계를 포함하는 구리 금속 배선의 형성 방법.Planarizing the substrate to form a copper metal wiring on the interlayer insulating film. 제1항에서,In claim 1, 상기 캐핑막은 탄탈륨막, 마그네슘막 및 티타늄막 중 어느 하나로 형성되는 것을 특징으로 하는 구리 금속 배선의 형성 방법.And the capping film is formed of any one of a tantalum film, a magnesium film, and a titanium film. 제1항에서,In claim 1, 상기 캐핑막은 탄탈륨막 및 탄탈륨 질화막의 이중막으로 형성되며, 상기 탄탈륨 질화막은 상기 탄탈륨막 위에 형성되는 것을 특징으로 하는 구리 금속 배선의 형성 방법.And the capping film is formed of a double film of a tantalum film and a tantalum nitride film, and the tantalum nitride film is formed on the tantalum film. 제1항에서,In claim 1, 상기 캐핑막은 티타늄막 및 티타늄 질화막의 이중막으로 형성되며, 상기 티타늄 질화막은 상기 티타늄막 위에 형성되는 것을 특징으로 하는 구리 금속 배선의 형성 방법.And the capping film is formed of a double film of a titanium film and a titanium nitride film, and the titanium nitride film is formed on the titanium film. 제1항에서,In claim 1, 상기 열처리 단계에서, 상기 캐핑막의 금속 원자가 상기 구리 도금층 내부의 그레인 바운더리를 따라 확산되는 것을 특징으로 하는 구리 금속 배선의 형성 방법.In the heat treatment step, the metal atom of the capping film is diffused along the grain boundary inside the copper plating layer, the method of forming a copper metal wiring. 다마신 공정에 의해 형성된 구리 금속 배선을 포함하는 반도체 소자로서,A semiconductor device comprising a copper metal wiring formed by a damascene process, 구리 도금층의 상부에 형성된 티타늄, 탄탈륨 및 마그네슘 중 적어도 어느 하나를 포함하는 제1 캐핑막과,A first capping film including at least one of titanium, tantalum, and magnesium formed on the copper plating layer; 상기 제1 캐핑막의 상부에 형성된 티타늄 질화막 또는 탄탈륨 질화막을 포함하는 제2 캐핑막을 포함하고, 상기 구리 도금층 내부의 그레인 바운더리를 따라 상기 제1 캐핑막을 구성하는 구리 이외의 금속 원자가 확산되어 있는 것을 특징으로 하는 구리 금속 배선을 포함하는 반도체 소자.A second capping film including a titanium nitride film or a tantalum nitride film formed on the first capping film, wherein metal atoms other than copper constituting the first capping film are diffused along a grain boundary inside the copper plating layer. A semiconductor device comprising a copper metal wiring. 삭제delete
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