KR20090065969A - Method for forming cu line of semiconductor device - Google Patents

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Abstract

A method for forming a copper wiring of a semiconductor device is provided to reduce a manufacturing cost by removing fundamentally defects generated in a chemical mechanical polishing process. A first etch-stop layer, a first interlayer dielectric, a second etch-stop layer, and a second interlayer dielectric are stacked on an upper part of a semiconductor substrate(100). A via hole and a trench are formed by patterning the first etch-stop layer(110), the first interlayer dielectric(120), the second etch-stop layer, and the second interlayer dielectric. The via hole and the trench are filled with copper. The copper is deposited on an upper part of the second interlayer dielectric in order to form a copper layer. The copper layer is etched to expose an inner surface and an upper surface of the second interlayer dielectric connected with the trench. A copper wiring is formed by etching the second interlayer dielectric.

Description

반도체 소자의 구리배선 형성 방법{Method for Forming Cu Line of Semiconductor Device}Copper wiring formation method of semiconductor device {Method for Forming Cu Line of Semiconductor Device}

본 발명은 반도체 소자의 구리배선 형성 방법에 관한 것으로, 보다 상세하게는 듀얼 다마신 공정을 적용한 반도체 소자 제조시 화학기계연마 공정 대신 습식 및 건식식각 공정을 이용한 반도체 소자의 구리배선 형성 방법에 관한 것이다.The present invention relates to a method for forming copper wiring of a semiconductor device, and more particularly, to a method for forming copper wiring of a semiconductor device using wet and dry etching processes instead of a chemical mechanical polishing process in manufacturing a semiconductor device using a dual damascene process. .

일반적으로 반도체 소자 제조시 소자와 소자간 또는 배선과 배선간을 전기적으로 연결시키기 위해 금속배선을 사용한다.In general, in the manufacture of semiconductor devices, metal wiring is used to electrically connect the devices and the devices or the wiring and the wiring.

이러한 금속배선의 재료로는 주로 알루미늄(Al) 또는 텅스텐(W) 등이 사용되었으나, 최근 반도체 소자의 고집적화에 따라 보다 낮은 비저항을 갖으며, 전기이동(Electromigration) 및 응력이동(Stressmigration)에 대한 저항성이 우수한 물질이 필요하게 되었으며, 이에 부합할 수 있는 가장 적합한 금속배선 재료로 구리(Cu)가 최근 각광받고 있는 추세이다.Aluminum (Al) or tungsten (W) is mainly used as a material for the metallization, but recently, due to the high integration of semiconductor devices, it has a lower specific resistance, and is resistant to electromigration and stress migration. There is a need for this superior material, and copper (Cu) has recently been in the spotlight as the most suitable metallization material to meet this requirement.

한편, 금속배선을 패터닝하기 위하여 주로 사진식각 공정을 이용하는데, 반도체 소자의 미세화에 따라 금속배선의 CD(Critical Dimension)가 점차적으로 작아짐으로 해서 금속배선의 미세 패턴을 형성하는데 어려움이 있고, 또한 최근 반도체 소자의 집적도가 증가함에 따라 다층 금속배선 구조가 요구되고 있는 바, 이를 효율적으로 형성하기 위하여 다마신(Damascene) 공정이 제안되었으며 현재는 듀얼 다마신 공정이 주로 적용되고 있다.On the other hand, the photolithography process is mainly used for patterning the metal wiring, and as the semiconductor element becomes smaller, the CD (critical dimension) of the metal wiring is gradually smaller, which makes it difficult to form a fine pattern of the metal wiring. As the degree of integration of semiconductor devices increases, a multi-layered metallization structure is required. In order to efficiently form the damascene process, a damascene process has been proposed and a dual damascene process is currently applied.

여기서, 상기 듀얼 다마신 공정은 다층 금속배선에서 상층 금속배선과 하층 금속배선을 연결하는 비아홀(Via Hole)을 동시에 형성할 수 있을 뿐만 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있어 후속 공정을 용이하게 하는 장점이 있다.Here, the dual damascene process may not only simultaneously form a via hole connecting the upper metal wiring and the lower metal wiring in the multi-layered metal wiring, but also eliminate a step caused by the metal wiring. There is an advantage to facilitate this.

상기 듀얼 다마신 공정은 식각정지막과 층간절연막을 이중으로 적층한 후 식각정지막과 층간절연막의 식각 선택률(Etch Selectivity)을 이용하여 식각 공정을 진행하여 비아홀 및 트렌치(Trench)를 형성한다.In the dual damascene process, an etch stop layer and an interlayer insulating layer are stacked in duplicate, and an etch process is performed using an etch selectivity of the etch stop layer and the interlayer insulating layer to form via holes and trenches.

이러한 듀얼 다마신 공정에는 크게 비아 퍼스트법(Via First)과 트렌치 퍼스트법(Trench First)이 있다.The dual damascene process includes a via first method and a trench first method.

여기서, 상기 비아 퍼스트법은 층간절연막을 식각하여 비아홀을 먼저 형성한 다음, 트렌치를 형성하는 방법이고, 상기 트렌치 퍼스트법은 반대로 트렌치를 먼저 형성한 다음, 비아홀을 형성하는 방법이다. 이들 중 현재 주로 적용되는 방법은 비아 퍼스트법이다.The via first method is a method of forming a via hole first by etching an interlayer insulating layer, and then forming a trench. The trench first method is a method of forming a via hole after forming a trench first. The method mainly applied among these is the via first method.

한편, 구리배선은 상기 듀얼 다마신 공정을 통해 형성된 비아홀과 트렌치 상에 구리를 증착하고, 이를 평탄화하여 형성한다.Meanwhile, copper wiring is formed by depositing copper on the via holes and trenches formed through the dual damascene process and planarizing them.

이때, 증착된 상기 구리의 제거와 평탄화는 화학기계연마(Chemical Mechanical Polishing)와구리 잔존물(Residue)을 제거하는 터치-업(Touch-up)이라 는 비선택적인 화학기계연마 공정에 의해 진행된다.At this time, the removal and planarization of the deposited copper is performed by a non-selective chemical mechanical polishing process called touch-up to remove chemical mechanical polishing and copper residue.

여기서, 상기 화학기계연마 공정은 순수한 화학 공정이나 건식 공정이 아니라 화학적 반응과 기계적 힘을 동시에 이용하는 공정으로 장치적 특성에 의하여 많은 화학적, 기계적 결함(Chemical Mechanical Defect)을 발생시키는 문제가 있다.Here, the chemical mechanical polishing process is not a pure chemical process or a dry process, but a process that uses a chemical reaction and a mechanical force at the same time, there is a problem of generating a large number of chemical and mechanical defects due to device characteristics.

대표적인 결함에는 스크래치(Scratch), 잔존물(Residue) 그리고 구리가 반도체 기판 내로 확산되어 전기적 특성을 저하시키는 구리 어택(Attack) 등이 있다.Representative defects include scratches, residues, and copper attacks in which copper diffuses into the semiconductor substrate to degrade electrical properties.

즉, 구리배선을 형성하기 위하여 화학기계연마 공정을 진행할 경우, 상술한 화학적, 기계적 결함이 빈번히 발생하게 되고, 이는 제품의 품질을 저하시키는 원인이 된다.In other words, when the chemical mechanical polishing process is performed to form copper wiring, the above-described chemical and mechanical defects frequently occur, which causes deterioration of product quality.

또한, 화학반응을 위해 고가의 화학물질을 사용하게 되는데, 이는 제조원가 상승을 초래하게 된다.In addition, expensive chemicals are used for chemical reactions, which leads to an increase in manufacturing costs.

상기한 문제를 해결하고자 하는 본 발명의 기술적 과제는 듀얼 다마신 공정을 적용한 반도체 소자 제조시 종래에 사용하던 화학기계연마 공정 대신 습식 및 건식식각 공정을 사용한 반도체 소자의 구리배선 형성 방법을 제공하는 데 있다.The technical problem of the present invention to solve the above problems is to provide a method for forming a copper wiring of the semiconductor device using wet and dry etching process instead of the conventional chemical mechanical polishing process used in the semiconductor device manufacturing the dual damascene process applied. have.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 구리배선 형성 방법은 반도체 기판을 준비하는 반도체 기판 준비 단계, 상기 반도체 기판 상부에 제 1 식각정지막, 제 1 층간절연막, 제 2 식각정지막, 제 2 층간절연막을 적층하는 식각정지막, 층간절연막 적층 단계, 상기 제 1 식각정지막, 제 1 층간절연막, 제 2 식각정지막, 제 2 층간절연막을 패터닝하여 비아홀과 트렌치를 형성하는 비아홀, 트렌치 형성 단계, 상기 비아홀과 트렌치를 매립하고, 상기 제 2 층간절연막 상부를 덮도록 구리를 증착하여 구리층을 형성하는 구리층 형성 단계, 상기 제 2 층간절연막 중 상기 트렌치와 연결되는 내측면과 상부면이 드러나도록 상기 구리층의 상부를 습식식각하는 습식식각 단계 드러난 제 2 층간절연막을 전면식각 방식으로 건식식각하여 구리배선을 형성하는 건식식각 및 구리배선 형성 단계를 포함한다.In accordance with another aspect of the present invention, a method for forming a copper wiring of a semiconductor device includes preparing a semiconductor substrate, preparing a semiconductor substrate, a first etch stop layer, a first interlayer insulating layer, and a second etch stop on the semiconductor substrate. An etch stop film for stacking a film, a second interlayer insulating film, an interlayer insulating film stacking step, a via hole for forming a via hole and a trench by patterning the first etch stop film, the first interlayer insulating film, the second etch stop film, and the second interlayer insulating film Forming a copper layer by forming a trench, filling a trench with the via hole, and depositing copper to cover an upper portion of the second interlayer insulating layer; an inner side surface of the second interlayer insulating layer connected to the trench; Wet etching step of wet etching the upper portion of the copper layer so that the upper surface is exposed. And a dry etching, and copper wiring forming step of forming a wiring.

여기서, 상기 비아홀, 트렌치 형성 단계는 듀얼 다마신 공정을 적용하여 형성된 것으로, 제 1 감광막 패턴을 이용하여 상기 제 2 층간절연막, 제 2 식각정지막, 제 1 층간절연막을 차례로 식각하여 비아홀을 형성하는 단계, 제 2 감광막 패턴을 이용하여 상기 제 2 층간절연막을 식각하여 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 한다.Here, the via hole and the trench forming step are formed by applying a dual damascene process, and the via hole is formed by sequentially etching the second interlayer insulating film, the second etch stop film, and the first interlayer insulating film using a first photoresist pattern. The method may further include forming a trench by etching the second interlayer insulating layer using the second photoresist pattern.

상기 제 2 층간절연막은 상기 구리배선이 형성되는 높이 보다 더 높게 증착하여 형성하는 것을 특징으로 한다.The second interlayer insulating film may be formed by depositing higher than the height at which the copper wiring is formed.

상기 습식식각에 사용되는 식각액은 구리와 반응하는 과산화수소(H2O2)를 사용하는 것을 특징으로 하고, 이때, 싱글 앤드 스핀 형식의 식각장치를 이용하여 상기 구리층의 표면에서부터, 반도체 소자가 요구하는 표면저항과 IMD층을 고려하여 식각하는 것이 바람직하다.The etchant used for the wet etching is characterized in that using hydrogen peroxide (H 2 O 2 ) reacting with copper, the semiconductor device is required from the surface of the copper layer using a single and spin type etching apparatus It is preferable to etch in consideration of the surface resistance and the IMD layer.

상기 건식식각은 플라즈마를 이용하여 식각하는 것을 특징으로 한다.The dry etching may be etched using plasma.

본 발명에 따른 반도체 소자의 구리배선 형성방법은 듀얼 다마신 공정을 적용한 반도체 소자 제조시 화학기계연마 공정 대신 습식 및 건식식각 공정을 이용함으로써, 화학기계연마 공정시 발생되는 결함을 원천적으로 제거 할 수 있고, 제조원가를 낮출 수 있으며, 구리배선 형성 공정의 정확한 제어가 가능해져 제품의 품질을 향상시키는 효과가 있다.In the method for forming a copper wiring of the semiconductor device according to the present invention, wet and dry etching processes are used instead of the chemical mechanical polishing process in manufacturing the semiconductor device to which the dual damascene process is applied. In addition, the manufacturing cost can be lowered, and the copper wire forming process can be precisely controlled, thereby improving the product quality.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명하기로 한다. 이하의 실시예들에서는 동일한 구성요소에 대해 동일한 도면 부호를 사용하기로 하며, 동일한 구성요소의 중복되는 설명은 가능한 하지 않기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In the following embodiments, the same reference numerals are used for the same components, and overlapping descriptions of the same components will not be possible.

도 1은 본 발명의 실시예에 따른 반도체 소자의 구리배선 형성 공정을 설명하기 위한 순서도이고, 도 2a 내지 도 2f는 도 1에 따라 반도체 소자의 구리배선 형성 방법을 공정별로 나타낸 반도체 기판의 단면도이다.1 is a flowchart illustrating a process of forming a copper wiring of a semiconductor device according to an exemplary embodiment of the present invention, and FIGS. 2A to 2F are cross-sectional views of a semiconductor substrate illustrating a process of forming a copper wiring of a semiconductor device according to FIG. 1. .

먼저, 도 2a에 도시한 바와 같이, 반도체 기판 준비 단계(S1)는 반도체 기판(100)에 소정의 하부 구조물(미도시)과 하부 금속배선(미도시)을 구비하여 형성한다.First, as illustrated in FIG. 2A, the semiconductor substrate preparation step S1 is formed on the semiconductor substrate 100 with a predetermined lower structure (not shown) and a lower metal wiring (not shown).

다음으로 도 2b에 도시한 바와 같이, 식각정지막, 층간절연막 적층 단계(S2)는 후속 공정에서 제 1 층간절연막(120) 식각 공정 진행시 식각 종료점으로 이용하 기 위한 제 1 식각정지막(110)을 형성한다.Next, as shown in FIG. 2B, the etch stop layer and the interlayer dielectric layer stacking step (S2) may include a first etch stop layer 110 to be used as an etch end point during the etching process of the first interlayer dielectric layer 120 in a subsequent process. To form.

그리고, 상기 제 1 식각정지막(110) 상부에 제 1 층간절연막(120)을 증착하고, 이어 상기 제 1 층간절연막(120) 상부에 제 2 식각정지막(130)을 형성한다. 상기 제 2 식각정지막(130)은 후속 공정에서 제 2 층간절연막(140)을 식각할 경우 식각 종료점으로 이용하기 위해 형성한다.In addition, a first interlayer insulating layer 120 is deposited on the first etch stop layer 110, and a second etch stop layer 130 is formed on the first interlayer insulating layer 120. The second etch stop layer 130 is formed to serve as an etch end point when the second interlayer insulating layer 140 is etched in a subsequent process.

계속해서, 상기 제 2 식각정지막(130) 상부에 금속배선층 형성을 위한 제 2 층간절연막(140)을 증착한다.Subsequently, a second interlayer insulating layer 140 for forming a metal wiring layer is deposited on the second etch stop layer 130.

여기서, 상기 제 1 식각정지막(110) 및 제 2 식각정지막(130)은 PECVD(Plasma Enhanced CVD) 방법을 이용하여 질화막(SiN)으로 형성하는 것이 바람직하다.The first etch stop layer 110 and the second etch stop layer 130 may be formed of a nitride layer (SiN) using a plasma enhanced CVD (PECVD) method.

이때, 상기 제 2 층간절연막(140)은 본 발명에 따라 형성될 구리배선(160)의 높이 보다 h 만큼 더 두껍게 증착한다.In this case, the second interlayer insulating layer 140 is deposited thicker by h than the height of the copper wiring 160 to be formed according to the present invention.

이는, 이후 건식식각 공정에서 원하는 두께로 상기 제 2 층간절연막(140)을 형성하기 위함이다.This is to form the second interlayer insulating film 140 at a desired thickness in a dry etching process.

이어 도 2c에 도시한 바와 같이, 비아홀, 트렌치 형성 단계(S3)는 상기 제 2 층간절연막(140) 상부에 제 1 감광막 패턴(미도시)을 형성한 후, 이를 식각장벽으로 하여 드러난 상기 제 2 층간절연막(140)을 식각하여 제거하고, 이에 의해 드러난 상기 제 2 식각정지막(130)을 식각하여 제거하고, 또한 이에 의해 드러난 상기 제 1 층간절연막(120)을 식각하여 제거함으로써, 상기 제 1 층간절연막(120)에 비아홀(V)을 형성한다.Subsequently, as shown in FIG. 2C, in the via hole and trench forming step S3, after forming a first photoresist layer pattern (not shown) on the second interlayer insulating layer 140, the second photoresist layer is exposed as an etch barrier. The first interlayer insulating layer 140 is etched and removed, and the second etch stop layer 130 exposed by the etching is removed, and the first interlayer insulating layer 120 is thereby removed by etching. Via holes V are formed in the interlayer insulating layer 120.

다음으로, 상기 제 1 감광막 패턴(미도시)을 제거하고, 상기 제 2 층간절연막(140) 상부에 구리배선(160)이 형성되는 트렌치(T)를 형성하기 위한 제 2 감광막 패턴(미도시)을 형성한다. Next, a second photoresist pattern (not shown) is formed to remove the first photoresist pattern (not shown) and to form a trench T in which a copper wiring 160 is formed on the second interlayer insulating layer 140. To form.

여기서, 상기 제 2 감광막 패턴(미도시)은 상기 비아홀(V)의 폭보다 후속 공정으로 형성되는 트렌치(T)의 폭이 더 넓게 형성 될 수 있도록 구성한다.Here, the second photoresist pattern (not shown) is configured such that the width of the trench T formed in a subsequent process may be wider than the width of the via hole V. FIG.

계속해서, 상기 제 2 감광막 패턴(미도시)을 식각장벽으로 하여 드러난 상기 제 2 층간절연막(140)을 제거함으로써, 상기 제 2 층간절연막(140)에 구리배선(160)이 형성되는 트렌치(T)를 형성시킨다.Subsequently, by removing the second interlayer insulating layer 140 exposed by using the second photoresist layer pattern (not shown) as an etch barrier, a trench T in which the copper wiring 160 is formed in the second interlayer insulating layer 140 is formed. ).

이때, 상기 제 2 식각 정지막(130)은 상기 제 1 층간절연막(120) 의 상부 표면에서 정확히 식각이 끝나고, 상기 제 1 층간절연막(120)의 상부 표면이 식각되는 것을 방지하는 역할을 한다.In this case, the second etch stop layer 130 serves to prevent the etching of the upper surface of the first interlayer insulating layer 120 after the etching is completed exactly on the upper surface of the first interlayer insulating layer 120.

한편, 트렌치(T)를 형성시킨 후, 상기 제 2 층간절연막(140) 상부의 제 2 감광막패턴(미도시)을 제거하고, 상기 제 1 층간절연막(120)의 비아홀(V) 하부에 노출되어 있는 제 1 식각정지막(110)과 상기 제 2 층간절연막(140)의 트렌치(T) 하부에 노출되어 있는 제 2 식각정지막(130)을 동시에 식각하여 제거한다. 이는 상기 제 1 내지 제 2 식각정지막(110, 130)은 절연막이므로, 상부의 구리배선(160)으로부터 하부배선(미도시)으로 전류를 도통시키고, 원하는 유전용량(Dielectric Capacitance)을 얻기 위함이다.Meanwhile, after the trench T is formed, the second photoresist layer pattern (not shown) on the second interlayer insulating layer 140 is removed and exposed to the lower portion of the via hole V of the first interlayer insulating layer 120. The first etch stop layer 110 and the second etch stop layer 130 exposed under the trench T of the second interlayer insulating layer 140 are simultaneously etched and removed. This is because the first to second etch stop layers 110 and 130 are insulating films, so as to conduct current from the upper copper wiring 160 to the lower wiring (not shown), and to obtain a desired dielectric capacitance. .

상기 비아홀(V)과 트렌치(T)는 듀얼 다마신 공정을 적용하여 형성한 것으로, 먼저, 비아홀을 형성하고, 이후에 트렌치를 형성하는 비아 퍼스트법에 따라 공정이 진행된 것을 상술한 것이다.The via holes V and the trenches T are formed by applying the dual damascene process. First, the via holes V and the trenches T are formed by the via first method of forming the via holes and then forming the trenches.

이어 도 2d에 도시한 바와 같이, 구리층 형성 단계(S4)는 상기와 같이 반도체 기판(100) 상에 비아홀(V)과 트렌치(T)를 포함하고, 제 1 내지 제 2 식각정지막(110, 130), 제 1 내지 제 2 층간절연막(120, 140)으로 구성된, 금속간 전기적 절연층 역할을 하는 IMD(Inter Metal Dielectric)층이 형성되면, 상기 IMD층 상부에, 낮은 비저항을 갖으며, 전기이동 및 응력이동에 대한 저항성이 우수한 구리(Cu)를 증착하여 구리층(140)을 형성한다.Subsequently, as shown in FIG. 2D, the copper layer forming step S4 includes a via hole V and a trench T on the semiconductor substrate 100 as described above, and includes the first to second etch stop layers 110. 130, an IMD (Inter Metal Dielectric) layer formed of first to second interlayer insulating films 120 and 140, which serves as an intermetallic insulating layer, has a low specific resistance on the IMD layer, The copper layer 140 is formed by depositing copper (Cu) having excellent resistance to electrophoresis and stress movement.

한편, 구리배선(160)은 상기 트렌치(T) 영역 외부의 상기 구리층(150)을 제거함으로써 형성된다.Meanwhile, the copper wiring 160 is formed by removing the copper layer 150 outside the trench T region.

따라서 이러한 상기 구리배선(160) 형성을 위한 상기 구리층(150) 제거 공정을 진행해야 하는 바, 본 발명은 구리층(150) 제거를 위한 화학기계연마 공정 대신 습식 및 건식식각 공정을 이용하여 상기 구리배선(160)을 형성한다.Therefore, the process of removing the copper layer 150 to form the copper wiring 160 should be performed. The present invention uses wet and dry etching instead of chemical mechanical polishing to remove the copper layer 150. Copper wiring 160 is formed.

도 2e에 도시한 바와 같이, 습식식각 단계(S5)는 증착 형성된 상기 구리층(150)에 대한 습식식각 공정으로 구성된다.As shown in FIG. 2E, the wet etching step S5 includes a wet etching process for the copper layer 150 formed by deposition.

상기 습식식각 공정은 최종 형성되는 구리배선(160)의 높이를종료점으로 하여 상기 구리층(150)을 식각한다.In the wet etching process, the copper layer 150 is etched using the height of the final copper wiring 160 as an end point.

이때, 상기 습식식각 공정은 구리(Cu)와 반응하는 과산화수소(H2O2)를 식각액으로 사용하는데. 이는 화학기계연마 공정에 사용되는 화학물 보다 간단하고, 비용도 상대적으로 저렴하여 궁극적으로 제조원가를 낮추는 효과가 있다.In this case, the wet etching process uses hydrogen peroxide (H 2 O 2 ) reacting with copper (Cu) as an etching solution. This is simpler than the chemicals used in the chemical mechanical polishing process, the cost is relatively low, and ultimately lowers the manufacturing cost.

또한, 상기 습식식각 공정은 싱글 앤드 스핀(Single & Spin) 형식으로 된 습식식각 장치를 이용한다.In addition, the wet etching process uses a wet etching apparatus of a single and spin type.

상기 습식식각 장치는 식각에 대한 균일도(Uniformity) 특성이 우수한 장치로써, 상기 구리층(140)의 표면에서부터 식각하는 방법으로 진행되는데, 이때, 반도체 소자가 요구하는 표면저항(Sheet Resistance ; Rs)과 IMD층을 고려하여 진행하는 것이 바람직하다. The wet etching apparatus is a device having an excellent uniformity characteristic for etching, and proceeds by etching from the surface of the copper layer 140, wherein the surface resistance (Sheet Resistance; Rs) and the semiconductor device require It is preferable to proceed in consideration of the IMD layer.

이어 도 2f에 도시한 바와 같이, 건식식각 및 구리배선 형성 단계(S6)는 상기 습식식각 공정이 완료 후, 건식식각 공정으로 구성된다.Subsequently, as shown in FIG. 2F, the dry etching and the copper wiring forming step (S6) may include a dry etching process after the wet etching process is completed.

상기 건식식각 공정은 플라즈마를 이용한 전면식각(Etch Back) 공정으로 진행하게 되는데, 특히, 상기 플라즈마를 이용하면 산화막인 IMD층을 정확하게 제어하면서 식각을 진행 할 수 있다.The dry etching process proceeds to an etching back process using a plasma. In particular, the plasma etching process can be performed while controlling the IMD layer, which is an oxide film, accurately.

여기서, 상기 건식식각 공정은 상기 제 2 층간절연막(140)의 상부가 최종 형성될 구리배선(160)의 상부와 동일한 수평면을 갖도록 건식식각을 진행한다.In the dry etching process, dry etching is performed such that an upper portion of the second interlayer insulating layer 140 has the same horizontal plane as an upper portion of the copper wiring 160 to be finally formed.

상기 건식식각 공정이 완료되면, 본 발명에 따른 구리배선(160)이 형성된다.When the dry etching process is completed, a copper wiring 160 according to the present invention is formed.

이로써, 종래의 화학기계연마 공정 중에 발생하던 화학적, 기계적 결함 발생을 원천적으로 제거하는 것이 가능하게 되어 궁극적으로 제품의 품질을 향상시키는 것이 가능하다.As a result, it is possible to fundamentally eliminate chemical and mechanical defects generated during the conventional chemical mechanical polishing process, and ultimately improve product quality.

이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경할 수 있 다는 것은 이 발명이 속하는 분야의 통상의 지식을 가진 자에게 있어서 자명할 것이다.The present invention described above is not limited to the above-described embodiments and drawings, and various changes can be made without departing from the technical spirit of the present invention to those skilled in the art to which the present invention pertains. Will be self-evident.

도 1은 본 발명의 실시예에 따른 반도체 소자의 구리배선 형성 공정을 나타낸 순서도.1 is a flowchart illustrating a process of forming a copper wiring of a semiconductor device according to an embodiment of the present invention.

도 2a 내지 도 2f는 도 1에 따라 반도체 소자의 구리배선 형성 방법을 공정별로 나타낸 반도체 기판의 단면도.2A through 2F are cross-sectional views of a semiconductor substrate, each of which shows a method of forming a copper wiring of a semiconductor device according to FIG. 1;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 ; 반도체 기판 110 ; 제 1 식각정지막100; Semiconductor substrate 110; 1st etch stop

120 ; 제 1 층간절연막 130 ; 제 2 식각정지막120; A first interlayer insulating film 130; Second etch stop

140 ; 제 2 층간절연막 150 ; 구리층140; Second interlayer insulating film 150; Copper layer

160 ; 구리배선160; Copper wiring

Claims (5)

반도체 기판을 준비하는 반도체 기판 준비 단계;A semiconductor substrate preparing step of preparing a semiconductor substrate; 상기 반도체 기판 상부에 제 1 식각정지막, 제 1 층간절연막, 제 2 식각정지막, 제 2 층간절연막을 적층하는 식각정지막, 층간절연막 적층 단계;Stacking an etch stop layer and an interlayer dielectric layer on the semiconductor substrate, the first etch stop layer, the first interlayer dielectric layer, the second etch stop layer, and the second interlayer dielectric layer; 상기 제 1 식각정지막, 제 1 층간절연막, 제 2 식각정지막, 제 2 층간절연막을 패터닝하여 비아홀과 트렌치를 형성하는 비아홀, 트렌치 형성 단계;Forming a via hole and a trench by patterning the first etch stop layer, the first interlayer insulating layer, the second etch stop layer, and the second interlayer insulating layer; 상기 비아홀과 트렌치를 매립하고, 상기 제 2 층간절연막 상부를 덮도록 구리를 증착하여 구리층을 형성하는 구리층 형성 단계;Forming a copper layer by filling the via hole and a trench and depositing copper to cover an upper portion of the second interlayer insulating layer; 상기 제 2 층간절연막 중 상기 트렌치와 연결되는 내측면과 상부면이 드러나도록 상기 구리층을 습식식각하는 습식식각 단계; A wet etching step of wet etching the copper layer so that an inner surface and an upper surface of the second interlayer insulating layer connected to the trench are exposed; 드러난 상기 제 2 층간절연막을 전면식각 방식으로 건식식각하여 구리배선을 형성하는 건식식각 및 구리배선 형성 단계;A dry etching and copper wiring forming step of forming a copper wiring by dry etching the exposed second interlayer insulating layer in a total etching manner; 를 포함하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.Copper wiring forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 비아홀, 트렌치 형성 단계는 듀얼 다마신 공정을 적용하여 형성된 것으로,The via hole and trench forming step is formed by applying a dual damascene process, 제 1 감광막 패턴을 이용하여 상기 제 2 층간절연막, 제 2 식각정지막, 제 1 층간절연막을 차례로 식각하여 비아홀을 형성하는 단계;Forming a via hole by sequentially etching the second interlayer insulating film, the second etch stop film, and the first interlayer insulating film by using a first photoresist pattern; 제 2 감광막 패턴을 이용하여 상기 제 2 층간절연막을 식각하여 트렌치를 형성하는 단계;Etching the second interlayer insulating layer using a second photoresist pattern to form a trench; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.Copper wiring forming method of a semiconductor device characterized in that it further comprises. 제 2 항에 있어서,The method of claim 2, 상기 제 2 층간절연막은 상기 구리배선이 형성되는 높이 보다 더 높게 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.The second interlayer dielectric film is formed by depositing higher than the height of the copper wiring is formed copper wiring forming method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 습식식각에 사용되는 식각액은 구리와 반응하는 과산화수소(H2O2)인 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.The etching solution used in the wet etching is hydrogen peroxide (H 2 O 2 ) reacting with copper, the copper wiring forming method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 건식식각은 플라즈마를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.The dry etching is a copper wiring forming method of a semiconductor device, characterized in that for etching using a plasma.
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